JPH053751B2 - - Google Patents
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- JPH053751B2 JPH053751B2 JP60057416A JP5741685A JPH053751B2 JP H053751 B2 JPH053751 B2 JP H053751B2 JP 60057416 A JP60057416 A JP 60057416A JP 5741685 A JP5741685 A JP 5741685A JP H053751 B2 JPH053751 B2 JP H053751B2
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
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- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
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- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置、より詳しくは、ｎチヤネ
ルMISトランジスタにおいて、ホツト・エレクト
ロン防止のためゲート端より低濃度の砒素イオン
（As+）を導入した後に、例えば絶縁膜でゲート
電極の側部にサイド・ウオールを形成し、このサ
イド・ウオールの端から低濃度のりんイオン
（P+）と高濃度のAs+を導入して形成したソー
ス／ドレイン構造をもつ半導体装置に関する。
ルMISトランジスタにおいて、ホツト・エレクト
ロン防止のためゲート端より低濃度の砒素イオン
（As+）を導入した後に、例えば絶縁膜でゲート
電極の側部にサイド・ウオールを形成し、このサ
イド・ウオールの端から低濃度のりんイオン
（P+）と高濃度のAs+を導入して形成したソー
ス／ドレイン構造をもつ半導体装置に関する。
素子の微細化に伴いMIS FETのゲート電極の
長さも微小化されてきているが、現在のところ素
子の電源電圧は一般に5Vに保たれそれが低下せ
しめられる傾向にはない。そのため特にＮチヤン
ネルMSI FETにおいて、トランジスタのドレイ
ン電界が従来より一層高くなり、この高電界によ
つて加速された電子の一部がゲート酸化膜に注入
される（チヤネル・ホツト・エレクトロン、
channel hot electron）現象や衝突電離の結果生
じた電子の一部も注入される（アバランシエ・ホ
ツト・エレクトロン、avalanche hot electron）
現象が発生し、素子の経時的特性劣化を生する問
題が知られている。
長さも微小化されてきているが、現在のところ素
子の電源電圧は一般に5Vに保たれそれが低下せ
しめられる傾向にはない。そのため特にＮチヤン
ネルMSI FETにおいて、トランジスタのドレイ
ン電界が従来より一層高くなり、この高電界によ
つて加速された電子の一部がゲート酸化膜に注入
される（チヤネル・ホツト・エレクトロン、
channel hot electron）現象や衝突電離の結果生
じた電子の一部も注入される（アバランシエ・ホ
ツト・エレクトロン、avalanche hot electron）
現象が発生し、素子の経時的特性劣化を生する問
題が知られている。
上記したホツト・エレクトロン対策としては、
従来、(a)As+とP+の二重拡散ドレイン構造、(b)低
濃度拡散ドレイン（Lightly Doped Drain、
LDD）構造が提案された。
従来、(a)As+とP+の二重拡散ドレイン構造、(b)低
濃度拡散ドレイン（Lightly Doped Drain、
LDD）構造が提案された。
As+とP+の二重拡散構造を第４図ａの断面図を
参照して説明すると、ｐ型半導体基板４１上には
酸化膜４２とゲート電極４３が形成されている。
先ず、As+を次いでP+をイオン注入し、活性化の
ためのアニールを行つてn+型層４４とn-型層４
５とを作つたところ、ホツト・エレクトロンに対
しては抑制効果があつた。なお、同図において、
ＳとＤはソースとドレイン、Ｇはゲート電極を現
す。
参照して説明すると、ｐ型半導体基板４１上には
酸化膜４２とゲート電極４３が形成されている。
先ず、As+を次いでP+をイオン注入し、活性化の
ためのアニールを行つてn+型層４４とn-型層４
５とを作つたところ、ホツト・エレクトロンに対
しては抑制効果があつた。なお、同図において、
ＳとＤはソースとドレイン、Ｇはゲート電極を現
す。
LDD構造は第５図の断面図に示され、図にお
いて、５１はｐ型半導体基板、５２はゲート酸化
膜、５３はゲート電極、５４はサイドウオール、
５５と５６はAs+のイオン注入と活性化アニール
によつて形成されたn-型層とn+型層をそれぞれ
示す。この構造もまたホツト・エレクトロンに対
して有効であることが判明した。
いて、５１はｐ型半導体基板、５２はゲート酸化
膜、５３はゲート電極、５４はサイドウオール、
５５と５６はAs+のイオン注入と活性化アニール
によつて形成されたn-型層とn+型層をそれぞれ
示す。この構造もまたホツト・エレクトロンに対
して有効であることが判明した。
第４図ａに示したAs+とP+の二重拡散構造にお
いて、活性化の後のアニールの後において、P+
の拡散係数はAs+の拡散係数に比してかなり大で
あるために図示の如きn+型層とn-型層とが形成
されたものである。そして、As+の拡散ではステ
ツプジヤンクシヨン（階段接合）が形成され、従
来は図に４６で示す部分に電界が集中し、前記し
たホツト・エレクトロンの問題が発生したのであ
る。ところで、n-型層４５を設けることによつ
て電界は符号４７で示す部分に移り、しかもP+
の拡散ではグレーデツド（graded）ジヤンクシ
ヨン（傾斜接合）が形成されるので、部分４７に
おける電界集中は部分４６における電界集中に比
べてかなり緩和されたのである。
いて、活性化の後のアニールの後において、P+
の拡散係数はAs+の拡散係数に比してかなり大で
あるために図示の如きn+型層とn-型層とが形成
されたものである。そして、As+の拡散ではステ
ツプジヤンクシヨン（階段接合）が形成され、従
来は図に４６で示す部分に電界が集中し、前記し
たホツト・エレクトロンの問題が発生したのであ
る。ところで、n-型層４５を設けることによつ
て電界は符号４７で示す部分に移り、しかもP+
の拡散ではグレーデツド（graded）ジヤンクシ
ヨン（傾斜接合）が形成されるので、部分４７に
おける電界集中は部分４６における電界集中に比
べてかなり緩和されたのである。
ここでチヤネル長について考察すると、従来の
部分４６のエツジ（縁）部分の間に形成されたチ
ヤネルの長さＣ１は二重拡散構造においては部分
４７のエツジ部分の間の長さＣ２に減少し、この
ような短チヤネルをもつたトランジスタは扱い方
が難しくなる問題がある。更に、第４図ａの構造
においては、n-型層４５のP+濃度によつFETの
特性が決定され、P+の濃度が低いと図に４８で
示す抵抗が形成され、その結果、第４図ａの素子
の等価回路図は同図ｂに示される如くになり、素
子のコンダクタンス（gm）を上げられず、一方
P+の濃度が高いときはソース・ドレイン耐圧が
下がる問題がある。
部分４６のエツジ（縁）部分の間に形成されたチ
ヤネルの長さＣ１は二重拡散構造においては部分
４７のエツジ部分の間の長さＣ２に減少し、この
ような短チヤネルをもつたトランジスタは扱い方
が難しくなる問題がある。更に、第４図ａの構造
においては、n-型層４５のP+濃度によつFETの
特性が決定され、P+の濃度が低いと図に４８で
示す抵抗が形成され、その結果、第４図ａの素子
の等価回路図は同図ｂに示される如くになり、素
子のコンダクタンス（gm）を上げられず、一方
P+の濃度が高いときはソース・ドレイン耐圧が
下がる問題がある。
第５図に示したLDD構造においては、最初に
低濃度のAs+をイオン注入してn-型層５６を作つ
たものであり、不純物の拡散深さは不純物濃度の
平方根によつて決められるため図示の構造が得ら
れた。そして符号５７の部分で発生するチヤネ
ル・ホツト・エレクトロンに対しては有効である
が、高電界により基板の深いところ（図に５８で
示す）で発生した電子が加速されゲート酸化膜に
入るアバランシエ・ホツト・エレクトロンに対し
ては効果がないこと、加えて、二重拡散構造の場
合と同様にgmが上がらない問題も解決されない
ことが問題となつている。
低濃度のAs+をイオン注入してn-型層５６を作つ
たものであり、不純物の拡散深さは不純物濃度の
平方根によつて決められるため図示の構造が得ら
れた。そして符号５７の部分で発生するチヤネ
ル・ホツト・エレクトロンに対しては有効である
が、高電界により基板の深いところ（図に５８で
示す）で発生した電子が加速されゲート酸化膜に
入るアバランシエ・ホツト・エレクトロンに対し
ては効果がないこと、加えて、二重拡散構造の場
合と同様にgmが上がらない問題も解決されない
ことが問題となつている。
上記問題点は、ゲート電極に電圧を印加するこ
とにより、ソース・ドレイン間に流れる電流を制
御するMISFETにおいて、そのソース・ドレイ
ンは、第１不純物層と、第２不純物層と、該第１
不純物層及び第２不純物層に比し高濃度である第
３不純物層とを有し、該第１不純物層による接合
面が前記ゲート電極と自己整合しており、該ゲー
ト電極端近傍のソース・ドレイン端において該第
２不純物層による接合面が該第１不純物層による
接合面とほぼ接し、且つ、該第３不純物層による
接合面は、該第１不純物層による接合面から所定
間隔おいた位置に形成され、該第１不純物層およ
び該第３不純物層は該第２不純物層内に含まれる
ことを特徴とする半導体装置を提供するこによつ
て解決される。
とにより、ソース・ドレイン間に流れる電流を制
御するMISFETにおいて、そのソース・ドレイ
ンは、第１不純物層と、第２不純物層と、該第１
不純物層及び第２不純物層に比し高濃度である第
３不純物層とを有し、該第１不純物層による接合
面が前記ゲート電極と自己整合しており、該ゲー
ト電極端近傍のソース・ドレイン端において該第
２不純物層による接合面が該第１不純物層による
接合面とほぼ接し、且つ、該第３不純物層による
接合面は、該第１不純物層による接合面から所定
間隔おいた位置に形成され、該第１不純物層およ
び該第３不純物層は該第２不純物層内に含まれる
ことを特徴とする半導体装置を提供するこによつ
て解決される。
上記装置において、P+のイオン注入によつて
低濃度の拡散層は傾斜接合になつているので電界
集中が緩和されてホツト・エレクトロン対策と有
し有効であり、ソース側の抵抗は２つの低濃度拡
散層の抵抗を並列に接続してと同じになつて絶対
的な抵抗が下がりトランジスタのgmが上がられ
る。さらにP+のイオン注入によつて形成された
拡散層は前記の如くに傾斜接合になつているの
で、ソース／ドレイン部の空乏層が拡がり易くな
りソース／ドレイン部の容量が減少する。このた
め、高速動作に有利となるのである。
低濃度の拡散層は傾斜接合になつているので電界
集中が緩和されてホツト・エレクトロン対策と有
し有効であり、ソース側の抵抗は２つの低濃度拡
散層の抵抗を並列に接続してと同じになつて絶対
的な抵抗が下がりトランジスタのgmが上がられ
る。さらにP+のイオン注入によつて形成された
拡散層は前記の如くに傾斜接合になつているの
で、ソース／ドレイン部の空乏層が拡がり易くな
りソース／ドレイン部の容量が減少する。このた
め、高速動作に有利となるのである。
以下、図面を参照して本発明実施例を詳細に説
明する。
明する。
本発明実施例であるｎチヤネルMIS FETの原
理を説明するための図は第１図ａに断面図で示さ
れ、同図において、１１はｐ型半導体基板（それ
はｐ型ウエルであつてもよい）、１２はn+型層、
１３はゲート電極、１４は絶縁物で作れたサイド
ウオール、１５は第１のn-型層（n1 -層）、１６は
第２のn-型層（n2 -層）、をそれぞれ示す。図示の
MIS FETのソース／ドレインはゲート端Ａから
拡散された低濃度のn1 -層と、サイドウオール端
Ｂから不純物を導入してなる低濃度n2 -層および
高濃度n+型層とから成るものであつて、従来例
の場合と同様に電界集中はn1 -層とn2 -層との重な
つた部分に発生し、n2 -層は傾斜接合になつてい
るので、電界集中が緩和され、ホツトエレクトロ
ンに対し未対策の例に比べ、特性劣化が約２桁改
善された。また、n2 -層が傾斜接合になつている
のでソース／ドレイン部の容量が減少し、素子の
速度が向上する。
理を説明するための図は第１図ａに断面図で示さ
れ、同図において、１１はｐ型半導体基板（それ
はｐ型ウエルであつてもよい）、１２はn+型層、
１３はゲート電極、１４は絶縁物で作れたサイド
ウオール、１５は第１のn-型層（n1 -層）、１６は
第２のn-型層（n2 -層）、をそれぞれ示す。図示の
MIS FETのソース／ドレインはゲート端Ａから
拡散された低濃度のn1 -層と、サイドウオール端
Ｂから不純物を導入してなる低濃度n2 -層および
高濃度n+型層とから成るものであつて、従来例
の場合と同様に電界集中はn1 -層とn2 -層との重な
つた部分に発生し、n2 -層は傾斜接合になつてい
るので、電界集中が緩和され、ホツトエレクトロ
ンに対し未対策の例に比べ、特性劣化が約２桁改
善された。また、n2 -層が傾斜接合になつている
のでソース／ドレイン部の容量が減少し、素子の
速度が向上する。
ソース側の抵抗は、第１図ａの素子の等価回路
図である同図ｂに示される如く、n1 -層とn2 -層と
が併存することによつて２つの抵抗が並列に接続
された場合と同様になり抵抗が下がつて、トラン
ジスタのgmが向上する。
図である同図ｂに示される如く、n1 -層とn2 -層と
が併存することによつて２つの抵抗が並列に接続
された場合と同様になり抵抗が下がつて、トラン
ジスタのgmが向上する。
本発明の第１実施例を作る方法を第２図の断面
図を参照して説明する。
図を参照して説明する。
第２図ａ参照：
ｐ型半導体基板（またはｐ型ウエル）１１
（Na≒1015〜1016cm-3）にフイールド酸化膜１
２、ゲート酸化膜１３、p+型のチヤネルカツ
ト１４を形成した後に、MISトランジスタ・ゲ
ート電極（以下ゲートという）１５を2000〜
5000Åの膜厚に形成する。ゲートは、多結晶シ
リコン（ポリシリコン）、高融点メタル、高融
点メタルシリサイド、ポリサイドのいずれかで
作る。次いで、第１の低濃度のn-型層すなわ
ちn1 -層１６（第１の不純物層）を作るために、
As+を60〜120KeVの加速エネルギー、ドーズ
量１×1013〜１×1015cm-2でイオン注入する。
（Na≒1015〜1016cm-3）にフイールド酸化膜１
２、ゲート酸化膜１３、p+型のチヤネルカツ
ト１４を形成した後に、MISトランジスタ・ゲ
ート電極（以下ゲートという）１５を2000〜
5000Åの膜厚に形成する。ゲートは、多結晶シ
リコン（ポリシリコン）、高融点メタル、高融
点メタルシリサイド、ポリサイドのいずれかで
作る。次いで、第１の低濃度のn-型層すなわ
ちn1 -層１６（第１の不純物層）を作るために、
As+を60〜120KeVの加速エネルギー、ドーズ
量１×1013〜１×1015cm-2でイオン注入する。
第２図ｂ参照：
絶縁物を500〜5000Åの膜厚に成長して絶縁
物層１７を形成する。絶縁物は、化学気相成長
二酸化シリコン（CVD SiO2）、窒化シリコン
（Si3N4）、プラズマSiO2またはSi3N4等のもの
とする。
物層１７を形成する。絶縁物は、化学気相成長
二酸化シリコン（CVD SiO2）、窒化シリコン
（Si3N4）、プラズマSiO2またはSi3N4等のもの
とする。
次に、絶縁物がCVD・SiO2の場合は圧力0.1
〜0.2Torr下でCHF3ガスまたはCHF3＋CF4混
合ガスを用いるリアクテイプ・イオン・エツチ
ング（reactive ion etching、RIE）によつて
絶縁物層１７を全面エツチングしてサイド・ウ
オール１７ａを作る。前記した絶縁物の成長に
おいて、絶縁物は点線で示す如くに、すなわち
ゲートの上方端部のまわりは各端部を中心に円
を画く場合の如くに成長し、ゲートの端部近く
では他の部分よりも厚く成長しているので、ス
パツターしながら矢印に示す如く削つて行く異
方性のRIEにおいては、基板とゲートの平坦部
の上の絶縁物がすべて削られた時点でサイド・
ウオール１７ａが図示の如く残るのである。
〜0.2Torr下でCHF3ガスまたはCHF3＋CF4混
合ガスを用いるリアクテイプ・イオン・エツチ
ング（reactive ion etching、RIE）によつて
絶縁物層１７を全面エツチングしてサイド・ウ
オール１７ａを作る。前記した絶縁物の成長に
おいて、絶縁物は点線で示す如くに、すなわち
ゲートの上方端部のまわりは各端部を中心に円
を画く場合の如くに成長し、ゲートの端部近く
では他の部分よりも厚く成長しているので、ス
パツターしながら矢印に示す如く削つて行く異
方性のRIEにおいては、基板とゲートの平坦部
の上の絶縁物がすべて削られた時点でサイド・
ウオール１７ａが図示の如く残るのである。
第２図ｃ参照：
第２の低濃度のn-型層すなわちn2 -層（第２
の不純物層）１８を作るため、P+を60〜
80KeVの加速エネルギー、ドーズ量１×1013〜
１×1015cm-2でイオン注入する。次いで、高濃
度のn+型層（n+層）１９（第３の不純物層）
を作るために、As+を60〜120KeVの加速エネ
ルギー、ドーズ量１×1015〜５×1015cm-2でイ
オン注入する。前記したサイド・ウオールの形
成とその後の不純物導入はセレフ・アライン技
術で実施される利点がある。
の不純物層）１８を作るため、P+を60〜
80KeVの加速エネルギー、ドーズ量１×1013〜
１×1015cm-2でイオン注入する。次いで、高濃
度のn+型層（n+層）１９（第３の不純物層）
を作るために、As+を60〜120KeVの加速エネ
ルギー、ドーズ量１×1015〜５×1015cm-2でイ
オン注入する。前記したサイド・ウオールの形
成とその後の不純物導入はセレフ・アライン技
術で実施される利点がある。
第２図ｄ参照：
活性化アニールを900℃〜1100℃の温度、不
活性ガス雰囲気中で行い、通常の電極形成工程
で絶縁膜２０（PSGまたたBSGを用いる）、Al
電極２１ａ，２１ｂ，２１ｃを形成する。
活性ガス雰囲気中で行い、通常の電極形成工程
で絶縁膜２０（PSGまたたBSGを用いる）、Al
電極２１ａ，２１ｂ，２１ｃを形成する。
本発明の第２の実施例は第３図の断面図に示さ
れる工程によつて作る。なお第３図において、第
２図に示した部分と同じ部分は同一符号を付して
表示する。
れる工程によつて作る。なお第３図において、第
２図に示した部分と同じ部分は同一符号を付して
表示する。
第３図ａ参照：
ｐ型半導体基板（またはｐ型ウエル）１１に
第１の実施例の場合と同様にフイールド酸化膜
１２、ゲート酸化膜１３、ｐ型チヤネルカツト
１４を形成する。ゲート電極１５は2000〜5000
Åの膜厚に、また幅は太目に、すなわち1.5〜
2.0μｍに第１の実施例の場合と同じ材料で形成
する。ゲート電極のパターニングには500〜
2000Åの膜厚と例えばマスク用CVD SiO2膜２
２を用い、パターニング後この膜２２は図示の
如く残しておく。低濃度n2 -層（第２の不純物
層）１８を作るためP+を60〜80KeVの加速エ
ネルギー、ドーズ量１×1013〜１×1015cm-2で
イオン注入する。更に、高濃度n+層（第３の
不純物層）１９を作るためAs+を60〜120KeV
の加速エネルギー、ドーズ量１×1015〜５×
1015cm-2でイオン注入する。
第１の実施例の場合と同様にフイールド酸化膜
１２、ゲート酸化膜１３、ｐ型チヤネルカツト
１４を形成する。ゲート電極１５は2000〜5000
Åの膜厚に、また幅は太目に、すなわち1.5〜
2.0μｍに第１の実施例の場合と同じ材料で形成
する。ゲート電極のパターニングには500〜
2000Åの膜厚と例えばマスク用CVD SiO2膜２
２を用い、パターニング後この膜２２は図示の
如く残しておく。低濃度n2 -層（第２の不純物
層）１８を作るためP+を60〜80KeVの加速エ
ネルギー、ドーズ量１×1013〜１×1015cm-2で
イオン注入する。更に、高濃度n+層（第３の
不純物層）１９を作るためAs+を60〜120KeV
の加速エネルギー、ドーズ量１×1015〜５×
1015cm-2でイオン注入する。
第３図ｃ参照：
ゲート電極１５のサイドエツチングを行い、
片側を1000〜4000Åをそれぞれ削りとる。この
サイドエツチングは、ゲート電極をポリシリコ
ンで作つた場合、CF4＋O2（５％）のガスを用
いるプラズマエチツチングで行う。
片側を1000〜4000Åをそれぞれ削りとる。この
サイドエツチングは、ゲート電極をポリシリコ
ンで作つた場合、CF4＋O2（５％）のガスを用
いるプラズマエチツチングで行う。
第３図ｃ参照：
マスク用のCVD SiO2膜２２を除去し、低濃
度n1 -層１６（第１の不純物層）を作るため
As+を60〜120KeVの加速エネルギー、ドーズ
量１×1013〜１×1015cm-2でイオン注入する。
しかる後に、不活性ガス雰囲気中900〜1100℃
の温度で活性化アニールを行う。
度n1 -層１６（第１の不純物層）を作るため
As+を60〜120KeVの加速エネルギー、ドーズ
量１×1013〜１×1015cm-2でイオン注入する。
しかる後に、不活性ガス雰囲気中900〜1100℃
の温度で活性化アニールを行う。
第３図ｄ参照：
以下通常の電極形成工程で、PSG（または
BSG）膜２０、Al電極２１ａ，２１ｂ，２１
ｃを形成する。
BSG）膜２０、Al電極２１ａ，２１ｂ，２１
ｃを形成する。
上記の説明から理解される如く、第２の実施例
においては、第１と第２の不純物層を形成する順
序が逆になつている点と、サイド・ウオールの形
成に代えてサイドエツチングを行う点が異なる。
なお、サイド・エツチングとそれに続く不純物導
入は第１実施例の場合と同様セルフアライン技術
で行う。
においては、第１と第２の不純物層を形成する順
序が逆になつている点と、サイド・ウオールの形
成に代えてサイドエツチングを行う点が異なる。
なお、サイド・エツチングとそれに続く不純物導
入は第１実施例の場合と同様セルフアライン技術
で行う。
以上説明したように本発明によれば、ホツト・
エレクトロン対策として未対策素子に比べ特性劣
化が約２桁向上され、ソース側の抵抗はn1 -層と
n2 -層の存在によつて減少されトランジスタのgm
が向上され、n2 -層が傾斜接合になつているので
ソーソ／ドレイン部の空乏層が拡がり易くなり、
ソース／ドレイン部容量が減少し素子の速度が向
上する効果がある。
エレクトロン対策として未対策素子に比べ特性劣
化が約２桁向上され、ソース側の抵抗はn1 -層と
n2 -層の存在によつて減少されトランジスタのgm
が向上され、n2 -層が傾斜接合になつているので
ソーソ／ドレイン部の空乏層が拡がり易くなり、
ソース／ドレイン部容量が減少し素子の速度が向
上する効果がある。
第１図ａは本発明実施例の原理を示すための断
面図、同図ｂはａに示す素子の等価回路図、第２
図と第３図のａないしｄはそれぞれ本発明の第１
と第２の実施例の工程を示す断面図、第４図ａは
従来例の断面図、同図ｂはａに示す素子の等価回
路図、第５図は他の従来例の断面図である。 図中、１１はｐ型半導体基板、１２はフイール
ド酸化膜、１３はゲート酸化膜、１４はp+型チ
ヤネルカツト、１５はゲート電極、１６はn1 -層、
１７は絶縁膜、１７ａはサイド・ウオール、１８
はn2 -層、１９はn+層、２０は絶縁膜、２１ａ，
２１ｂ，２１ｃはAl電極、２２はマスク用
CVD SiO2膜、をそれぞれ示す。
面図、同図ｂはａに示す素子の等価回路図、第２
図と第３図のａないしｄはそれぞれ本発明の第１
と第２の実施例の工程を示す断面図、第４図ａは
従来例の断面図、同図ｂはａに示す素子の等価回
路図、第５図は他の従来例の断面図である。 図中、１１はｐ型半導体基板、１２はフイール
ド酸化膜、１３はゲート酸化膜、１４はp+型チ
ヤネルカツト、１５はゲート電極、１６はn1 -層、
１７は絶縁膜、１７ａはサイド・ウオール、１８
はn2 -層、１９はn+層、２０は絶縁膜、２１ａ，
２１ｂ，２１ｃはAl電極、２２はマスク用
CVD SiO2膜、をそれぞれ示す。
Claims (1)
- 【特許請求の範囲】 １ ゲート電極１５に電圧を印加することによ
り、ソース・ドレイン間に流れる電流を制御する
MISFETにおいて、 そのソース・ドレインは、第１不純物層１６
と、第２不純物層１８と、該第１不純物層１６及
び該第２不純物層１８に比し高濃度である第３、
不純物層１９とを有し、 該第１不純物層１６による接合面が前記ゲート
電極１５と自己整合しており、該ゲート電極１５
端近傍のソース・ドレイン端において該第２不純
物層１８による接合面が該第１不純物層１６によ
る接合面とほぼ接し、且つ、該第３不純物層１９
による接合面は、該第１不純物層１６による接合
面から所定間隔おいた位置に形成され、 該第１不純物層１６および該第３不純物層１９
は該第２不純物層１８内に含まれることを特徴と
する半導体装置。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60057416A JPS61216364A (ja) | 1985-03-20 | 1985-03-20 | 半導体装置 |
| CA000503922A CA1246758A (en) | 1985-03-20 | 1986-03-12 | Field effect transistor with source and drain having three regions |
| DE8686301835T DE3667879D1 (de) | 1985-03-20 | 1986-03-13 | Halbleiteranordnung. |
| EP86301835A EP0195607B1 (en) | 1985-03-20 | 1986-03-13 | Semiconductor device |
| KR1019860001907A KR890004981B1 (ko) | 1985-03-20 | 1986-03-15 | 반도체 장치 |
| IE714/86A IE57400B1 (en) | 1985-03-20 | 1986-03-19 | Semiconductor device |
| US07/315,196 US4928163A (en) | 1985-03-20 | 1989-02-27 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60057416A JPS61216364A (ja) | 1985-03-20 | 1985-03-20 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61216364A JPS61216364A (ja) | 1986-09-26 |
| JPH053751B2 true JPH053751B2 (ja) | 1993-01-18 |
Family
ID=13055042
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60057416A Granted JPS61216364A (ja) | 1985-03-20 | 1985-03-20 | 半導体装置 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US4928163A (ja) |
| EP (1) | EP0195607B1 (ja) |
| JP (1) | JPS61216364A (ja) |
| KR (1) | KR890004981B1 (ja) |
| CA (1) | CA1246758A (ja) |
| DE (1) | DE3667879D1 (ja) |
| IE (1) | IE57400B1 (ja) |
Families Citing this family (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3728849C2 (de) * | 1986-08-29 | 1995-07-13 | Toshiba Kawasaki Kk | MIS (Metallisolatorhalbleiter)-Halbleitervorrichtung und Verfahren zur Herstellung derselben |
| US4835740A (en) * | 1986-12-26 | 1989-05-30 | Kabushiki Kaisha Toshiba | Floating gate type semiconductor memory device |
| JPH01129440A (ja) * | 1987-11-14 | 1989-05-22 | Fujitsu Ltd | 半導体装置 |
| GB2215515A (en) * | 1988-03-14 | 1989-09-20 | Philips Electronic Associated | A lateral insulated gate field effect transistor and a method of manufacture |
| JPH0783122B2 (ja) * | 1988-12-01 | 1995-09-06 | 富士電機株式会社 | 半導体装置の製造方法 |
| US5012306A (en) * | 1989-09-22 | 1991-04-30 | Board Of Regents, The University Of Texas System | Hot-carrier suppressed sub-micron MISFET device |
| US5281841A (en) * | 1990-04-06 | 1994-01-25 | U.S. Philips Corporation | ESD protection element for CMOS integrated circuit |
| JPH0442579A (ja) * | 1990-06-08 | 1992-02-13 | Seiko Epson Corp | 薄膜トランジスタ及び製造方法 |
| US5234850A (en) * | 1990-09-04 | 1993-08-10 | Industrial Technology Research Institute | Method of fabricating a nitride capped MOSFET for integrated circuits |
| JPH04206933A (ja) * | 1990-11-30 | 1992-07-28 | Nec Corp | 半導体装置 |
| US5424234A (en) * | 1991-06-13 | 1995-06-13 | Goldstar Electron Co., Ltd. | Method of making oxide semiconductor field effect transistor |
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| JP3212150B2 (ja) * | 1992-08-07 | 2001-09-25 | 株式会社日立製作所 | 半導体装置 |
| JP2526476B2 (ja) * | 1993-02-22 | 1996-08-21 | 日本電気株式会社 | 半導体装置の製造方法 |
| WO1994027325A1 (en) * | 1993-05-07 | 1994-11-24 | Vlsi Technology, Inc. | Integrated circuit structure and method |
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| JP3772916B2 (ja) * | 1996-03-07 | 2006-05-10 | 株式会社ルネサステクノロジ | 半導体装置及びその製造方法 |
| US6162668A (en) * | 1996-03-07 | 2000-12-19 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing a semiconductor device having a lightly doped contact impurity region surrounding a highly doped contact impurity region |
| WO1998032176A1 (en) * | 1997-01-21 | 1998-07-23 | Advanced Micro Devices, Inc. | As/P HYBRID nLDD JUNCTION AND MEDIUM Vdd OPERATION FOR HIGH SPEED MICROPROCESSORS |
| US5912493A (en) * | 1997-11-14 | 1999-06-15 | Gardner; Mark I. | Enhanced oxidation for spacer formation integrated with LDD implantation |
| JP3147847B2 (ja) * | 1998-02-24 | 2001-03-19 | 日本電気株式会社 | 半導体装置及びその製造方法 |
| JP3530410B2 (ja) | 1999-02-09 | 2004-05-24 | Ｎｅｃエレクトロニクス株式会社 | 半導体装置の製造方法 |
| JP4408679B2 (ja) * | 2003-10-09 | 2010-02-03 | 三洋電機株式会社 | 半導体装置の製造方法 |
| KR100575333B1 (ko) * | 2003-12-15 | 2006-05-02 | 에스티마이크로일렉트로닉스 엔.브이. | 플래쉬 메모리소자의 제조방법 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS60136376A (ja) * | 1983-12-26 | 1985-07-19 | Hitachi Ltd | 半導体装置の製造方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPS5787174A (en) * | 1980-11-20 | 1982-05-31 | Seiko Epson Corp | Semiconductor integrated circuit device |
| JPS60198780A (ja) * | 1984-03-21 | 1985-10-08 | Seiko Instr & Electronics Ltd | Ｍｏｓトランジスタ装置 |
| JPS60234367A (ja) * | 1984-05-07 | 1985-11-21 | Hitachi Ltd | Ｍｉｓ型電界効果トランジスタ |
| US4680603A (en) * | 1985-04-12 | 1987-07-14 | General Electric Company | Graded extended drain concept for reduced hot electron effect |
-
1985
- 1985-03-20 JP JP60057416A patent/JPS61216364A/ja active Granted
-
1986
- 1986-03-12 CA CA000503922A patent/CA1246758A/en not_active Expired
- 1986-03-13 EP EP86301835A patent/EP0195607B1/en not_active Expired
- 1986-03-13 DE DE8686301835T patent/DE3667879D1/de not_active Expired - Fee Related
- 1986-03-15 KR KR1019860001907A patent/KR890004981B1/ko not_active IP Right Cessation
- 1986-03-19 IE IE714/86A patent/IE57400B1/en not_active IP Right Cessation
-
1989
- 1989-02-27 US US07/315,196 patent/US4928163A/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60136376A (ja) * | 1983-12-26 | 1985-07-19 | Hitachi Ltd | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CA1246758A (en) | 1988-12-13 |
| EP0195607B1 (en) | 1989-12-27 |
| IE860714L (en) | 1986-09-20 |
| IE57400B1 (en) | 1992-08-26 |
| KR860007755A (ko) | 1986-10-17 |
| US4928163A (en) | 1990-05-22 |
| KR890004981B1 (ko) | 1989-12-02 |
| EP0195607A3 (en) | 1986-12-17 |
| DE3667879D1 (de) | 1990-02-01 |
| JPS61216364A (ja) | 1986-09-26 |
| EP0195607A2 (en) | 1986-09-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |