JPS60198780A - Mosトランジスタ装置 - Google Patents
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- JPS60198780A JPS60198780A JP59053914A JP5391484A JPS60198780A JP S60198780 A JPS60198780 A JP S60198780A JP 59053914 A JP59053914 A JP 59053914A JP 5391484 A JP5391484 A JP 5391484A JP S60198780 A JPS60198780 A JP S60198780A
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- 239000012535 impurity Substances 0.000 abstract description 16
- 239000000758 substrate Substances 0.000 abstract description 13
- 230000007423 decrease Effects 0.000 abstract description 6
- 238000009413 insulation Methods 0.000 abstract 1
- 238000000034 method Methods 0.000 abstract 1
- 239000010408 film Substances 0.000 description 8
- 239000010409 thin film Substances 0.000 description 8
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- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
- H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
-
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
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- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
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- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
- H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はMOEI )ランジスタ装置に、関し、更に詳
細に述べると、オフセット構造を有する高耐圧、大電流
用のMQS)ランジスタ装置に関する。
細に述べると、オフセット構造を有する高耐圧、大電流
用のMQS)ランジスタ装置に関する。
MQS )ランジスノの高耐圧化を図るため、従来から
、オフセット構造を有するMQS トランジスタが用い
られているが、従来のオフセット構造MO8)ランジス
タにおいては、ゲート電圧が高くなるにつれてドレイン
・ソース間の耐圧が低下するという問題点を有している
、 第1図には、従来のオフセット型MO8)ランジスタの
構造の一例を示す断面図が示されている。
、オフセット構造を有するMQS トランジスタが用い
られているが、従来のオフセット構造MO8)ランジス
タにおいては、ゲート電圧が高くなるにつれてドレイン
・ソース間の耐圧が低下するという問題点を有している
、 第1図には、従来のオフセット型MO8)ランジスタの
構造の一例を示す断面図が示されている。
符号1で示されるのはP″′−型基板であり、該P−型
基板1には、ソース領域を形成するN+型拡散層層2と
、ドレイン領域を形成するN増数散層3とが形成されて
いる。そして、絶縁層4上に形成されるゲート電glL
5とドレイン領域を形成するN+型型数散層5は、所定
距離tだけオフセットされて配置され、且つ、このオフ
セット部分には、N型拡散層6が図示の如く形成されて
いる。同、第1図中、7はソース電極、8はドレインを
極である。
基板1には、ソース領域を形成するN+型拡散層層2と
、ドレイン領域を形成するN増数散層3とが形成されて
いる。そして、絶縁層4上に形成されるゲート電glL
5とドレイン領域を形成するN+型型数散層5は、所定
距離tだけオフセットされて配置され、且つ、このオフ
セット部分には、N型拡散層6が図示の如く形成されて
いる。同、第1図中、7はソース電極、8はドレインを
極である。
上述の如く構成されたオフセット型MO8)ランジスタ
は、ゲート電圧VOが零の場合には、高耐圧特性を得る
ことができるが、ゲート電圧Vaが高くなるKつれて耐
圧性が低下し、より低いドレイン電圧VDについてドレ
イン・ソース間がブレークダウンを起こしてしまう。こ
の様子が、第2図に、横軸にドレイン電圧VD、縦軸に
ドレイン電流よりをとり、ゲート電圧Vaをパラメータ
にして示しである。
は、ゲート電圧VOが零の場合には、高耐圧特性を得る
ことができるが、ゲート電圧Vaが高くなるKつれて耐
圧性が低下し、より低いドレイン電圧VDについてドレ
イン・ソース間がブレークダウンを起こしてしまう。こ
の様子が、第2図に、横軸にドレイン電圧VD、縦軸に
ドレイン電流よりをとり、ゲート電圧Vaをパラメータ
にして示しである。
この耐圧低下の原因は、ゲート電圧Vaが高くなるにつ
れて、N型拡散層6を流れる電流が増大することに起因
している。しかし、これを避けるためN型拡散層6の拡
散深さを深くすると、その表面の不純物濃度が低下して
しまい、表面部分の導電型が反転してしまうので、オフ
セット部の電気的接続が断状態となってしまうという不
具合を生じる。また、N型拡散層6の拡散深さを深くす
ると共に表面不純物濃度を上けると、ゲート電圧V G
=、Oの場合の耐圧特性まで低下してしまうという不具
合を生じてしまう。
れて、N型拡散層6を流れる電流が増大することに起因
している。しかし、これを避けるためN型拡散層6の拡
散深さを深くすると、その表面の不純物濃度が低下して
しまい、表面部分の導電型が反転してしまうので、オフ
セット部の電気的接続が断状態となってしまうという不
具合を生じる。また、N型拡散層6の拡散深さを深くす
ると共に表面不純物濃度を上けると、ゲート電圧V G
=、Oの場合の耐圧特性まで低下してしまうという不具
合を生じてしまう。
本発明の目的は、従って、ゲート電圧の値に影響される
ことなく、高耐圧性を保持することができるオフセット
構造を有する高耐圧型のMOS )ランジスタ装置を提
供することにある。
ことなく、高耐圧性を保持することができるオフセット
構造を有する高耐圧型のMOS )ランジスタ装置を提
供することにある。
本発明によるMOSトランジスタ装置の構成は、ゲート
領域とドレイ、ン領域との間又は、ゲート領域とソース
領域との間の少なくとも一方にオフセット部を設け、該
オフセント部に、該オフセット部を形成する2つの領域
を結合する所要の導電型の二重拡散層を設けると共に、
該二重拡散層部分に相応する部分のケート酸化膜の厚さ
を他の部分より厚くした点に特徴を有する。
領域とドレイ、ン領域との間又は、ゲート領域とソース
領域との間の少なくとも一方にオフセット部を設け、該
オフセント部に、該オフセット部を形成する2つの領域
を結合する所要の導電型の二重拡散層を設けると共に、
該二重拡散層部分に相応する部分のケート酸化膜の厚さ
を他の部分より厚くした点に特徴を有する。
以下、図示の実施例により本発明の詳細な説明する。
第5図には、本発明によるMOS)ランジスタの一実施
例の断面構造が示されている。このMOSトランジスタ
11は、P−一型基板12を有し、該基板12には、ソ
ース領域として働くN 型拡散層15がP−型拡散層1
4を介して形成されてお虻、絶縁層15にあけられた窓
16を介して、N+型型数散層15ソースを極17が接
続されている。
例の断面構造が示されている。このMOSトランジスタ
11は、P−一型基板12を有し、該基板12には、ソ
ース領域として働くN 型拡散層15がP−型拡散層1
4を介して形成されてお虻、絶縁層15にあけられた窓
16を介して、N+型型数散層15ソースを極17が接
続されている。
P−型基板12には、更に、ドレイン領域として働くN
+型型数散層18設けられており、絶縁層15にあけら
れた窓19を介して、ドレイン電極20がN十型拡散層
18に接続されている。
+型型数散層18設けられており、絶縁層15にあけら
れた窓19を介して、ドレイン電極20がN十型拡散層
18に接続されている。
MOS )ランジスタ11は、絶縁層15のゲート絶縁
膜を形成する部分が、従来通りの薄膜部分tSaと、薄
膜部分15ao膜厚より厚い膜厚に形成され、N+型型
数散層18までのびる厚膜部分15bとから成っている
。しかしMOS)ランジスタ11を本質的にオフセント
構造形のMQSトランジスタとして構成するため、N+
型型数散層18、絶縁層15の薄膜部分15aの端部と
水平方向に距離tだけ離されており、薄膜部分15aの
下にドレイン電圧が形成されないようになってい3る。
膜を形成する部分が、従来通りの薄膜部分tSaと、薄
膜部分15ao膜厚より厚い膜厚に形成され、N+型型
数散層18までのびる厚膜部分15bとから成っている
。しかしMOS)ランジスタ11を本質的にオフセント
構造形のMQSトランジスタとして構成するため、N+
型型数散層18、絶縁層15の薄膜部分15aの端部と
水平方向に距離tだけ離されており、薄膜部分15aの
下にドレイン電圧が形成されないようになってい3る。
ゲート電極21は、薄膜部分15aと厚膜部分15bと
の上に図示の如く形成されている。
の上に図示の如く形成されている。
薄膜部分15aの下部に形成されるゲート領域と、ドレ
イン領域として働くN++散層18との間に設けられた
オフセット部には、二重拡散層22が設けられており、
該二重拡散層22によってゲート領域とドレイン領域と
が結合される構成となっている。
イン領域として働くN++散層18との間に設けられた
オフセット部には、二重拡散層22が設けられており、
該二重拡散層22によってゲート領域とドレイン領域と
が結合される構成となっている。
二重拡散層22Fi、図示の実施例では、N+型拡−散
層18とp−型基板12との間に設けられその一端がゲ
ート絶縁膜の薄膜部分15aの下部にまで達するように
形成されたN−型の第1拡散層25と、該第1拡散)@
25内であってゲート絶縁膜の薄膜部分15aの下部か
らN+型型数散層18内まで延びるように形成されたN
型の第2拡散層24とから成っている。
層18とp−型基板12との間に設けられその一端がゲ
ート絶縁膜の薄膜部分15aの下部にまで達するように
形成されたN−型の第1拡散層25と、該第1拡散)@
25内であってゲート絶縁膜の薄膜部分15aの下部か
らN+型型数散層18内まで延びるように形成されたN
型の第2拡散層24とから成っている。
第4図には、第1及び第2拡散層25.24の不純物プ
ロファイルが、夫々、特性曲線(イ)及び(ロ)で示さ
れている。第4図から判るように、第1拡散層25では
、基板表面からの深さDIC対してその不純濃度Cがゆ
るやかに変化し、且つ、基板表面(D=0)での不純物
濃度Cが比較的小さくなるようにその不純物プロファイ
ルが定められている。
ロファイルが、夫々、特性曲線(イ)及び(ロ)で示さ
れている。第4図から判るように、第1拡散層25では
、基板表面からの深さDIC対してその不純濃度Cがゆ
るやかに変化し、且つ、基板表面(D=0)での不純物
濃度Cが比較的小さくなるようにその不純物プロファイ
ルが定められている。
一方、第2拡散層24では、基板表面での不純91Jl
l!1度Cが比較的大きく、深さDの増大に対して不純
物濃度Cは急激に減少する不純物プロファイルとなって
いる。
l!1度Cが比較的大きく、深さDの増大に対して不純
物濃度Cは急激に減少する不純物プロファイルとなって
いる。
上述の如き構造の二重拡散層22を設けると、ソースと
、ドレインとの間に流れる電流は、オフセット部を通過
する際忙、主として第2拡散層24内を流れるが、第1
拡散層25を介しても流れ、従って、第1拡散層25に
よって第2拡散層24の拡散深さを等測的に深くする効
果が与えられる。そして、この場合、第2拡散層24の
不純物濃度は第4図に示した如く、比較的高く設定され
ているので、従来の一重拡散の場合の如く、表面の不純
物濃度が低下してその表面部分の導電型が反転してしま
う等の不具合を生じることがない。
、ドレインとの間に流れる電流は、オフセット部を通過
する際忙、主として第2拡散層24内を流れるが、第1
拡散層25を介しても流れ、従って、第1拡散層25に
よって第2拡散層24の拡散深さを等測的に深くする効
果が与えられる。そして、この場合、第2拡散層24の
不純物濃度は第4図に示した如く、比較的高く設定され
ているので、従来の一重拡散の場合の如く、表面の不純
物濃度が低下してその表面部分の導電型が反転してしま
う等の不具合を生じることがない。
更に、オフセット部に対応して、厚い絶縁ゲート膜を設
け、ゲート電圧によるチャンネル制御効果。−一をオ、
ヤツト部にも及はすようにしえ。
け、ゲート電圧によるチャンネル制御効果。−一をオ、
ヤツト部にも及はすようにしえ。
で、オフセント部の絶#I@側表面における導電型の反
転を有効に抑えることができ、二重拡散層としたことに
よる耐圧特性の向上効果と相俟ってより一層すぐれた特
性のMQS)ランジスタを得ることが期待できるもので
ある。
転を有効に抑えることができ、二重拡散層としたことに
よる耐圧特性の向上効果と相俟ってより一層すぐれた特
性のMQS)ランジスタを得ることが期待できるもので
ある。
また、上述の如く、オフセット部を流れる電流は、第1
拡敵層23にも分散して流れ、第2拡散層24に集中し
て流れることが防止できるので、ゲート電圧を印加して
も、その耐圧特性が低下することがなく、第5図に示す
構造のMQS)ランジスタのドレイン電圧VD−ドレイ
ン電流よりの特性曲線は、第5図に示す如くなる。この
特性曲線から判るように、ゲート電圧VOの値を大きく
しても、Va=Oの場合の耐圧特性を維持することがで
きる。
拡敵層23にも分散して流れ、第2拡散層24に集中し
て流れることが防止できるので、ゲート電圧を印加して
も、その耐圧特性が低下することがなく、第5図に示す
構造のMQS)ランジスタのドレイン電圧VD−ドレイ
ン電流よりの特性曲線は、第5図に示す如くなる。この
特性曲線から判るように、ゲート電圧VOの値を大きく
しても、Va=Oの場合の耐圧特性を維持することがで
きる。
従って、高耐圧、大電流のMQS)う、ンジスタとして
有効である。
有効である。
上記実施例では、本発明を一実施例について説明したが
、本発明はこの実施例に限定されるものではなく、例え
ば、他の導電型のMQS )ランジスタにも同様にして
適用可能である。
、本発明はこの実施例に限定されるものではなく、例え
ば、他の導電型のMQS )ランジスタにも同様にして
適用可能である。
更に、上記実施例では、ゲート領域とドレイン領域との
間にオフセット部を設け、ここに二重拡散層22を形成
すると共に膜厚のゲート絶縁膜を形成した場合について
説明したが、ゲート領域とソース領域との間に上記と同
様の構成のオフセント部を設けてもよい。この場合、上
述のオフセット部はゲート領域とドレイン領域との間、
又はゲート領域とソース領域との間のいずれか一方、成
るいは両方に設けてもよい。
間にオフセット部を設け、ここに二重拡散層22を形成
すると共に膜厚のゲート絶縁膜を形成した場合について
説明したが、ゲート領域とソース領域との間に上記と同
様の構成のオフセント部を設けてもよい。この場合、上
述のオフセット部はゲート領域とドレイン領域との間、
又はゲート領域とソース領域との間のいずれか一方、成
るいは両方に設けてもよい。
本発明によれば、上述の如く、オフセット構造を有する
MQS )ランジスタにおいて、オフセット部に二重拡
散層を設けたので、ゲート電圧の値によらず高耐圧性を
維持することができ、且つ、大電流にて使用することが
できる。高耐圧、大電流用のMasト?ンジスタ装置を
提案することができる。
MQS )ランジスタにおいて、オフセット部に二重拡
散層を設けたので、ゲート電圧の値によらず高耐圧性を
維持することができ、且つ、大電流にて使用することが
できる。高耐圧、大電流用のMasト?ンジスタ装置を
提案することができる。
第1図は、従来のオフセット構造形MO8)ランジスタ
の構造の一例を示す断面図、 第2図は第1図に示したM OB)ランジスタの特性図
、 第5図は本発明によるオフセット構造形MO日トランジ
スタの一実施例の構造を示す断面図、第4図は第5図に
示す二重拡散層の各拡散層の不純物プロファイルを示す
図、 第5図は第5図に示したMQS)ランジスタの特性図で
ある。 11・・・MQS )ランジスタ、 12・・・P−型基板、15・・・N+型型数散層14
・・・P−型拡散層、15・・・絶縁層、15a・・・
薄験部分、15b・・・厚膜部分、17・・・ソース電
極、18・・・N+型型数散層20・・・ドレイン電極
、21・・・ゲート電極、22・・・二重拡散層、 2
5・・・第1拡散層、24・・・第2拡散層〇 以 上 出願人 セイコー電子工業株式会社 第5図 V。
の構造の一例を示す断面図、 第2図は第1図に示したM OB)ランジスタの特性図
、 第5図は本発明によるオフセット構造形MO日トランジ
スタの一実施例の構造を示す断面図、第4図は第5図に
示す二重拡散層の各拡散層の不純物プロファイルを示す
図、 第5図は第5図に示したMQS)ランジスタの特性図で
ある。 11・・・MQS )ランジスタ、 12・・・P−型基板、15・・・N+型型数散層14
・・・P−型拡散層、15・・・絶縁層、15a・・・
薄験部分、15b・・・厚膜部分、17・・・ソース電
極、18・・・N+型型数散層20・・・ドレイン電極
、21・・・ゲート電極、22・・・二重拡散層、 2
5・・・第1拡散層、24・・・第2拡散層〇 以 上 出願人 セイコー電子工業株式会社 第5図 V。
Claims (1)
- ゲート領域とドレイン領域との間又は前記ゲート領域と
ソース領域との間の少なくとも一方にオフセット部を設
け、該オフセット部に、該オフセット部を形成する2つ
の領域を結合する所要の導電型の二重拡散層を設けると
共に、該二重拡散層部分に相応する部分のゲート酸化膜
の厚さを他の部分より厚くしたことを特徴とするMQS
)ランジスタ装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59053914A JPS60198780A (ja) | 1984-03-21 | 1984-03-21 | Mosトランジスタ装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59053914A JPS60198780A (ja) | 1984-03-21 | 1984-03-21 | Mosトランジスタ装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS60198780A true JPS60198780A (ja) | 1985-10-08 |
Family
ID=12955975
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59053914A Pending JPS60198780A (ja) | 1984-03-21 | 1984-03-21 | Mosトランジスタ装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS60198780A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0195607A2 (en) * | 1985-03-20 | 1986-09-24 | Fujitsu Limited | Semiconductor device |
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