JPH04363069A - 縦型半導体装置 - Google Patents

縦型半導体装置

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JPH04363069A
JPH04363069A JP3211125A JP21112591A JPH04363069A JP H04363069 A JPH04363069 A JP H04363069A JP 3211125 A JP3211125 A JP 3211125A JP 21112591 A JP21112591 A JP 21112591A JP H04363069 A JPH04363069 A JP H04363069A
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JP
Japan
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region
hole
conductivity type
type
resistance
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JP3211125A
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English (en)
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Norihito Tokura
規仁 戸倉
Kunihiko Hara
邦彦 原
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Denso Corp
Original Assignee
NipponDenso Co Ltd
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、電力用縦型ＭＯＳＦＥ
Ｔのような縦型半導体装置に係り、特にそのオン抵抗低
減に関するものである。
【０００２】
【従来の技術】従来、電力用の縦型ＭＯＳＦＥＴについ
ては、図３に示す構造がとられる場合が多かった（例え
ば、特開昭６３−２５４７６９号公報）。この構造はチ
ャネル導電型がｎ型の場合、素子が形成される半導体基
板１１の表面にｐ型のウエル１３があり、ウエル１３内
には高濃度のｎ型のソース領域１４が形成されている。 高濃度のｎ＋　型ドレイン領域１２は素子の耐圧に応じ
て一定の深さに形成される。ウエル１３とｎ＋　型ドレ
イン領域１２にはさまれた部分１１は比較的低濃度のｎ
型ドリフト領域と呼ばれる。
【０００３】この素子のドレイン・ソース間耐圧はドリ
フト領域１１の厚さ及び不純物濃度によって決まり、所
望の耐圧に見合う様な厚さと濃度に設定される。ウエル
１３の上部に配置されたゲート１７に電圧が印加される
とウエル１３内の半導体基板表面にはｎ型反転層が形成
されソースとドレインの間に電流が流れる。
【０００４】実際の縦型ＭＯＳＦＥＴでは図３中にＡで
示した部分（セル）が繰り返し配置されたひとつの縦型
ＭＯＳＦＥＴを構成している。Ａの寸法ａは製造プロセ
ス上あるいは素子特性上許容される限り小さく設計され
る。こうすることにより単位面積当たりに含まれる電流
通路の数を最大にすることができる。
【０００５】電力用縦型ＭＯＳＦＥＴにおける重要な特
性のひとつとして素子面積とオン抵抗の積（ＲＯＮＳ　
と略称）がある。一定の素子面積で比較した場合、この
値が小さい程電流を流した時のソース・ドレイン間の電
圧降下が小さく、この値が小さい程電流を流した時のソ
ース・ドレイン間の電圧降下が小さく、素子で消費され
る電力を小さくすることができる。ＲＯＮＳ　を下げる
には素子自身の抵抗を下げるか、素子面積を縮小する必
要がある。
【０００６】図４に示した斜線部はドリフト領域内の電
流の通路を示している。基板表面から深さ方向に見ると
ウエル１３にはさまれた領域がせまくなってネックとな
った後ドレイン１２に向かって広がっていることがわか
る。ネックが形成されるのは半導体基板の縦方向に寄生
的にできる接合型電界効果トランジスタ（ＪＦＥＴと略
称）の効果によるものである。つまりドリフト領域の抵
抗成分により電流通路にそって電位差が生じ、接地電位
に固定されたソース１４及びウエル１３とドリフト領域
１１の間の電位差によりウエルとドリフト領域の間の接
合が逆バイアスされ、比較的不純物濃度の低いドリフト
領域側に空乏層が拡がって電流通路がせばめられるもの
である。
【０００７】このＪＦＥＴの効果はドレイン印加電圧が
高い程、またドレイン電流が大きい程顕著になる。この
ＪＦＥＴの効果が作用する領域の抵抗をＲＪＦＥＴとす
る。 １個の縦型ＭＯＳＦＥＴセルにおけるソース端子Ｓとド
レイン端子Ｄ間のオン抵抗ＲＣＥＬＬは、ＲＪＦＥＴの
他にソース領域の抵抗ＲＳ　、チャネル抵抗ＲＣＨ、ド
リフト領域の抵抗ＲＤＲＩ　、及びドレイン領域の抵抗
ＲＤＲＡ　によって表すことができる。すなわち、
【０００８】
【数１】ＲＣＥＬＬ＝ＲＳ　＋ＲＣＨ＋ＲＪＦＥＴ＋Ｒ
ＤＲＩ　＋ＲＤＲＡ　また、ＲＣＥＬＬとＲＯＮＳ　の
関係は明らかに次式で与えられる。
【０００９】
【数２】ＲＯＮＳ　＝ＲＣＥＬＬ／Ｎ ただし、Ｎは単位面積当たりのセル数。
【００１０】図４に示した隣接するゲートの間の距離ｓ
はソース１４及びウエル１３の電位を与えるためのｐ＋
　領域１５と配線の接触をとるためのスペースである。 ｓは素子を形成するプロセスの加工精度に依存するもの
で、製造装置やプロセスを特定すれば決まってしまい、
減らすことには限界がある。
【００１１】図５にウエル間隔ｌに対する素子面積とオ
ン抵抗の積ＲＯＮＳの関係を示す。ｌを小さくすると、
図３に示す電流通路のネックが細くなりＲＪＦＥＴが増
大し、Ｎの増加よりもＲＣＥＬＬの増加が大きくなるた
めＲＯＮＳ　は増加する。逆にｌを大きくするとＪＦＥ
Ｔの効果が弱くなるが、面積が不必要に増えてしまい、
ＲＯＮＳ　はやはり増加する。結果として耐圧の仕様と
プロセスの加工精度が決まれば、図５の様にＲＯＮＳ　
が最小値をとるｌの最適値が存在する。
【００１２】図５に示すＲＯＮＳ　の最小値をさらに低
下させるために、特開昭６３−２５４７６９号公報には
、図６に示す構造が提案されている。この構造は、ウエ
ル１３ではさまれた領域に溝２０を堀り、この溝周辺に
高濃度不純物層２１を形成してこの部分の抵抗を下げて
いる。従って、ウエル／ドリフト領域境界の部分からド
リフト領域に向かって空乏層が拡がってきても、溝周辺
の高濃度不純物層２１は空乏化されず低抵抗の状態を保
つことができ、ＲＪＦＥＴを極めて小さくすることがで
きる。 従って、
【００１３】
【数３】ＲＣＥＬＬ＝ＲＳ　＋ＲＣＨ＋ＲＤＲＩ＋ＲＤ
ＲＡ　この様に図６の構造はＪＦＥＴ効果によるオン抵
抗の増大を抑えることができる。よって、ウエルの間隔
ｌを短くすることができ、セル数Ｎを変えずにＲＣＥＬ
Ｌを減少させることで、図３の構造に比べてよりＲＯＮ
Ｓ　を低くできる。
【００１４】
【発明が解決しようとする課題】図６に示す従来技術は
、図３に示す従来技術に比べるとＲＯＮＳ　を減少する
手段としてある程度は効果が期待できる。しかし、近年
微細加工技術が進歩し、耐圧数１０Ｖの低耐圧仕様の縦
型ＭＯＳＦＥＴについては、図４に示すウエル間隔ｌは
数μｍに縮小でき、また図３中のＡの寸法ａが２０μｍ
以下にできるようになった（たとえば日経ＢＰ社発行、
日経エレクトロニクス、１９９０年６月４日号、１４２
ページ参照）。この結果、図６に示すウエル１３ではさ
まれた領域に単に溝２０を追加しただけでは、ウエル１
３と溝２０が接触しないように間隔を空ける必要がある
ため、逆にウエル間隔ｌを大きくしなければならず面積
が不必要に増えてしまい、数２から明らかなようにＲＣ
ＥＬＬを小さくしてもそれ以上にＮが小さくなるため、
ＲＯＮＳ　がかえって増加する問題があった。
【００１５】また、図６に示す従来技術は、ネック部分
の抵抗ＲＪＦＥＴを減少させる効果だけであり、その他
のドリフト領域の抵抗ＲＤＲＩ　等は減少しないため、
ＲＯＮＳ　の減少率は少なかった。すなわち、図３，図
６に示す従来技術の構造に近年の高度な微細加工技術を
適用しても、素子の耐圧を損なわずに必ずしもＲＯＮＳ
　を低減することはできなかった。
【００１６】さらに、図６に示す構造において素子がオ
フ状態の場合、ドレイン電極に印加された高電圧がドリ
フト領域１１，溝周辺の高濃度不純物層２１を経由して
チャネル部に誘導されてブレークダウンが発生するため
、必要な耐圧を得ることが困難であり、またゲート酸化
膜１６の破壊等の問題があった。
【００１７】本発明の目的は、耐圧数１０Ｖの低耐圧仕
様の縦型半導体装置において、素子の耐圧を損なわずに
ＲＯＮＳ　を大幅に低減できる構造を提供することにあ
る。
【００１８】
【課題を解決するための手段】本発明は上記した問題点
に鑑み素子の耐圧を損なわずにＲＯＮＳ　の飛躍的な低
減を達成する手段として、第１導電型の半導体基板が高
不純物濃度層と低不純物濃度層の二層からなり、該高不
純物濃度層をドレイン領域とし、前記低不純物濃度層の
表面が一主表面を成し、その一主表面の一部に第２導電
型のウエル領域が形成され、このウエル領域の表面の一
部に第１導電型のソース領域が形成され、前記第２導電
型のウエル領域周辺部にチャネル領域を形成すべく、該
ウエル領域周辺部上に絶縁膜を介してゲート電極が形成
され、前記第２導電型のウエル領域と前記ドレイン領域
の間の前記低不純物濃度層がドリフト領域をなし、前記
ゲート電極への電圧印加によってドレイン・ソース間電
流を制御する縦型半導体装置において、隣接する前記ウ
エル領域の間の前記一主表面から前記低不純物濃度層（
ドリフト領域）を通過して前記ドレイン領域に至るホー
ルを形成し、該ホールの内部または周囲において、該ホ
ールの長手方向の電気抵抗を前記低不純物濃度層の電気
抵抗よりも小さくしたことを特徴としている。
【００１９】また、さらにチャネルとホールの間の領域
をリセス構造とし、さらにウエル領域とホールを縦横に
交互に配置したパターンを有するようにしている。
【００２０】
【作用】本発明によれば、ウエル領域の間に形成された
ホール近傍の低抵抗領域により、縦型半導体装置のオン
抵抗成分であるＲＪＦＥＴ，ＲＤＲＩ　は激減し、これ
らの領域の抵抗は小さくなる。
【００２１】またチャネルとホール間の領域をリセス構
造にすることでオフ状態における電界集中が緩和して耐
圧は向上し、それとともにオン状態におけるリセス構造
部の抵抗は小さくなる。
【００２２】さらにウエル領域とホールを交互に配置し
たパターンによりチャネルとホール間の距離の確保とパ
ターンの微細化の適用が両立され、この距離で必要な耐
圧が持たせられる。
【００２３】従って、耐圧数１０Ｖの低耐圧仕様におい
てＲＯＮＳ　を大幅に低減した縦型半導体装置を実現で
きる。
【００２４】
【実施例】以下、本発明を図面に示す実施例により詳細
に説明する。図１及び図２は本発明をｎチャネルの縦型
ＭＯＳＦＥＴに適用した場合の一実施例の図面であり、
図１は立体的な概略構造図、図２（ａ）は図１における
Ａ−Ａ´断面図である。また、図２（ｂ）は図１におけ
るＢ−Ｂ´断面図である。
【００２５】概略的には、図１に示す本発明の縦型ＭＯ
ＳＦＥＴ１は、ＤＭＯＳ（Ｄｏｕｂｌｅ　Ｄｉｆｆｕｓ
ｅｄ　ＭＯＳ）　セル２とスルーホールセル３から成り
、これら２種類のセルが交互に縦横に配列された構造で
ある。なお、図１と図２に示すＤＭＯＳセル２において
、図３と共通の構成部分は同一指示番号により指示され
ている。次に、本発明の縦型ＭＯＳＦＥＴ１の構成と概
略の作製方法を説明する。
【００２６】ｎ＋　型ドレイン領域１２になる高不純物
濃度層と、一部がｎ−　型ドリフト領域１１になる低不
純物濃度層の二層からなる半導体基板のｎ−　型低不純
物濃度層表面を主表面とする。この主表面において、図
示しないパターニングした窒化シリコン膜をマスクとし
て選択酸化するＬＯＣＯＳ（Ｌｏｃａｌ　Ｏｘｉｄａｔ
ｉｏｎ　ｏｆ　Ｓｉｌｉｃｏｎ）法、または図示しない
パターニングしたレジスト膜とアルカリエッチャントを
使用した異方性エッチング法により主表面に段差を作り
、主表面においてＤＭＯＳセル表面に対してスルーホー
ルセル表面を１〜１．５μｍ高くしてリセス構造とし、
ｎ−　型リセス領域２２を形成する。次に、ゲート酸化
膜１６を約５０ｎｍ形成し、この上にＣＶＤ法にてポリ
シリコン膜を約４００ｎｍ形成する。このポリシリコン
膜を所定形状にパターニングしてゲート電極１７とする
。
【００２７】このゲート電極１７をマスクとして主表面
から拡散によってｐ型ウエル領域１３を形成する。この
ｐ型ウエル領域１３とｎ＋　型ドレイン領域１２ではさ
まれたｎ−　型ドリフト領域１１の厚さｄ１　と不純物
濃度ｎ１　は、所望の耐圧を満足する値に設定されねば
ならない。続いてゲート電極１７と図示しないレジスト
をマスクとして主表面から拡散によってｎ＋　型ソース
領域１４を形成する。ｐ型ウエル領域１３とｎ＋　型ソ
ース領域１４の二重拡散によって、ｐ型ウエル領域１３
が主表面に接した部分にチャネル２１が形成される。ゲ
ート電極１７に閾電圧を越える電圧を印加すると、電界
効果により反転層がチャネル２１に形成され、このチャ
ネル２１を介してｎ＋　型ソース領域１４とｎ−　型リ
セス領域２２が電気的に導通状態になる。ｐ型ウエル領
域１３の主表面中央において、さらにｐ＋　型ウエルコ
ンタクト領域１５を拡散にて形成する。
【００２８】次に、図示しないレジストをマスクとして
異方性ドライエッチングにより、スルーホールセル３の
主表面中央から垂直にｎ−　型ドリフト領域１１を貫通
してｎ＋　型ドレイン領域１２に至る細くて長いホール
２３を形成する。このホール２３の内部から気相拡散に
よりｎ＋　型スルーホール領域２５を形成する。続いて
ホール２３の内部を絶縁物２４で充填し、層間絶縁膜１
８を形成する。ｎ＋　型スルーホール領域２５は、ｎ−
　型リセス領域２２とｎ＋　型ドレイン領域１２の間を
電気的に低抵抗で導通させる。ここでｎ−　型リセス領
域２２の長さｄ２　と不純物濃度ｎ２　は、所望の耐圧
以上を満足する値に設定されねばならない。ＤＭＯＳセ
ル２とスルーホールセル３を交互に縦横に配列したパタ
ーンにより、ｎ−　型リセス領域２２の長さｄ２　を十
分にとることができる。
【００２９】層間絶縁膜１８を図示しないレジストマス
クによりパターニングしてコンタクトホールを開け、続
いてソース電極１９を形成して、このソース電極１９と
ｎ＋　型ソース領域１４及びｐ＋　型ウエルコンタクト
領域１５の間はオーミック接触する。一方、半導体基板
裏面においてもドレイン電極１０を形成して、このドレ
イン電極１０とドレイン領域１２の間はオーミック接触
する。ソース電極１９はソース端子Ｓに、ドレイン電極
１０はドレイン端子Ｄに、そしてゲート電極１７はゲー
ト端子Ｇにそれぞれ接続される。
【００３０】次に、上記構成の縦型ＭＯＳＦＥＴ１の作
動を説明する。まず最初に、オン状態におけるキャリア
の流路を図２（ａ）を利用して説明する。ゲート電極１
７に閾電圧を越える電圧を印加すると、電界効果により
反転層がチャネル２１に形成され、このチャネル２１を
介してｎ＋　型ソース領域１４とｎ−　型リセス領域２
２が電気的に導通状態になる。この結果、電子はソース
電極１９からｎ＋　型ドレイン領域１２に向かって、電
子の流れ経路３１に沿って流れる。すなわち、次の経路
に沿って電子が流れる。
【００３１】ソース端子Ｓ→ソース電極１９→ｎ＋　型
ソース領域１４→チャネル２１→ｎ−　型リセス領域２
２→ｎ＋　型スルーホール領域２５→ｎ＋　型ドレイン
領域１２→ドレイン電極１０。
【００３２】ここで、チャネル２１からｎ−　型リセス
領域２２に流れ込んだ電子は、すぐにｎ−　型リセス領
域２２内全域に分散し、ｎ＋　型スルーホール領域２５
に向かって流れる。
【００３３】次に、オフ状態における電圧配分とドレイ
ン・ソース端子間耐圧について図２（ａ）を利用して説
明する。ゲート電極１７に閾電圧より低い電圧を印加し
た状態では、チャネル２１に反転層は形成されず、この
チャネル２１の両側に位置するｎ＋　型ソース領域１４
とｎ−　型リセス領域２２が電気的に絶縁状態になる。 また、ｎ＋　型スルーホール領域２５とｎ＋　型ドレイ
ン領域１２が電気的に導通状態である。この結果、ドレ
イン・ソース端子間に印加された電圧の大半が、ｐ型ウ
エル領域１３とｎ＋　型ドレイン領域１２ではさまれた
ｎ−　型ドリフト領域１１だけでなく、ｐ型ウエル領域
１３とｎ＋　型スルーホール領域２５ではさまれたｎ−
　型リセス領域２２にも印加され、これらの領域に空乏
層が形成される。従って、縦型ＭＯＳＦＥＴ１の耐圧は
ｎ−　型ドリフト領域１１とｐ型ウエル領域１３からな
るｐｎ接合か、またはｎ−　型リセス領域２２とｐ型ウ
エル領域１３からなるｐｎ接合のどちらかで決定される
。すなわち、ｎ−　型ドリフト領域１１とｐ型ウエル領
域１３からなるｐｎ接合の耐圧ＢＶ１　は基本的にはこ
の領域の不純物濃度ｎ１　と厚さｄ１　により決定され
、一方ｎ−　型リセス領域２２とｐ型ウエル領域１３か
らなるｐｎ接合の耐圧ＢＶ２　はこの領域の不純物濃度
ｎ２　と長さｄ２　によりそれぞれ決定される。ただし
、不純物濃度ｎ１　とｎ２　は共に半導体基板のｎ−　
型低不純物濃度層から成るため、ｎ１＝ｎ２　（＝ｎと
する）である。
【００３４】縦型ＭＯＳＦＥＴ１の耐圧設計において、
前述のＢＶ１　とＢＶ２　の間に下式の関係を与え、ｎ
−　型ドリフト領域１１とｐ型ウエル領域１３からなる
ｐｎ接合部のみでアバランシェブレークダウンを起こさ
せ、ｎ−　型リセス領域２２とｐ型ウエル領域１３から
なるｐｎ接合部では起こさせないように設計することが
必要である。すなわち、
【００３５】
【数４】ＢＶ１　＜ＢＶ２　 その理由は、もしｎ−　型リセス領域２２とｐ型ウエル
領域１３からなるｐｎ接合部でアバランシェブレークダ
ウンを起こさせた場合、発生したホットキャリアがチャ
ネル領域２１内のシリコンと酸化膜の界面を劣化させ、
閾電圧の変化，ゲート酸化膜１６の耐圧劣化や絶縁破壊
等の悪影響を与えるからである。
【００３６】次に、ドレイン・ソース端子間耐圧を数１
０Ｖに設計した場合の素子構造について説明する。例え
ば耐圧ＢＶ１　，ＢＶ２　を６０Ｖに設定した場合、ｎ
−　型ドリフト領域１１とｎ−　型リセス領域２２の不
純物濃度ｎと厚さｄ１　またはｄ２　は、参考文献（Ｓ
．Ｍ．Ｓｚｅ著，Ｐｈｙｓｉｃｓ　ｏｆ　Ｓｅｍｉｃｏ
ｎｄｕｃｔｏｒ　Ｄｅｖｉｃｅｓ、Ｊｏｈｎ　Ｗｉｌｅ
ｙ　＆　Ｓｏｎｓ，Ｉｎｃ．　、１９６９年、１１５，
１１７　ページ参照）より下記の数値が与えられる。
【００３７】
【数５】ｎ＝１×１０１６［ｃｍ−３］ｄ１　＝ｄ２　
＝２．５［μｍ］ 数５より、図１に示すスルーホールセル２の素子平面内
の外形寸法は、その一辺をＬＴＨとすると、次式で与え
られる。
【００３８】
【数６】ＬＴＨ＝ｄ２　×２＋ｄ３　×２＋ｄ４ただし
、ｄ３　はｎ＋　型スルーホール領域２５の厚さ，ｄ４
　はホール２４の幅である。
【００３９】例えばｄ３　＝０．５［μｍ］，ｄ４　＝
１［μｍ］とすると数５，６より、ＬＴＨ＝７［μｍ］
になる。近年の微細加工技術の寸法精度を考慮しても、
ＬＴＨは１０μｍ以下にすることが十分可能である。従
って、図１に示すようにＤＭＯＳセル２とスルーホール
セル３を縦横に交互に配列するならば、素子平面内の両
セルの外形寸法を等しく設定するから、ＤＭＯＳセルの
外形寸法ＬＤＭＯＳも１０μｍ以下にできる。
【００４０】次に、オン抵抗について説明する。縦型Ｍ
ＯＳＦＥＴ１における１個のＤＭＯＳセル２のオン抵抗
ＲＤＣＥＬＬ　と、１個のスルーホールセル３のオン抵
抗ＲＴＣＥＬＬ　、及び縦型ＭＯＳＦＥＴ１の素子面積
とオン抵抗の積ＲＯＮＳ　は、上記のキャリアの流路の
考察より次式で与えられる。
【００４１】
【数７】ＲＤＣＥＬＬ　＝ＲＳ　＋ＲＣＨＲＴＣＥＬＬ
　＝ＲＲＥＣ　＋ＲＤＲＡ　＋ＲＴＨただし、ＲＳ　は
ｎ＋　型ソース領域１４の抵抗、ＲＣＨはチャネル２１
の抵抗、ＲＲＥＣ　はｎ−　型リセス領域２２の抵抗、
ＲＴＨはｎ＋　型スルーホール領域２５の抵抗、ＲＤＲ
Ａ　はｎ＋　型ドレイン領域１２の抵抗である。
【００４２】
【数８】ＲＯＮＳ　＝（ＲＤＣＥＬＬ　＋ＲＴＣＥＬＬ
　）／Ｎただし、Ｎは単位面積当たりのＤＭＯＳセル２
及びスルーホールセル３の数である。
【００４３】ＲＳ　，ＲＴＨ，ＲＤＲＡ　はＲＣＨ，Ｒ
ＲＥＣ　に比較して極めて小さくなるように作製するた
め、数７，８は簡略化されて次式で与えられる。
【００４４】
【数９】ＲＤＣＥＬＬ　≒ＲＣＨ ＲＴＣＥＬＬ　≒ＲＲＥＣ　 ＲＯＮＳ　≒（ＲＣＨ＋ＲＲＥＣ　）／Ｎ一方、図３，
図６に示される従来の縦型ＭＯＳＦＥＴのオン抵抗を与
える数１〜３においても同様に簡略化されて次式で与え
られる。
【００４５】
【数１０】ＲＣＥＬＬ≒ＲＣＨ＋ＲＪＦＥＴ＋ＲＤＲＩ
　　　　　　　　　（１’）ＲＣＥＬＬ≒ＲＣＨ＋ＲＤ
ＲＩ　　　　　　　　　　（３’）数９，１０中のＲＲ
ＥＣ　とＲＤＲＩ　は、数５，６で示した耐圧設計条件
とそれらの構造から考えて同等の値である。 すなわち、
【００４６】
【数１１】ＲＲＥＣ　≒ＲＤＲＩ　 従って、１個のセルのオン抵抗で比較した限りでは、本
実施例の縦型ＭＯＳＦＥＴ１と図６に示す縦型ＭＯＳＦ
ＥＴに差は無いと考えられる。
【００４７】次に、縦型ＭＯＳＦＥＴにおいて重要な特
性であるＲＯＮＳ　について、本実施例の縦型ＭＯＳＦ
ＥＴ１と図３，図６に示す従来の縦型ＭＯＳＦＥＴの比
較について説明する。
【００４８】ここで極めて重要なことは、図３に示す従
来構造において、図５に一例が示されるように近年の微
細加工技術を利用してセルの寸法を縮小してもＲＪＦＥ
Ｔが増大するために、セルの寸法が１０数μｍでＲＯＮ
Ｓ　は最小になりこれ以上のセルの寸法の縮小は効果が
ない。他方図６に示す従来構造においては、素子がオフ
状態の場合、ドレイン電極に印加された高電圧がドリフ
ト領域１１，溝周辺の高濃度不純物層２１を経由してチ
ャネル近傍に誘導されてブレークダウンが発生し易い構
造であるため、必要な耐圧を得るには溝２０とウエル１
３の間隔を十分大きく設定する必要があり、この結果と
して溝を含めたセルの寸法を縮小することができず、Ｒ
ＯＮＳ　を低減できなかった。
【００４９】従って以下で、図１，２に示す本実施例に
なる縦型ＭＯＳＦＥＴ１と図３に示す従来の縦型ＭＯＳ
ＦＥＴについて、ＲＯＮＳ　の比較をする。仮に図１，
２の縦型ＭＯＳＦＥＴ１において、ＤＭＯＳセルとスル
ーホールセルの寸法を一辺１０μｍ、図３の縦型ＭＯＳ
ＦＥＴ（以下縦型ＭＯＳＦＥＴ０とする）において、セ
ルの寸法を一辺１５μｍとする。縦型ＭＯＳＦＥＴ０の
単位面積当たりのセル数をＮ０　とすると、縦型ＭＯＳ
ＦＥＴ１のＤＭＯＳセルとスルーホールセルの単位面積
当たりのセル数Ｎ１　は、簡単な計算にて下記のように
なる。
【００５０】
【数１２】Ｎ１　＝（９／８）・Ｎ０　次に、チャネル
抵抗について考察すると、一般にチャネル抵抗ＲＣＨは
チャネル長Ｌと、チャネル幅Ｗに対して次式の関係があ
る。
【００５１】
【数１３】ＲＣＨ∝Ｌ／Ｗ 縦型ＭＯＳＦＥＴ０のセルのチャネル幅Ｗ０　は、チャ
ネル１６とドリフト領域１１の境界線がセルの外周線か
ら２μｍ内側に形成されるとすると、（１５−２×２）
×４＝４４［μｍ］である。一方、縦型ＭＯＳＦＥＴ１
のＤＭＯＳセルのチャネル幅Ｗ１　は、チャネル２１と
リセス領域２２の境界線がセルの外周線に一致するから
、１０×４＝４０［μｍ］である。すなわち、
【００５
２】
【数１４】Ｗ０　＝４４［μｍ］ Ｗ１　＝４０［μｍ］ 縦型ＭＯＳＦＥＴ０のセルと縦型ＭＯＳＦＥＴ１のＤＭ
ＯＳセルのチャネル抵抗をそれぞれＲＣＨＯ　，ＲＣＨ
１　とし、チャネル長Ｌが等しいとすると、数１３と数
１４より次の関係が成立する。
【００５３】
【数１５】ＲＣＨ１　＝１．１×ＲＣＨＯ　次に、縦型
ＭＯＳＦＥＴ０のＲＯＮＳ　をＲＯＮＳ０、縦型ＭＯＳ
ＦＥＴ１のＲＯＮＳ　をＲＯＮＳ１として、両者のＲＯ
ＮＳ　を比較する。数２と数１０（１’）よりＲＯＮＳ
０、数９よりＲＯＮＳ１がそれぞれ次式で与えられる。
【００５４】
【数１６】ＲＯＮＳ０≒（ＲＣＨＯ　＋ＲＪＦＥＴ＋Ｒ
ＤＲＩ　）／Ｎ０　ＲＯＮＳ１≒（ＲＣＨ１　＋ＲＲＥ
Ｃ　）／Ｎ１数１１，１２，１５を数１６に代入してＲ
ＣＨ１　，ＲＲＥＣ　，Ｎ１　を消去し、そしてＲＯＮ
Ｓ０／ＲＯＮＳ１を求める。
【００５５】
【数１７】
【００５６】数１７より明らかにＲＯＮＳ０／ＲＯＮＳ
１＞１であり、図３に示す従来の縦型ＭＯＳＦＥＴ０に
比べて、本実施例の縦型ＭＯＳＦＥＴ１の素子面積とオ
ン抵抗の積ＲＯＮＳ　が小さいことが証明される。
【００５７】また、図１に示すように、四角形セルとさ
れたＤＭＯＳセル２の角部においては、ｐ型ウエル領域
１３およびｎ＋　型ソース領域１４がゲート電極１７に
より自己整合的に位置決めされる二重拡散を用いて形成
されるものであるため、他のセル辺部分に比べチャネル
長が短くなる，また不純物濃度が低くなることにより、
閾電圧が低下し、例えばセルをゲート電圧ＶＧ　＝１．
５〔Ｖ〕でオンさせるように設計したとしても例えば１
．２〔Ｖ〕で角部において先にオンしてしまったり、オ
フ時のサージ電圧により角部で破壊することがあるが、
本実施例構造とすることでそれは解消することができる
。
【００５８】すなわち、ＤＭＯＳセルを縦横交互に配置
することで図２（ｂ）のＢ−Ｂ’断面図に示すように、
角部において隣合うＤＭＯＳセル２間のセル間隔は小さ
くすることができ、オン時の隣接したセル２のｐ型ウエ
ル領域１３で挟まれたｎ−　型ドリフト領域１１の部分
のＪＦＥＴ抵抗成分が大きくなることにより、ＤＭＯＳ
セル２の角部において先にオンしてしまうことは防止で
きる。また、オフ時においては両ＤＭＯＳセル２から延
びる空乏層５０が完全に連続し、ＪＦＥＴ部分の電界が
緩和されるため、ドレインに印加されるサージ電圧が角
部に集中的に印加されて生じる破壊を解消することがで
きる。なお、セルの他の辺部分においては、縦横交互の
配置パターンであることよりスルーホールセル３が介在
し、上記空乏層５０による影響は無視できる。
【００５９】以上説明した図１，２に示す実施例におい
ては、ホール２３近傍の長手方向の電気抵抗を小さくす
る構造としてｎ＋　型スルーホール領域２５を形成した
が、他の構造でも可能である。たとえば、ホール２３内
部に充填した絶縁物２４を金属等の低抵抗物質からなる
導電体に変更し、この導電体とホール２３の側面がオー
ミック接触する構造にしても本発明の効果が得られ、Ｒ
ＯＮＳ　が低減できる。また、実施例においては、リセ
ス構造を含む場合のみを示したが、リセス構造を省略し
たプレーナ構造でもスルーホールセル３の効果により、
従来の縦型ＭＯＳＦＥＴに比べてＲＯＮＳ　が低減でき
る。
【００６０】また、上記実施例ではその平面が四角形（
正方形）の格子状セルに本発明を適用したものであった
が、他の多角形セル，またストライプ状セルにおいても
本発明は適宜採用することができる。その場合、ＤＭＯ
Ｓセル２とスルーホールセル３の配置関係は、ＤＭＯＳ
セル２を構成しているそのセル形状のチャネルとなるそ
の辺部分において隣合うセルをスルーホールセル３とす
ればよい。また、その場合、ＤＭＯＳセル２の全てのセ
ル辺部分に対してスルーホールセル３を配置する必要は
必ずしもなく、ＤＭＯＳセル２の単位面積当たりの設定
数と必要とするオン抵抗の低減との兼ね合いにより決定
すればよい。図７と図８とに適用例を示す。
【００６１】図７は略三角形状の六角形セルに本発明を
適用したＤＭＯＳセル２とスルーホールセル３の配置例
を示す模式的な平面パターン図である。尚、図７におい
て、略三角形状のＤＭＯＳセル２の角部間のゲート電極
１７下には、上述の角部における閾電圧低下に鑑みて、
オフ時に空乏層を連ねるためのｐ型層５１（ｎチャネル
型の場合）が形成されている。なお、このｐ型層５１は
ｐ型ウエル領域１３と連なっていてもよく、更には互い
のＤＭＯＳセル２をより近接設定することで省略するこ
とができる。
【００６２】図８はＤＭＯＳセル２を正六角形セル，ス
ルーホールセル３を正三角形セルとして配置させた例を
示す。このものは、ＤＭＯＳセル２の全てのセル辺部分
をスルーホールセル３で隣合わせることができ、また単
位面積当たりに設定するＤＭＯＳセル数を多くすること
ができ、その結果、実効的なチャネル周囲長をより長く
することが図れ、オン抵抗の低減をより図ることができ
る。
【００６３】また、上述の種々の実施例においてはｎチ
ャネル型のものについて述べたが、ｐチャネル型のもの
に適用しても勿論よい。また、絶縁ゲート構造もＭＯＳ
型に限らず、例えばゲート絶縁膜としては他に窒化膜を
形成するようにしてもよいことは言うまでもない。
【００６４】
【発明の効果】本発明によれば素子の耐圧を損なわずに
、縦型半導体装置のオン抵抗を飛躍的に低減できる。
【図面の簡単な説明】
【図１】本発明一実施例による縦型ＭＯＳＦＥＴの立体
的な概略構成図である。
【図２】図（ａ）は図１におけるＡ−Ａ´断面図、図（
ｂ）は図１におけるＢ−Ｂ´断面図である。
【図３】縦型ＭＯＳＦＥＴの基本構造を示す断面図であ
る。
【図４】縦型ＭＯＳＦＥＴの電流通路と抵抗成分を示す
図である。
【図５】ウエル間隔ｌとＲＯＮＳ　の関係を示す図であ
る。
【図６】従来の縦型ＭＯＳＦＥＴの断面図である。
【図７】他のセル形状に本発明を適用したそのＤＭＯＳ
セルとスルーホールセルの配置例を示す模式的な平面パ
ターン図である。
【図８】他のセル形状に本発明を適用したそのＤＭＯＳ
セルとスルーホールセルの配置例を示す模式的な平面パ
ターン図である。
【符号の説明】
１　　縦型ＭＯＳＦＥＴ ２　　ＤＭＯＳセル ３　　スルーホールセル １０　　ドレイン電極 １１　　ｎ−　型ドリフト領域 １２　　ｎ＋　型ドレイン領域 １３　　ｐ型ウエル領域 １４　　ｎ＋　型ソース領域 １５　　ｐ＋　型ウエルコンタクト領域１６　　ゲート
酸化膜 １７　　ゲート電極 １８　　層間絶縁膜 １９　　ソース電極 ２１　　チャネル ２２　　ｎ−　型リセス領域 ２３　　ホール ２４　　絶縁物 ２５　　ｎ＋　型スルーホール領域

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】　　第１導電型の半導体基板が高不純物濃
    度層と低不純物濃度層の二層からなり、該高不純物濃度
    層をドレイン領域とし、前記低不純物濃度層の表面が一
    主表面を成し、その一主表面の一部に第２導電型のウエ
    ル領域が形成され、このウエル領域の表面の一部に第１
    導電型のソース領域が形成され、前記第２導電型のウエ
    ル領域周辺部にチャネル領域を形成すべく、該ウエル領
    域周辺部上に絶縁膜を介してゲート電極が形成され、前
    記第２導電型のウエル領域と前記ドレイン領域の間の前
    記低不純物濃度層がドリフト領域をなし、前記ゲート電
    極への電圧印加によってドレイン・ソース間電流を制御
    する縦型半導体装置において、隣接する前記ウエル領域
    の間の前記一主表面から前記低不純物濃度層（ドリフト
    領域）を通過して前記ドレイン領域に至るホールを形成
    し、該ホールの内部または周囲において、該ホールの長
    手方向の電気抵抗を前記低不純物濃度層の電気抵抗より
    も小さくしたことを特徴とする縦型半導体装置。
  2. 【請求項２】　　隣接する前記ウエル領域の間の前記一
    主表面の位置を前記チャネル領域の位置よりも高くして
    、リセス構造としたことを特徴とする請求項１記載の縦
    型半導体装置。
  3. 【請求項３】　　前記第２導電型のウエル領域は前記一
    主表面の一部に規則的に配列され、該配列形態において
    、隣接した２つの前記第２導電型のウエル領域ではさま
    れた部分に前記ホールを中央に持つスルーホール領域を
    配置し、かつ隣接した２つの前記第２導電型のウエル領
    域が互いに近接した部分が少なくなるように、前記第２
    導電型のウエル領域と前記スルーホール領域が交互に縦
    横に配列されたことを特徴とする請求項１もしくは２に
    記載の縦型半導体装置。
  4. 【請求項４】　　前記ホールの周囲に低抵抗の第１導電
    型のスルーホール拡散領域が形成されたことを特徴とす
    る請求項１乃至３の何れかに記載の縦型半導体装置。
  5. 【請求項５】　　前記ホールの内部において該ホール側
    面の半導体表面とオーミック接触し、かつ金属等の低抵
    抗物質からなる導電体にて前記ホール内部が充填された
    ことを特徴とする請求項１乃至３の何れかに記載の縦型
    半導体装置。
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