JP2010067955A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】高駆動能力をもった厚いゲート膜を有する高耐圧MOSトランジスタを有する半導体装置を提供する。
【解決手段】高耐圧を有するLOCOSオフセットMOS型トランジスタにおいて、第２導電型高濃度ソース領域４と第２導電型高濃度ドレイン領域５を形成する際に、ポリシリコンゲート電極をマスクにしてゲート酸化膜を除去しても、チャネル形成領域７上のゲート酸化膜６はエッチングされないように、ソース側にもソースフィールド酸化膜１４を設け、第２導電型高濃度ソースフィールド領域１３の距離を最適化したことで、高駆動能力をもった厚いゲート膜を有する高耐圧MOSトランジスタを得ることが出来る。
【選択図】図３

Description

本発明は、高耐圧かつ高駆動能力をもつＭＯＳ型トランジスタなどの半導体装置およびその製造方法に関する。
従来用いられている高耐圧でかつ高駆動能力をもつＭＯＳ型トランジスタの一例を図４の断面図に示す。図４の半導体装置２００は、半導体基板１、第１導電型ウェル領域２、第２導電型低濃度ドレイン領域３、第２導電型高濃度ソース領域４、第２導電型高濃度ドレイン領域５、ゲート酸化膜６、チャネル形成領域７、ポリシリコンゲート電極８、フィールド酸化膜９、保護酸化膜１６、ソース電極１０、ドレイン電極１１で構成されている。この構造の特徴は、チャネル形成領域７と第２導電型高濃度ドレイン領域５の間に第２導電型低濃度ドレイン領域３を置くことにより高耐圧化を図り、チャネル領域７と第２導電型高濃度ソース領域４とは直接に接することにより高駆動能力化を図っている点である。
この構造を用いる場合、第２導電型高濃度ソース領域４及び第２導電型高濃度ドレイン領域５を形成するためのイオン注入は、ポリシリコンゲート電極８をマスクとして、ゲート酸化膜６越しに行うことになる。しかし、ソース・ドレイン間の耐圧だけでなく、ゲート・ソース間の耐圧も高くする場合には、ゲート酸化膜を厚くする必要があり、使用する不純物の種類やイオン注入装置の能力によっては、第２導電型高濃度ソース領域４及び第２導電型高濃度ドレイン領域５を形成するためのイオン注入が安定に行えない。そこで、第２導電型高濃度ソース領域４及び第２導電型高濃度ドレイン領域５を形成するためのイオン注入を行う前に、ポリシリコンゲート電極８の形成後にゲート酸化膜6をエッチング除去する方法がある。しかし、エッチングによりゲート酸化膜６のソース側領域１２がサイドエッチングされてしまい、図５に示す半導体装置２０１のようにゲート電極の下にゲート酸化膜が一部欠けた領域を有する構造になってしまう。半導体装置２０１のように、チャンネル領域７の上のゲート酸化膜６が部分的にでも除去されて、サイドエッチングされた部分に保護膜酸化膜１６が入り込んでしまうと半導体装置の性能は極端に悪化してしまう。よって、半導体装置２００のような構造をとることのできるゲート酸化膜６の厚さには上限があった。この上限を打開するため、チャネル形成領域のソース側にもソースフィールド酸化膜を設け、そのソースフィールド酸化膜下のフィールド領域の不純物濃度を第２導電型低濃度ドレイン領域３より濃くする方法が提案されている。
特開２００２−２０８６９４号公報
上記の方法によれば、厚いゲート酸化膜を使用した高耐圧MOSトランジスタでも高駆動能力が得られるが、ソースフィールド酸化膜下への不純物注入は、フィールド酸化膜形成前に行われるため、不純物濃度を濃くしすぎるとソースフィールド酸化膜の膜質が悪化し、トランジスタの特性を悪化させるという問題があった。
そこで本発明では、チャネル形成領域のソース側にもソースフィールド酸化膜を設け、ソースフィールド酸化膜の長さおよびポリシリコンゲート電極とソースフィールド酸化膜とのオーバーラップ量を最適化し、ソースフィールド酸化膜の下に第２導電型高濃度ソースフィールド領域を設けるようにしたので、厚いゲート酸化膜を使った場合においても、第２導電型高濃度ソース領域及び第２導電型高濃度ドレイン領域を形成するためのイオン注入を行う前にポリシリコンゲート電極を形成後にゲート酸化膜をエッチング除去しても、チャネル領域上のゲート酸化膜はエッチングされることがないので、良好な特性をもつ高駆動のMOSトランジスタを得ることが出来る。
本発明を用いれば、厚い酸化膜を用いてソース・ゲート間も高耐圧化された、高駆動能力をもつ高耐圧ＭＯＳトランジスタを得ることができる。
本発明の第１の実施形態に係る半導体装置１００の断面図である。 本発明の第１の実施形態に係る半導体装置を示す模式的断面図 本発明の第２の実施形態に係る半導体装置１０１の断面図である。 従来の実施例による半導体装置２００の断面図である。 従来の実施例による半導体装置２０１の断面図である。
以下、本発明を実施するための最良の形態について、図面に基づいて説明する。
図１は、本発明の第１の実施形態に係る半導体装置１００の断面図である。半導体装置１００は、半導体基板１表面に設けられた第１導電型ウェル領域２と、第１導電型ウェル領域２の表面にチャネル領域７を挟んで互いに間隔を置いて設けられた、第１導電型ウェル領域２と逆の導電型を有し第１導電型ウェル領域２よりも不純物濃度が濃い第２導電型高濃度ソース領域４及び第２導電型高濃度ドレイン領域５と、第２導電型高濃度ドレイン領域５を囲み、チャネル形成領域７と接するように設けられた第２導電型高濃度ドレイン領域５よりも不純物濃度が薄い第２導電型低濃度ドレイン領域３と、第２導電型高濃度ソース領域４とチャネル形成領域７の間に接するように設けられ第２導電型低濃度ドレイン領域３よりも不純物濃度が高く、かつ第２導電型高濃度ドレイン領域５と等しいかあるいはそれ以下の不純物濃度をもつ第２導電型高濃度ソースフィールド領域１３と、第２導電型高濃度ソース領域４及び第２導電型高濃度ドレイン領域５及びチャネル形成領域７を除く基板表面に形成されたフィールド酸化膜９及びソースフィールド酸化膜１４と、チャネル形成領域７上の基板表面とチャネル形成領域７の両脇のフィールド酸化膜９とソースフィールド酸化膜１４の上に一部重なるように設けられたゲート酸化膜６と、ゲート酸化膜6の両端にできたサイドエッチング部１７およびゲート酸化膜６の上に設けられたポリシリコンゲート電極８と、表面を覆うように設けられた保護酸化膜１６と、第２導電型高濃度ソース領域４の基板表面と接するように設けられたソース電極１０と、第２導電型高濃度ドレイン領域５と接するようにおかれたドレイン電極１１を有している電界効果型MOSトランジスタである。
以下、本発明の第１の実施形態に係る半導体装置１００の製造方法について図２（ａ）から（ｄ）を用いて説明する。
半導体基板１に、イオン注入或いは不純物熱拡散により第１導電型ウェル領域２を1.0×1016cm-3〜1.0×1017cm-3の不純物濃度で形成し、さらにイオン注入或いは不純物熱拡散により1.0×1017cm-3〜1.0×1019cm-3の不純物濃度で第２導電型低濃度ドレイン領域３となる領域と1.0×1018cm-3〜1.0×1020cm-3の不純物濃度で第２導電型高濃度ソースフィールド領域１３となる領域をそれぞれ形成する。第２導電型高濃度ソースフィールド領域のチャネル方向に平行な長さ１５は、ゲート酸化膜６をエッチングする際に必要なエッチング量(オーバーエッチ量100%として、ゲート酸化膜6の膜厚の2倍)と、ゲート電極８を形成する際に必要な製造マージン（ポリシリコンゲート電極８とソースフィールド酸化膜１４とのフォトリソグラフィーでのマスク合わせズレ量の2倍）とする。
これは、下記に記述するゲート酸化膜をエッチングで除去する工程において、サイドエッチング部１７がチャネル形成領域７領域に形成されず、また第２導電型高濃度ソース領域４の上にまでゲート電極８がせり出して形成されないために必要な最小の距離である。
選択酸化によりフィールド酸化膜９及びソースフィールド酸化膜１４を同時に8000Åの膜厚で形成した状態を図２(a)に示す。Wet酸化あるいはDry酸化などの熱酸化によりゲート酸化膜６を500Å〜1200Å程度の膜厚で形成し、CVDを用いて4000Åのポリシリコンの堆積を行い、熱拡散或いはイオン注入法によりポリシリコンに不純物を導入する。
続いて、フォトリソグラフィーを用いたレジストマスクを、ソース側のポリシリコンのゲート電極８とフィールド酸化膜５のオーバーラップ量１８が、ゲート酸化膜６をエッチングする際に必要なエッチング量(オーバーエッチ量100%として、ゲート酸化膜６の膜厚の2倍)と製造マージン(ポリシリコンのゲート電極８とソースフィールド酸化膜１４とのフォトリソグラフィーでのマスク合わせズレ量)の和になるように形成し、ドライエッチングで所望するポリシリコンのゲート電極８以外のポリシリコンを除去した状態を図２(b)に示す。
第２導電型高濃度ソースフィールド領域の距離１５とオーバーラップ量１８を上記のように設定すれば、サイドエッチング部１７がチャネル形成領域７に形成され保護膜酸化膜１６が入り込み半導体装置の特性を悪化させることなく、またソース側のポリシリコンのゲート電極８が第２導電型高濃度ソース領域４上に形成され、後述の第２導電型高濃度ソース領域４を形成する際の不純物の導入を妨げることが無い、最小の寸法で第２導電型高濃度ソースフィールド領域１３を形成することが出来る。第２導電型高濃度ソースフィールド領域１３を最小にすることにより、ソース領域における抵抗の増加を抑え、半導体装置１００に高い駆動能力を持たせることが出来る。
ゲート電極をマスクとしてゲート酸化膜６をDryエッチングあるいはWetエッチングにより除去し、イオン注入或いは不純物熱拡散により1.0×1018cm-3〜1.0×1020cm-3の不純物濃度で第２導電型高濃度ソース領域４と第２導電型高濃度ドレイン領域５を形成した状態を図２(c)に示す。
プラズマＣＶＤ或いはＬＰ-ＣＶＤを用いて、NSG、PSG、BPSG、TEOS、のいずれか或いはそれらの積層により、保護酸化膜１６を形成した状態を図２(d)に示す。Dryエッチング或いはWetエッチングとDryエッチングの組み合わせによって、第２導電型高濃度ソース領域４と第２導電型高濃度ドレイン領域５上の所望の領域の保護酸化膜を除去し、ソース電極１０およびドレイン電極１１を形成する。
なお、以上の説明においては、ゲート酸化膜をエッチングにより除去する時のオーバーエッチ量を１００％としたが、これ以下でも良いことは言うまでもない。
図３は、本発明の第２の実施形態に係る半導体装置１０１の断面図である。半導体装置１０１は、半導体基板１表面に設けられた第１導電型ウェル領域２と、第１導電型ウェル領域２と逆の導電型を有し第１導電型ウェル領域２と接して第２導電型高濃度ドレイン領域５の下に設けられた第２導電型ウェル領域１７と、第１導電型ウェル領域２の表面にチャネル領域７を挟んで互いに間隔を置いて設けられた第２導電型ウェル領域１７よりも不純物濃度が濃い第２導電型高濃度ソース領域４及び第２導電型高濃度ドレイン領域５と、第２導電型高濃度ドレイン領域５を囲み、チャネル形成領域７と接するように設けられた第２導電型高濃度ドレイン領域５よりも不純物濃度が薄い第２導電型低濃度ドレイン領域３と、第２導電型高濃度ソース領域４とチャネル形成領域７の間に接するように設けられ第２導電型低濃度ドレイン領域３よりも不純物濃度が高く第２導電型高濃度ドレイン領域５が等しいかそれ以下の不純物濃度をもつ第２導電型高濃度ソースフィールド領域１３と、第２導電型高濃度ソース領域４及び第２導電型高濃度ドレイン領域５及びチャネル形成領域７を除く基板表面に形成されたフィールド酸化膜９及びソースフィールド酸化膜１４と、チャネル形成領域７上の基板表面とチャネル形成領域７の両脇のフィールド酸化膜９とソースフィールド酸化膜１４の上に一部重なるように設けられたゲート酸化膜６と、ゲート酸化膜6の両端にできたサイドエッチ部１７と、ゲート酸化膜６の上に設けられたポリシリコンゲート電極８と、表面が覆われるように設けられた保護酸化膜１６と、第２導電型高濃度ソース領域４の基板表面と接するように設けられたソース電極１０と、第２導電型高濃度ドレイン領域５と接するようにおかれたドレイン電極１１を有している電界効果型MOSトランジスタである。
半導体装置１０１の構造は、半導体装置１００の構造と比較して、第２導電型高濃度ドレイン領域５の下に第２導電型ウェル領域１９を設けることによって、更に高耐圧化された半導体装置を作ることが出来る。
１ 半導体基板
２ 第１導電型ウェル領域
３ 第２導電型低濃度ドレイン領域
４ 第２導電型高濃度ソース領域
５ 第２導電型高濃度ドレイン領域
６ ゲート酸化膜
７ チャネル領域
８ ゲート電極
９ フィールド酸化膜
１０ ソース電極
１１ ドレイン電極
１３ 第２導電型高濃度ソースフィールド領域
１４ ソースフィールド酸化膜
１５ 第２導電型高濃度ソースフィールド領域のチャネル方向に平行な長さ
１６ 保護酸化膜
１７ サイドエッチング部
１８ ソース側のポリシリコン電極８とフィールド酸化膜５のオーバーラップ量
１９ 第２導電型ウェル領域
１００ 半導体装置
１０１ 半導体装置

Claims (5)

  1. 半導体基板と、
    前記半導体基板に設けられた第１導電型ウェル領域と、
    前記第１導電型ウェル領域の表面にチャネル領域を挟んで互いに間隔を置いて設けられた、前記第１導電型ウェル領域と逆の導電型を有し、前記第１導電型ウェル領域よりも不純物濃度が濃い第２導電型高濃度ソース領域及び第２導電型高濃度ドレイン領域と、
    前記第２導電型高濃度ドレイン領域を囲み、前記チャネル形成領域と接するように設けられた第２導電型低濃度ドレイン領域と、
    前記第２導電型高濃度ソース領域と前記チャネル形成領域の間に接するように設けられた第２導電型高濃度ソースフィールド領域と、
    前記第２導電型高濃度ソース領域及び第２導電型高濃度ドレイン領域と前記チャネル形成領域を除く前記半導体基板の表面に形成されたフィールド酸化膜及びソースフィールド酸化膜と、
    前記チャネル形成領域上の前記半導体基板の前記表面と前記チャネル形成領域の両脇の前記フィールド酸化膜及び前記ソースフィールド酸化膜の上に一部重なるように設けられたゲート酸化膜と、
    前記ゲート酸化膜および前記ゲート酸化膜両端のサイドエッチング部の上に設けられたポリシリコンゲート電極と、
    前記半導体基板上に設けられた構造物を覆うように設けられた保護酸化膜と、
    前記第２導電型高濃度ソース領域と接するように設けられたソース電極と、
    前記第２導電型高濃度ドレイン領域と接するように設けられたドレイン電極とからなり、
    前記第２導電型高濃度ソースフィールド領域は、少なくともポリシリコンゲート電極とソースフィールド酸化膜とのマスク合わせずれ量の２倍にゲート酸化膜の膜厚の２倍を加えたチャネル方向に平行な長さを有することを特徴とする半導体装置。
  2. 前記第１導電型ウェル領域と逆の導電型を有し、前記半導体基板の表面から内部にかけて前記第１導電型ウェル領域と接して、前記第２導電型高濃度ドレイン領域および前記第２導電型低濃度ドレイン領域の周囲および下部に設けられた第２導電型ウェル領域をさらに有する請求項１記載の半導体装置。
  3. 前記第２導電型高濃度ソースフィールド領域の不純物濃度が、1.0×1018cm-3〜1.0×1020cm-3を有していることを特徴とする請求項１あるいは２に記載の半導体装置。
  4. 半導体基板に第1導電型ウェル領域２を形成する工程と、
    第２導電型低濃度ドレイン領域となる領域と、前記第２導電型低濃度ドレイン領域よりも高い濃度を有する第２導電型高濃度ソースフィールド領域となる領域をそれぞれ形成する工程と、
    選択酸化によりフィールド酸化膜及びソースフィールド酸化膜を同時に形成する工程と、
    前記半導体基板の表面にゲート酸化膜を形成する工程と、
    前記ゲート酸化膜の上からフィールド酸化膜及びソースフィールド酸化膜にかけてポリシリコンのゲート電極を形成する工程と、
    前記ゲート電極をマスクとして前記ゲート酸化膜をエッチングして除去する工程と、
    第２導電型高濃度ソース領域４と第２導電型高濃度ドレイン領域とを形成する工程と、
    前記半導体基板の全面に保護酸化膜を形成する工程と、
    所望の領域の前記保護酸化膜を除去し、ソース電極およびドレイン電極を形成する工程と、からなり、
    前記ソースフィールド領域は、少なくともポリシリコンゲート電極とソースフィールド酸化膜とのマスク合わせずれ量の２倍にゲート酸化膜の膜厚の２倍を加えたチャネル方向に平行な長さを有することを特徴とする半導体装置の製造方法。
  5. 前記ゲート電極をマスクとして前記ゲート酸化膜をエッチングして除去する工程は、オーバーエッチ量が１００％以下であることを特徴とする請求項４記載の半導体装置の製造方法。
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