CN101651153A - 半导体器件和制造其的方法 - Google Patents

半导体器件和制造其的方法 Download PDF

Info

Publication number
CN101651153A
CN101651153A CN200910167406A CN200910167406A CN101651153A CN 101651153 A CN101651153 A CN 101651153A CN 200910167406 A CN200910167406 A CN 200910167406A CN 200910167406 A CN200910167406 A CN 200910167406A CN 101651153 A CN101651153 A CN 101651153A
Authority
CN
China
Prior art keywords
conduction type
region
high concentration
type high
source electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN200910167406A
Other languages
English (en)
Other versions
CN101651153B (zh
Inventor
加藤伸二郎
斋藤直人
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Ablic Inc
Original Assignee
Seiko Instruments Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Instruments Inc filed Critical Seiko Instruments Inc
Publication of CN101651153A publication Critical patent/CN101651153A/zh
Application granted granted Critical
Publication of CN101651153B publication Critical patent/CN101651153B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66659—Lateral single gate silicon transistors with asymmetry in the channel direction, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

提供的是半导体器件，其包括具有高驱动性能和高耐受电压并且具有厚栅极氧化物膜的金属氧化物半导体(MOS)晶体管。在具有高耐受电压的硅的局部氧化(LOCOS)偏置MOS晶体管中，为了防止沟道形成区(7)上形成的栅极氧化物膜(6)在通过将多晶硅栅电极(8)用作掩模以去除栅极氧化物膜(6)以形成第二导电类型高浓度源区(4)和第二导电类型高浓度漏区(5)时被蚀刻，源极场氧化物膜(14)也在沟道形成区(7)的源极侧上形成，并且另外，优化第二导电类型高浓度源极场效应区(13)的长度。因此，获得具有高驱动性能和高耐受电压并且具有厚栅极氧化物膜的MOS晶体管是可能的。

Description

半导体器件和制造其的方法
技术领域
本发明涉及具有对于金属氧化物半导体(MOS)晶体管的高耐受电压和高驱动性能的半导体器件，并且涉及制造该半导体器件的方法。
背景技术
图4是示出具有高耐受电压和高驱动性能的常规MOS晶体管的例子的横截面。在图4中示出的半导体器件200包括半导体衬底1、第一导电类型阱区2、第二导电类型低浓度漏区3、第二导电类型高浓度源区4、第二导电类型高浓度漏区5、栅极氧化物膜6、沟道形成区7、多晶硅栅电极8、场氧化物膜9、保护氧化物膜16、源电极10和漏电极11。这个结构的特征在于第二导电类型低浓度漏区3在沟道形成区7和第二导电类型高浓度漏区5之间形成以从而获得高耐受电压同时使沟道形成区7和第二导电类型高浓度源区4彼此直接接触以从而获得高驱动性能。
在使用上文说明的结构的情况下，用于形成第二导电类型高浓度源区4和第二导电类型高浓度漏区5的离子注入在栅极氧化物膜6上面执行，其中多晶硅栅电极8被用作掩模。这里，为了不仅获得高源-漏耐受电压而且获得高栅-源耐受电压，增加栅极氧化物膜6的厚度是必须的，其可导致一个问题，即依赖于要使用的杂质的种类和离子注入设备的能力而不能执行用于形成第二导电类型高浓度源区4和第二导电类型高浓度漏区5的稳定离子注入。关于该问题，存在已知的一种方法，即在多晶硅栅电极8已经形成后通过蚀刻去除栅极氧化物膜6，然后执行用于形成第二导电类型高浓度源区4和第二导电类型高浓度漏区5的离子注入。然而，栅极氧化物膜6的源极侧区域12在蚀刻期间被边缘蚀刻，产生具有其中栅极氧化物膜6位于多晶硅栅电极8下面的部分被去除的区域的结构，如在图5中示出的半导体器件201。如在半导体器件201的情况下，如果在沟道形成区7上形成的栅极氧化物膜6甚至被部分去除使得保护氧化物膜16占据边缘蚀刻的部分，半导体器件的性能显著变差。因此，在栅极氧化物膜6的厚度上设置上限，用其可获得半导体器件200的结构。为了取消上限，已经提出一种方法，其中源极场氧化物膜也在沟道形成区的源极侧上形成，并且位于源极场氧化物膜下面的场效应区的杂质浓度设置成比第二导电类型低浓度漏区3的杂质浓度高(参见，例如，JP2002-208694A)。
用上文说明的方法，即使在为了高耐受电压而使用厚栅极氧化物膜的MOS晶体管中可获得高驱动性能。然而，因为向源极场氧化物膜下面的区域中的杂质注入在场氧化物膜形成之前执行，出现了一个问题，其中如果源极场氧化物膜下面的区域的杂质浓度变得太高，其膜层品质变差，还导致晶体管的特性变差。
发明内容
根据本发明，源极场氧化物膜也在沟道形成区的源极侧形成，优化源极场氧化物膜的长度和多晶硅栅电极和源极场氧化物膜的重叠量，并且第二导电类型高浓度源极场效应区在源极场氧化物膜下面形成。因此，即使在用于形成第二导电类型高浓度源区和第二导电类型高浓度漏区的离子注入执行之前并且在多晶硅栅电极已经形成之后，栅极氧化物膜通过蚀刻去除，在沟道形成区上形成的栅极氧化物膜不被蚀刻。因此，即使在使用厚栅极氧化物膜的情况下，获得具有满意的特性和高驱动性能的MOS晶体管是可能的。
使用本发明使能够获得具有高驱动性能和高耐受电压的MOS晶体管，其中用厚氧化物膜也获得高源栅耐受电压。
附图说明
在附图中：
图1示出根据本发明的第一实施例的半导体器件的横截面；
图2A至2D每个示意地示出根据本发明的第一实施例的半导体器件的横截面；
图3示出根据本发明的第二实施例的半导体器件的横截面；
图4示出根据相关领域的实施例的半导体器件的横截面；以及
图5示出根据相关领域的实施例的半导体器件的横截面。
具体实施方式
参考附图，下面说明本发明的优选实施例。
图1示出根据本发明的第一实施例的半导体器件100的横截面.半导体器件100是金属氧化物半导体(MOS)场效应晶体管，其包括半导体衬底1、第一导电类型阱区2、第二导电类型高浓度源区4、第二导电类型高浓度漏区5、第二导电类型低浓度漏区3、第二导电类型高浓度源极场效应区(source field region)13、场氧化物膜9、源极场氧化物膜(source field oxide film)14、栅极氧化物膜6、多晶硅栅电极8、保护氧化物膜16、源电极10和漏电极11。
第一导电类型阱区2在半导体衬底1的表面上形成。第二导电类型高浓度源区4和第二导电类型高浓度漏区5在第一导电类型阱区2的表面上形成以便通过插入其之间的沟道形成区7而彼此分隔开。第二导电类型高浓度源区4和第二导电类型高浓度漏区5中的每个具有与第一导电类型阱区2的导电类型相反的导电类型，并且具有比第一导电类型阱区2的杂质浓度高的杂质浓度。
第二导电类型低浓度漏区3形成以便包围第二导电类型高浓度漏区5并且与沟道形成区7接触。第二导电类型低浓度漏区3具有比第二导电类型高浓度漏区5的杂质浓度低的杂质浓度。
第二导电类型高浓度源极场效应区13在第二导电类型高浓度源区4和沟道形成区7之间形成以便与第二导电类型高浓度源区4和沟道形成区7接触。第二导电类型高浓度源极场效应区13具有比第二导电类型低浓度漏区3的杂质浓度高的杂质浓度并且等于或低于第二导电类型高浓度漏区5的杂质浓度。场氧化物膜9和源极场氧化物膜14在半导体衬底1的表面之上除第二导电类型高浓度源区4、第二导电类型高浓度漏区5和沟道形成区7之外的区域中形成。
栅极氧化物膜6在位于沟道形成区7上的半导体衬底1的表面之上形成以便部分地与在沟道形成区7的两侧形成的场氧化物膜9和源极场氧化物膜14重叠。多晶硅栅电极8在栅极氧化物膜6和在栅极氧化物膜6的两端形成的边缘蚀刻部分17上形成。形成保护氧化物膜16以便覆盖结构元件的表面。形成源电极10以便与位于第二导电类型高浓度源区4上的半导体衬底1的表面接触。形成漏电极11以便与第二导电类型高浓度漏区5接触。
在下文中，根据本发明的第一实施例的制造半导体器件100的方法参考图2A至2D说明。
第一导电类型阱区2通过离子注入或杂质热扩散以从1.0×1016cm-3至1.0×1017cm-3的杂质浓度在半导体衬底1上形成。此外，成为第二导电类型低浓度漏区3的区域和成为第二导电类型高浓度源极场效应区13的区域通过离子注入或杂质热扩散分别以从1.0×1017cm-3至1.0×1019cm-3和从1.0×1018cm-3至1.0×1020cm-3的杂质浓度形成。第二导电类型高浓度源极场效应区13与沟道方向平行的长度15设置成以下二者的总和：对于蚀刻栅极氧化物膜6所需要的蚀刻量(对应于栅极氧化物膜6的膜层厚度的两倍，其中其的过蚀刻量设置成100％)，和对于形成多晶硅栅电极8所需要的制造余量(对应于光刻工艺期间多晶硅栅电极8和源极场氧化物膜14的掩模对准偏离量的两倍)。
长度15对应于为了在通过蚀刻去除栅极氧化物膜6的过程期间在沟道形成区7上方不形成边缘蚀刻部分17并且防止多晶硅栅电极8延伸而形成到第二导电类型高浓度源区4上所需要的最小长度，其随后说明。
图2A示出场氧化物膜9和源极场氧化物膜14通过选择性氧化同时形成为
Figure G2009101674068D00051
的膜层厚度。栅极氧化物膜6通过例如湿法氧化或干法氧化等的热氧化形成为从大约
Figure G2009101674068D00052
至
Figure G2009101674068D00053
的膜层厚度。然后，具有
Figure G2009101674068D00054
的厚度的多晶硅使用化学气相沉积(CVD)沉积在栅极氧化物膜6上，并且杂质通过热扩散或离子注入引入多晶硅中。
随后，使用光刻法，形成光阻剂掩模使得源极侧多晶硅栅电极8和源极场氧化物膜14的重叠量18对应于对于以下二者的总和：蚀刻栅极氧化物膜6所需要的蚀刻量(对应于栅极氧化物膜6的膜层厚度的两倍，其中其的过蚀刻量设置成100％)，和制造余量(对应于光刻制程期间多晶硅栅电极8和源极场氧化物膜14的掩模对准偏离量)。图2B示出，除多晶硅栅电极8的目标区域之外的多晶硅通过干法蚀刻去除的状态。
如果第二导电类型高浓度源极场效应区13的长度15和重叠量18如上文说明的设置，第二导电类型高浓度源极场效应区13可形成有最小尺寸，其可以防止在沟道形成区7上方的边缘蚀刻部分17的形成和防止保护氧化物膜16涌入边缘蚀刻部分17中从而使半导体器件的特性变差，以及防止源极侧多晶硅栅电极8在第二导电类型高浓度源区4上的形成从而在第二导电类型高浓度源区4的形成期间阻碍杂质的引入，其随后说明。当第二导电类型高浓度源极场效应区13的尺寸被最小化时，可抑制源区的电阻的增加，其使赋予半导体器件100高驱动性能成为可能。
图2C示出栅极氧化物膜6通过干法蚀刻或湿法蚀刻去除的状态，其中多晶硅栅电极8用作掩模，并且第二导电类型高浓度源区4和第二导电类型高浓度漏区5通过离子注入或杂质热扩散形成为从1.0×1018cm-3至1.0×1020cm-3的杂质浓度。
图2D示出保护氧化物膜16使用无掺杂硅酸盐玻璃(NSG)膜层、磷硅酸盐玻璃(PSG)膜层、硼磷硅酸盐玻璃(BPSG)膜层和四乙基原硅酸盐(TEOS)膜层或其的叠层中的任何一种通过等离子体CVD或低压CVD(LP-CVD)形成。通过干法蚀刻或湿法蚀刻和干法蚀刻的组合，位于第二导电类型高浓度源区4和第二导电类型高浓度漏区5上方的保护氧化物膜16的目标区域被去除，然后形成源电极10和漏电极11。
注意在上文说明中，在通过蚀刻去除栅极氧化物膜时的过蚀刻量设置成100％，但不用说，过蚀刻量可设置成小于100％的值。
图3示出根据本发明的第二实施例的半导体器件101的横截面。半导体器件101是MOS场效应晶体管，其包括半导体衬底1、第一导电类型阱区2、第二导电类型阱区19、第二导电类型高浓度源区4、第二导电类型高浓度漏区5、第二导电类型低浓度漏区3、第二导电类型高浓度源极场效应区13、场氧化物膜9、源极场氧化物膜14、栅极氧化物膜6、多晶硅栅电极8、保护氧化物膜16、源电极10和漏电极11。
第一导电类型阱区2在半导体衬底1的表面上形成。第二导电类型阱区19在第二导电类型高浓度漏区5下面形成以便与第一导电类型阱区2接触。第二导电类型阱区19具有与第一导电类型阱区2的导电类型相反的导电类型。第二导电类型高浓度源区4和第二导电类型高浓度漏区5在第一导电类型阱区2的表面上形成以便用插入其之间的沟道形成区7彼此分隔开。
第二导电类型高浓度源区4和第二导电类型高浓度漏区5中的每个具有比第二导电类型阱区19的杂质浓度高的杂质浓度。第二导电类型低浓度漏区3形成以便包围第二导电类型高浓度漏区5并且与沟道形成区7接触。第二导电类型低浓度漏区3具有比第二导电类型高浓度漏区5的杂质浓度低的杂质浓度。第二导电类型高浓度源极场效应区13在第二导电类型高浓度源区4和沟道形成区7之间形成以便与第二导电类型高浓度源区4和沟道形成区7接触。第二导电类型高浓度源极场效应区13具有比第二导电类型低浓度漏区3的杂质浓度高的杂质浓度并且等于或低于第二导电类型高浓度漏区5的杂质浓度。
场氧化物膜9和源极场氧化物膜14在半导体衬底1的表面之上除第二导电类型高浓度源区4、第二导电类型高浓度漏区5和沟道形成区7之外的区域中形成。栅极氧化物膜6在半导体衬底1的表面之上形成且位于沟道形成区7上以便部分地与在沟道形成区7的两侧形成的场氧化物膜9和源极场氧化物膜14重叠。多晶硅栅电极8在栅极氧化物膜6和在栅极氧化物膜6的两端形成的边缘蚀刻部分17上形成。形成保护氧化物膜16以便覆盖结构元件的表面。形成源电极10以便与位于第二导电类型高浓度源区4上的半导体衬底1的表面接触。形成漏电极11以便与第二导电类型高浓度漏区5接触。
根据半导体器件101的结构，第二导电类型阱区19在第二导电类型高浓度漏区5下面形成。因此，制造与半导体器件100的结构的情况相比具有更高耐受电压的半导体器件成为可能。

Claims (5)

1.一种半导体器件，包括：
半导体衬底；
设置在所述半导体衬底上的第一导电类型阱区；
第二导电类型高浓度源区和第二导电类型高浓度漏区，它们各设置在所述第一导电类型阱区的表面上以便用插入它们之间的沟道形成区彼此分隔开，所述第二导电类型高浓度源区和所述第二导电类型高浓度漏区各具有与所述第一导电类型阱区的导电类型相反的导电类型，并且具有比所述第一导电类型阱区的杂质浓度高的杂质浓度；
第二导电类型低浓度漏区，其设置以包围所述第二导电类型高浓度漏区并且与所述沟道形成区接触；
第二导电类型高浓度源极场效应区，其设置在所述第二导电类型高浓度源区和所述沟道形成区之间以便与所述第二导电类型高浓度源区和所述沟道形成区接触；
场氧化物膜和源极场氧化物膜，它们设置在所述半导体衬底的表面之上除所述第二导电类型高浓度源区、所述第二导电类型高浓度漏区和所述沟道形成区之外的区域中；
栅极氧化物膜，其设置在所述半导体衬底的表面之上，并且位于所述沟道形成区上以便部分地与在所述沟道形成区的两侧形成的所述场氧化物膜和所述源极场氧化物膜重叠；
多晶硅栅电极，其设置在所述栅极氧化物膜和位于所述栅极氧化物膜两端的边缘蚀刻部分上；
保护氧化物膜，其设置以覆盖所述半导体衬底上形成的结构元件；
源电极，其形成以便与所述第二导电类型高浓度源区接触；以及
漏电极，其形成以便与所述第二导电类型高浓度漏区接触，
其中所述第二导电类型高浓度源极场效应区具有与沟道方向平行的长度，其等于或大于所述多晶硅栅电极和所述源极场氧化物膜的掩模对准偏移量的两倍和所述栅极氧化物膜的膜层厚度的两倍的总和。
2.如权利要求1所述的半导体器件，还包括第二导电类型阱区，其在所述第二导电类型高浓度漏区和所述第二导电类型低浓度漏区周围且其下面形成以便从所述半导体衬底的表面延伸进入所述半导体衬底的内部以与所述第一导电类型阱区接触，所述第二导电类型阱区具有与所述第一导电类型阱区的导电类型相反的导电类型。
3.如权利要求1所述的半导体器件，其中所述第二导电类型高浓度源极场效应区具有从1.0×1018cm-3至1.0×1020cm-3的杂质浓度。
4.一种制造半导体器件的方法，所述方法包括：
在半导体衬底上形成第一导电类型阱区；
分别形成待成为第二导电类型低浓度漏区的区域和待成为第二导电类型高浓度源极场效应区的区域，
所述第二导电类型高浓度源极场效应区具有比所述第二导电类型低浓度漏区的杂质浓度高的杂质浓度；
通过选择性氧化同时形成场氧化物膜和源极场氧化物膜；
在所述半导体衬底的表面之上形成栅极氧化物膜；
在所述栅极氧化物膜上形成多晶硅栅电极以便延伸到所述场氧化物膜和所述源极场氧化物膜上面；
通过用所述多晶硅栅电极用作掩模来蚀刻去除所述栅极氧化物膜；
形成第二导电类型高浓度源区和第二导电类型高浓度漏区；
在所述半导体衬底的整个表面之上形成保护氧化物膜；
去除所述保护氧化物膜的目标区域以形成源电极和漏电极，
其中所述第二导电类型高浓度源极场效应区具有与沟道方向平行的长度，并且所述长度等于或大于所述多晶硅栅电极和所述源极场氧化物膜的掩模对准偏移量的两倍和所述栅极氧化物膜的膜层厚度的两倍的总和。
5.如权利要求4所述的制造半导体器件的方法，其中所述通过用所述多晶硅栅电极用作掩模来蚀刻去除所述栅极氧化物膜包括执行蚀刻且其中所述栅极氧化物膜的过蚀刻量设置成100％或以下。
CN200910167406.8A 2008-08-13 2009-08-13 半导体器件和制造其的方法 Expired - Fee Related CN101651153B (zh)

Applications Claiming Priority (6)

Application Number Priority Date Filing Date Title
JP2008208583 2008-08-13
JP2008-208583 2008-08-13
JP2008208583 2008-08-13
JP2009164073A JP2010067955A (ja) 2008-08-13 2009-07-10 半導体装置およびその製造方法
JP2009164073 2009-07-10
JP2009-164073 2009-07-10

Publications (2)

Publication Number Publication Date
CN101651153A true CN101651153A (zh) 2010-02-17
CN101651153B CN101651153B (zh) 2014-06-18

Family

ID=41695558

Family Applications (1)

Application Number Title Priority Date Filing Date
CN200910167406.8A Expired - Fee Related CN101651153B (zh) 2008-08-13 2009-08-13 半导体器件和制造其的方法

Country Status (5)

Country Link
US (1) US8063445B2 (zh)
JP (1) JP2010067955A (zh)
KR (1) KR101663829B1 (zh)
CN (1) CN101651153B (zh)
TW (1) TWI487103B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103348457A (zh) * 2011-02-08 2013-10-09 国际商业机器公司 包括高场区的半导体器件及相关方法

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5349885B2 (ja) * 2008-09-30 2013-11-20 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US9362272B2 (en) * 2012-11-01 2016-06-07 Taiwan Semiconductor Manufacturing Company, Ltd. Lateral MOSFET
KR102272382B1 (ko) 2014-11-21 2021-07-05 삼성전자주식회사 반도체 소자
CN107492497A (zh) * 2016-06-12 2017-12-19 中芯国际集成电路制造(上海)有限公司 晶体管的形成方法
KR102513081B1 (ko) 2016-07-08 2023-03-24 삼성전자주식회사 반도체 장치
US10224407B2 (en) 2017-02-28 2019-03-05 Sandisk Technologies Llc High voltage field effect transistor with laterally extended gate dielectric and method of making thereof

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198780A (ja) * 1984-03-21 1985-10-08 Seiko Instr & Electronics Ltd Ｍｏｓトランジスタ装置
JP2705106B2 (ja) * 1988-05-25 1998-01-26 セイコーエプソン株式会社 半導体装置の製造方法
JPH0730107A (ja) * 1993-07-13 1995-01-31 Sony Corp 高耐圧トランジスタ及びその製造方法
US5880502A (en) * 1996-09-06 1999-03-09 Micron Display Technology, Inc. Low and high voltage CMOS devices and process for fabricating same
JP2002208694A (ja) * 2001-01-09 2002-07-26 Fuji Electric Co Ltd 半導体装置およびその製造方法
JP4574868B2 (ja) * 2001-01-12 2010-11-04 ローム株式会社 半導体装置
JP2004071586A (ja) * 2002-08-01 2004-03-04 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JP2004221301A (ja) * 2003-01-15 2004-08-05 Seiko Instruments Inc 半導体装置とその製造方法
JP4711636B2 (ja) * 2004-03-12 2011-06-29 パナソニック株式会社 半導体装置の製造方法
JP5001522B2 (ja) * 2005-04-20 2012-08-15 ルネサスエレクトロニクス株式会社 半導体集積回路装置の製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103348457A (zh) * 2011-02-08 2013-10-09 国际商业机器公司 包括高场区的半导体器件及相关方法
CN103348457B (zh) * 2011-02-08 2016-04-27 国际商业机器公司 包括高场区的半导体器件及相关方法

Also Published As

Publication number Publication date
JP2010067955A (ja) 2010-03-25
US8063445B2 (en) 2011-11-22
US20100044790A1 (en) 2010-02-25
TW201017884A (en) 2010-05-01
TWI487103B (zh) 2015-06-01
CN101651153B (zh) 2014-06-18
KR20100020928A (ko) 2010-02-23
KR101663829B1 (ko) 2016-10-07

Similar Documents

Publication Publication Date Title
CN101651153B (zh) 半导体器件和制造其的方法
US7868380B2 (en) Fin FET and method of fabricating same
US9412600B2 (en) Method of forming a semiconductor structure including a ferroelectric material and semiconductor structure including a ferroelectric transistor
US8022483B2 (en) Semiconductor and manufacturing method for the same
US8847319B2 (en) Dummy structure for multiple gate dielectric interface and methods
CN101447457B (zh) 双应力膜互补金属氧化物半导体晶体管的制造方法
CN104347422B (zh) 带静电释放保护电路的沟槽式mos晶体管的制造方法
US20110223769A1 (en) Method of fabricating a semiconductor device
US7943998B2 (en) Nonvolatile memory devices having stacked structures and methods of fabricating the same
CN100461351C (zh) 半导体器件的制造方法
CN108400166A (zh) 在端子降低表面电场区域中具有端子沟槽的功率晶体管
US7947550B2 (en) Method of forming semiconductor device
JP7150524B2 (ja) 半導体装置
CN103762177A (zh) 具有嵌入式硅锗源漏区域的场效应晶体管中邻近效应的减少
KR100695868B1 (ko) 소자 분리막과 그 제조 방법, 이를 갖는 반도체 장치 및 그제조 방법
CN101930940B (zh) 一种半导体浅沟槽隔离方法
CN100543961C (zh) 具有场氧化物膜的半导体器件的制造方法
KR101098590B1 (ko) 리세스 게이트를 갖는 반도체 소자의 제조방법
KR101056244B1 (ko) 반도체 소자의 제조방법
US7956390B2 (en) Semiconductor device and manufacturing method thereof
TW201214533A (en) Semiconductor device and the manufacturing method of the same
KR100824532B1 (ko) 반도체 소자 및 그의 제조방법
KR20080000525A (ko) 반도체 장치 및 그 제조 방법
CN103594364B (zh) 一种半导体器件的制造方法
CN104022030B (zh) 间隙壁去除方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C41 Transfer of patent application or patent right or utility model
TR01 Transfer of patent right

Effective date of registration: 20160323

Address after: Chiba County, Japan

Patentee after: DynaFine Semiconductor Co.,Ltd.

Address before: Chiba, Chiba, Japan

Patentee before: Seiko Instruments Inc.

CP01 Change in the name or title of a patent holder
CP01 Change in the name or title of a patent holder

Address after: Chiba County, Japan

Patentee after: ABLIC Inc.

Address before: Chiba County, Japan

Patentee before: DynaFine Semiconductor Co.,Ltd.

CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20140618