KR20100020928A - 반도체 장치 및 그 제조 방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 53
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 9
- 230000015572 biosynthetic process Effects 0.000 claims abstract description 32
- 238000005530 etching Methods 0.000 claims abstract description 11
- 238000000034 method Methods 0.000 claims abstract description 9
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 27
- 239000012535 impurity Substances 0.000 claims description 24
- 239000000758 substrate Substances 0.000 claims description 21
- 230000001681 protective effect Effects 0.000 claims description 12
- 230000003647 oxidation Effects 0.000 claims description 4
- 238000007254 oxidation reaction Methods 0.000 claims description 4
- 229910044991 metal oxide Inorganic materials 0.000 abstract description 3
- 150000004706 metal oxides Chemical class 0.000 abstract description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract 1
- 239000013078 crystal Substances 0.000 abstract 1
- 229910052710 silicon Inorganic materials 0.000 abstract 1
- 239000010703 silicon Substances 0.000 abstract 1
- 238000005468 ion implantation Methods 0.000 description 9
- 238000009792 diffusion process Methods 0.000 description 4
- 238000001312 dry etching Methods 0.000 description 4
- 238000000206 photolithography Methods 0.000 description 3
- 239000005380 borophosphosilicate glass Substances 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 239000005360 phosphosilicate glass Substances 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 238000009279 wet oxidation reaction Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
- H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
- H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66659—Lateral single gate silicon transistors with asymmetry in the channel direction, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
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Abstract
두꺼운 게이트 산화막으로 고 구동 성능 및 높은 내전압을 가진 금속 산화 반도체 (MOS) 트랜지스터를 포함하는 반도체 장치가 제공된다. 높은 내전압을 가진 LOCOS(local oxidation-of-silicon) 오프셋 MOS 트랜지스터에서, 제 2 도전형의 고농도 소스 영역(4) 및 제 2 도전형의 고농도 드레인 영역(5)을 형성하기 위해, 다결정 실리콘 게이트 전극(8)이 마스크로 사용되며, 채널 형성 영역(7) 상에 형성된 게이트 산화막(6)이 게이트 산화막(6)의 제거 시에 에칭되지 않도록, 소스 필드(source field) 산화막(14)이 채널 형성 영역(7)의 소스측 상에 또한 형성되며, 또한, 제 2 도전형의 고농도 소스 필드 영역(13)의 길이가 최적화된다. 따라서, 두꺼운 게이트 산화막를 가지며, 높은 구동 성능 및 높은 내전압을 가진 MOS 트랜지스터를 획득할 수 있다.
Description
본 발명은 MOS(Metal Oxide Semiconductor) 트랜지스터에 대해 높은 내전압 및 높은 구동 성능을 가진 반도체 장치 및, 이 반도체 장치를 제조하는 방법에 관한 것이다.
도 4는 높은 내전압 및 높은 구동 성능을 가진 종래의 MOS 트랜지스터의 일례를 도시하는 단면도이다. 도 4에 도시된 반도체 장치(200)는 반도체 기판(1), 제 1 도전형의 웰 영역(2), 제 2 도전형의 저농도 드레인 영역(3), 제 2 도전형의 고농도 소스 영역(4), 제 2 도전형의 고농도 드레인 영역(5), 게이트 산화막(6), 채널 형성 영역(7), 다결정 실리콘 게이트 전극(8), 필드 산화막(9), 보호 산화막(16), 소스 전극(10), 드레인 전극(11)을 포함한다. 이런 구조의 특징은, 제 2 도전형의 저농도 드레인 영역(3)이 채널 형성 영역(7)과 제 2 도전형의 고농도 드레인 영역(5)의 사이에 형성되어 높은 내전압을 가지며, 채널 형성 영역(7) 및 제 2 도전형의 고농도 소스 영역(4)이 서로 직접 접촉하게 됨으로써, 높은 구동 성능을 얻는데에 있다.
상술한 구조를 사용하는 경우에, 제 2 도전형의 고농도 소스 영역(4) 및 제 2 도전형의 고농도 드레인 영역(5)을 형성하기 위한 이온 주입은, 다결정 실리콘 게이트 전극(8)이 마스크로서 이용되며, 게이트 산화막(6)을 통해 행해진다. 여기서, 높은 소스-드레인 내전압 뿐만 아니라 높은 게이트-소스 내전압을 달성하기 위해서는, 게이트 산화막(6)의 두께를 증대시킬 필요가 있는데, 이는, 제 2 도전형의 고농도 소스 영역(4) 및 제 2 도전형의 고농도 드레인 영역(5)을 형성하기 위한 안정된 이온 주입이, 이용되는 불순물의 종류 및 이온 주입 장치의 성능에 따라서 실행될 수 없는 문제를 유발시킬 수 있다. 이런 문제를 고려하여, 제 2 도전형의 고농도 소스 영역(4) 및 제 2 도전형의 고농도 드레인 영역(5)을 형성하기 위한 이온 주입이 실행되기 전에 다결정 실리콘 게이트 전극(8)이 형성된 후에 에칭을 통해 게이트 산화막(6)을 제거하는 방법이 공지되어 있다. 그러나, 게이트 산화막(6)의 소스측 영역(12)은 또한 에칭 중에 사이드 에칭(side-etch)되어, 도 5에 도시된 반도체 장치(201)와 같이, 다결정 실리콘 게이트 전극(8)의 아래에 위치되는 게이트 산화막(6)의 일부가 제거되는 영역을 가진 구조를 생성한다. 반도체 장치(201)의 경우에서와 같이, 채널 형성 영역(7) 상에 형성된 게이트 산화막(6)이 부분적으로도 제거됨으로써, 보호 산화막(16)이 사이드 에칭된 부분을 점유하면, 반도체 장치의 성능은 현저하게 저하된다. 따라서, 반도체 장치(200)의 구조에서 얻어질 수 있는 게이트 산화막(6)의 두께에 상한(upper limit)이 존재한다. 상한을 제거하기 위하여, 소스 필드 산화막이 채널 형성 영역의 소스측 상에 또한 형성되고, 소스 필드 산화막의 아래의 필드 영역의 불순물 농도가 제 2 도전형의 저농도 드레인 영역(3)의 불순물 농도보다 높게 설정되는 방법이 제안되었다 (예컨대, JP 2002-208694 A 참조).
상기 서술된 방법으로, 높은 구동 성능이 높은 내전압을 위해 두꺼운 게이트 산화막을 이용하는 MOS 트랜지스터에서도 얻어질 수 있다. 그러나, 소스 필드 산화막의 아래의 영역으로의 불순물 주입은 필드 산화막의 형성 전에 실행되기 때문에, 소스 필드 산화막의 아래의 영역의 불순물 농도가 너무 높게 되면 그 막의 품질이 저하되고, 또한 상기 트랜지스터의 특성을 저하시키는 문제가 발생한다.
본 발명은 상술한 문제를 해결하기 위한 것이다.
본 발명에 따르면, 소스 필드 산화막은 채널 형성 영역의 소스측 상에 또한 형성되고, 상기 소스 필드 산화막의 길이 및, 다결정 실리콘 게이트 전극 및 상기 소스 필드 산화막의 중첩량(overlap amount)이 최적화되며, 제 2 도전형의 고농도 소스 필드 영역이 상기 소스 필드 산화막의 아래에 형성된다. 그러므로, 제 2 도전형의 고농도 소스 영역 및 제 2 도전형의 고농도 드레인 영역을 형성하기 위한 이온 주입이 실행되기 전에 에칭을 통해 게이트 산화막이 제거될지라도, 다결정 실리콘 게이트 전극이 형성된 후에, 상기 채널 형성 영역 상에 형성되는 상기 게이트 산화막은 에칭되지 않는다. 따라서, 두꺼운 게이트 산화막을 이용하는 경우에서도, 만족스러운 특성 및 높은 구동 성능을 가진 MOS 트랜지스터를 획득할 수 있다.
본 발명을 이용함으로써, 고 소스-게이트 내전압이 또한 두꺼운 산화막으로 얻어지는 높은 구동 성능 및 높은 내전압을 가진 MOS 트랜지스터가 획득될 수 있다.
첨부된 도면을 참조로 하여, 본 발명에 대한 바람직한 실시예를 아래에 기술한다.
도 1은 본 발명의 제 1 실시예에 따른 반도체 장치(100)의 단면도를 도시한 것이다. 반도체 장치(100)는, 반도체 기판(1), 제 1 도전형의 웰 영역(2), 제 2 도전형의 고농도 소스 영역(4), 제 2 도전형의 고농도 드레인 영역(5), 제 2 도전형의 저농도 드레인 영역(3), 제 2 도전형의 고농도 소스 필드 영역(13), 필드 산화막(9), 소스 필드 산화막(14), 게이트 산화막(6), 다결정 실리콘 게이트 전극(8), 보호 산화막(16), 소스 전극(10), 및 드레인 전극(11)을 포함하는 금속 산화 반도체 (MOS) 전계 효과 트랜지스터이다.
제 1 도전형의 웰 영역(2)은 반도체 기판(1)의 표면 상에 형성된다. 제 2 도전형의 고농도 소스 영역(4) 및 제 2 도전형의 고농도 드레인 영역(5)은, 그 사이에 개재되는 채널 형성 영역(7)과 서로 떨어져 있도록 제 1 도전형의 웰 영역(2)의 표면 상에 형성된다. 제 2 도전형의 고농도 소스 영역(4) 및 제 2 도전형의 고농도 드레인 영역(5)의 각각은 제 1 도전형의 웰 영역(2)의 도전형과 반대의 도전형을 가지며, 제 1 도전형의 웰 영역(2)의 불순물 농도보다 높은 불순물 농도를 갖는다.
제 2 도전형의 저농도 드레인 영역(3)은, 제 2 도전형의 고농도 드레인 영역(5)을 둘러싸고, 채널 형성 영역(7)과 접촉하게 되도록 형성된다. 제 2 도전형의 저농도 드레인 영역(3)은 제 2 도전형의 고농도 드레인 영역(5)의 불순물 농도보다 낮은 불순물 농도를 갖는다.
제 2 도전형의 고농도 소스 필드 영역(13)은, 제 2 도전형의 고농도 소스 영역(4) 및 채널 형성 영역(7)과 접촉하도록 제 2 도전형의 고농도 소스 영역(4)과 채널 형성 영역(7)의 사이에 형성된다. 제 2 도전형의 고농도 소스 필드 영역(13) 은, 제 2 도전형의 저농도 드레인 영역(3)의 불순물 농도보다 높고, 제 2 도전형의 고농도 드레인 영역(5)의 불순물 농도와 같거나 낮은 불순물 농도를 갖는다. 필드 산화막(9) 및 소스 필드 산화막(14)은, 제 2 도전형의 고농도 소스 영역(4), 제 2 도전형의 고농도 드레인 영역(5), 및 채널 형성 영역(7)을 제외한 영역에서 반도체 기판(1)의 표면 위에 형성된다.
채널 형성 영역(7)의 양 측면 상에 형성되는 필드 산화막(9) 및 소스 필드 산화막(14)과 부분적으로 중첩하도록 게이트 산화막(6)은 채널 형성 영역(7) 상에 위치되는 반도체 기판(1)의 표면 위에 형성된다. 다결정 실리콘 게이트 전극(8)은 게이트 산화막(6) 및, 게이트 산화막(6)의 양 단부 상에 형성되는 사이드 에칭된 부분(17) 상에 형성된다. 보호 산화막(16)은 구조적 구성 요소의 표면을 덮도록 형성된다. 소스 전극(10)은 제 2 도전형의 고농도 소스 영역(4) 상에 위치되는 반도체 기판(1)의 표면과 접촉하게 되도록 형성된다. 드레인 전극(11)은 제 2 도전형의 고농도 드레인 영역(5)과 접촉하게 되도록 형성된다.
이하, 본 발명의 제 1 실시예에 따른 반도체 장치(100)를 제조하는 방법은 도 2A ~ 2D를 참조로 기술된다.
제 1 도전형의 웰 영역(2)은, 1.0×1016 cm-3 ~ 1.0×1017 cm-3의 불순물 농도로 이온 주입 또는 불순물 열 확산을 통해 반도체 기판(1) 상에 형성된다. 또한, 제 2 도전형의 저농도 드레인 영역(3)이 되는 영역 및 제 2 도전형의 고농도 소스 필드 영역(13)이 되는 영역은 각각 1.0×1017 cm-3 ~ 1.0×1019 cm-3 및 1.0×1018 cm-3 ~ 1.0×1020 cm-3의 불순물 농도로 이온 주입 또는 불순물 열 확산을 통해 형성된다. 채널 방향과 평행한 제 2 도전형의 고농도 소스 필드 영역(13)의 길이는, (오버 에칭된(over-etched) 양이 100%로 설정되는 게이트 산화막(6)의 막 두께의 두배에 상당하는) 게이트 산화막(6)을 에칭하는데 필요한 에칭량과, (포토리소그래피 공정 중에 다결정 실리콘 게이트 전극(8) 및 소스 필드 산화막(14)의 마스크 정렬 오프셋량의 두배에 상당하는) 다결정 실리콘 게이트 전극(8)을 형성하기 위해 필요하게 되는 제조 마진의 합으로 설정된다.
채널 형성 영역(7)의 위에 사이드 에칭된 부분(17)을 형성하지 않고, 에칭을 통해 게이트 산화막(6)을 제거하는 공정 중에 제 2 도전형의 고농도 소스 영역(4) 상에 다결정 실리콘 게이트 전극(8)이 형성되도록 확장하지 않게 하기 위해 필요한 최소 거리에 길이(15)가 대응하며, 이에 대해서는 나중에 기술된다.
도 2A는 필드 산화막(9) 및 소스 필드 산화막(14)이 동시에 선택적 산화를 통해 8,000 Å의 막 두께로 형성되는 상태를 도시한다. 게이트 산화막(6)은 습식 산화 또는 건식 산화와 같은 열 산화를 통해 대략 500 Å ~ 1,200 Å의 막 두께로 형성된다. 그리고 나서, 4,000 Å의 두께를 가진 다결정 실리콘은 화학적 기상 증착법(chemical vapor deposition, CVD)을 이용하여 게이트 산화막(6) 상에 증착되고, 불순물은 열 확산 또는 이온 주입을 통해 다결정 실리콘 내로 도입된다.
후속하여, 포토리소그래피를 이용하여, 소스측 다결정 실리콘 게이트 전극(8) 및 소스 필드 산화막(14)의 중첩량(18)이 (오버 에칭된 량이 100%로 설정 되는 게이트 산화막(6)의 막 두께의 두배에 상당하는) 게이트 산화막(6)을 에칭하는데 필요한 에칭량과, (포토리소그래피 공정 중에 다결정 실리콘 게이트 전극(8) 및 소스 필드 산화막(14)의 마스크 정렬 오프셋량에 상당하는) 제조 마진의 합에 대응하도록 레지스트 마스크가 형성된다. 도 2B는 다결정 실리콘 게이트 전극(8)의 타겟 영역을 배제하는 다결정 실리콘이 건식 에칭을 통해 제거되는 상태를 도시한다.
제 2 도전형의 고농도 소스 필드 영역(13)의 길이(15) 및 중첩량(18)이 상술한 바와 같이 설정되면, 제 2 도전형의 고농도 소스 필드 영역(13)은, 채널 형성 영역(7)의 위의 사이드 에칭된 부분(17)의 형성 및, 사이드 에칭된 부분(17)으로의 보호 산화막(16)의 침범에 의해 반도체 장치의 특성이 저하되는 것을 방지할 수 있고, 제 2 도전형의 고농도 소스 영역(4) 상의 소스측 다결정 실리콘 게이트 전극(8)의 형성에 의해 제 2 도전형의 고농도 소스 영역(4)의 형성 중에 불순물의 도입이 저지되는 것을 방지할 수 있는 최소 크기로 형성될 수 있으며, 이에 대해서는 나중에 기술된다. 제 2 도전형의 고농도 소스 필드 영역(13)의 크기가 최소화될 시에, 소스 영역의 저항의 증대는 억제되어, 반도체 장치(100)에 높은 구동 성능을 제공할 수 있게 할 수 있다.
도 2C는 다결정 실리콘 게이트 전극(8)이 마스크로서 이용되며, 게이트 산화막(6)이 건식 에칭 또는 습식 에칭을 통해 제거되는 상태를 도시하며, 제 2 도전형의 고농도 소스 영역(4) 및 제 2 도전형의 고농도 드레인 영역(5)은 1.0×1018 cm-3 ~ 1.0×1020 cm-3의 불순물 농도로 이온 주입 또는 불순물 열 확산을 통해 형성된다.
도 2D는 보호 산화막(16)이 NSG(nondoped silicate glass) 막, PSG(phosphosilicate glass) 막, BPSG (borophosphosilicate glass) 막, 및 TEOS(tetraethlorthosilicate) 막, 또는 플라즈마 CVD 또는 저압 CVD (LP-CVD)를 통한 이의 라미네이션(lamination) 중 어느 하나를 이용하여 형성되는 상태를 도시한다. 건식 에칭 또는 습식 에칭 및 건식 에칭의 조합을 통해, 제 2 도전형의 고농도 소스 영역(4) 및 제 2 도전형의 고농도 드레인 영역(5)의 위에 위치된 보호 산화막(16)의 타겟 영역은 제거되고, 소스 전극(10) 및 드레인 전극(11)이 형성된다.
상기 설명에서, 에칭을 통해 게이트 산화막을 제거할 시에 오버 에칭된 양은 100%로 설정되지만, 말할 필요도 없이, 오버 에칭된 양은 100%보다 작은 값으로 설정될 수도 있다.
도 3은 본 발명의 제 2 실시예에 따른 반도체 장치(101)의 단면도를 도시한다. 반도체 장치(101)는, 반도체 기판(1), 제 1 도전형의 웰 영역(2), 제 2 도전형의 웰 영역(19), 제 2 도전형의 고농도 소스 영역(4), 제 2 도전형의 고농도 드레인 영역(5), 제 2 도전형의 저농도 드레인 영역(3), 제 2 도전형의 고농도 소스 필드 영역(13), 필드 산화막(9), 소스 필드 산화막(14), 게이트 산화막(6), 다결정 실리콘 게이트 전극(8), 보호 산화막(16), 소스 전극(10), 및 드레인 전극(11)을 포함하는 MOS 전계 효과 트랜지스터이다.
제 1 도전형의 웰 영역(2)은 반도체 기판(1)의 표면 상에 형성된다. 제 2 도 전형의 웰 영역(19)은 제 1 도전형의 웰 영역(2)과 접촉하도록 제 2 도전형의 고농도 드레인 영역(5)의 아래에 형성된다. 제 2 도전형의 웰 영역(19)은 제 1 도전형의 웰 영역(2)의 도전형과 반대의 도전형을 갖는다. 제 2 도전형의 고농도 소스 영역(4) 및 제 2 도전형의 고농도 드레인 영역(5)은, 그 사이에 개재되는 채널 형성 영역(7)과 서로 떨어져 있도록 제 1 도전형의 웰 영역(2)의 표면 상에 형성된다.
제 2 도전형의 고농도 소스 영역(4) 및 제 2 도전형의 고농도 드레인 영역(5)의 각각은 제 2 도전형의 웰 영역(19)의 불순물 농도보다 높은 불순물 농도를 갖는다. 제 2 도전형의 저농도 드레인 영역(3)은, 제 2 도전형의 고농도 드레인 영역(5)을 둘러싸고, 채널 형성 영역(7)과 접촉하도록 형성된다. 제 2 도전형의 저농도 드레인 영역(3)은 제 2 도전형의 고농도 드레인 영역(5)의 불순물 농도보다 낮은 불순물 농도를 갖는다. 제 2 도전형의 고농도 소스 필드 영역(13)은, 제 2 도전형의 고농도 소스 영역(4) 및 채널 형성 영역(7)과 접촉하도록 제 2 도전형의 고농도 소스 영역(4)과 채널 형성 영역(7)의 사이에 형성된다. 제 2 도전형의 고농도 소스 필드 영역(13)은, 제 2 도전형의 저농도 드레인 영역(3)의 불순물 농도보다 높고, 제 2 도전형의 고농도 드레인 영역(5)의 불순물 농도와 같거나 낮은 불순물 농도를 갖는다.
필드 산화막(9) 및 소스 필드 산화막(14)은, 제 2 도전형의 고농도 소스 영역(4), 제 2 도전형의 고농도 드레인 영역(5), 및 채널 형성 영역(7)을 제외한 영역에서 반도체 기판(1)의 표면 위에 형성된다. 게이트 산화막(6)은, 채널 형성 영역(7)의 양 측면 상에 형성되는 필드 산화막(9) 및 소스 필드 산화막(14)과 부분적 으로 중첩하도록 채널 형성 영역(7) 상에 위치되는 반도체 기판(1)의 표면 위에 형성된다. 다결정 실리콘 게이트 전극(8)은 게이트 산화막(6) 및, 게이트 산화막(6)의 양 단부 상에 형성되는 사이드 에칭된 부분(17) 상에 형성된다. 보호 산화막(16)은 구조적 구성 요소의 표면을 덮도록 형성된다. 소스 전극(10)은 제 2 도전형의 고농도 소스 영역(4) 상에 위치되는 반도체 기판(1)의 표면과 접촉하게 되도록 형성된다. 드레인 전극(11)은 제 2 도전형의 고농도 드레인 영역(5)과 접촉하게 되도록 형성된다.
반도체 장치(101)의 구조에 따르면, 제 2 도전형의 웰 영역(19)은 제 2 도전형의 고농도 드레인 영역(5)의 아래에 형성된다. 그래서, 반도체 장치(100)의 구조의 경우에 비해 높은 내전압을 가진 반도체 장치를 제조할 수 있게 된다.
도 1은 본 발명의 제 1 실시예에 따른 반도체 장치의 단면도를 도시하고,
도 2A ~ 2D는 본 발명의 제 1 실시예에 따른 반도체 장치의 단면을 각각 개략적으로 도시하고,
도 3은 본 발명의 제 2 실시예에 따른 반도체 장치의 단면도를 도시하고,
도 4는 종래 기술의 실시예에 따른 반도체 장치의 단면도를 도시하고,
도 5는 종래 기술의 실시예에 따른 반도체 장치의 단면도를 도시한다.
Claims (5)
- 반도체 장치로서,반도체 기판;상기 반도체 기판 상에 배치되는 제 1 도전형의 웰 영역;제 2 도전형의 고농도 소스 영역 및 제 2 도전형의 고농도 드레인 영역으로서, 그 사이에 채널 형성 영역이 개재되어 서로 떨어져 있도록 상기 제 1 도전형의 웰 영역의 표면 상에 각각 배치되고, 각각 상기 제 1 도전형의 웰 영역의 도전형과 반대의 도전형을 가지며, 상기 제 1 도전형의 웰 영역의 불순물 농도보다 높은 불순물 농도를 갖는, 상기 제 2 도전형의 고농도 소스 영역 및 상기 제 2 도전형의 고농도 드레인 영역;상기 제 2 도전형의 고농도 드레인 영역을 둘러싸고, 상기 채널 형성 영역과 접촉하게 되도록 배치되는 제 2 도전형의 저농도 드레인 영역;상기 제 2 도전형의 고농도 소스 영역 및 상기 채널 형성 영역과 접촉하게 되도록 상기 제 2 도전형의 고농도 소스 영역과 상기 채널 형성 영역의 사이에 배치되는 제 2 도전형의 고농도 소스 필드 영역;상기 제 2 도전형의 고농도 소스 영역, 상기 제 2 도전형의 고농도 드레인 영역, 및 상기 채널 형성 영역을 제외한 영역에서 상기 반도체 기판의 표면 위에 배치되는 필드 산화막 및 소스 필드 산화막;상기 반도체 기판의 표면 위에 배치되고, 상기 채널 형성 영역의 양 측면 상 에 형성되는 상기 필드 산화막 및 상기 소스 필드 산화막과 부분적으로 중첩하도록 상기 채널 형성 영역 상에 위치되는 게이트 산화막;상기 게이트 산화막의 양 단부에 위치되는 사이드 에칭된 부분 및 상기 게이트 산화막 모두에 배치되는 다결정 실리콘 게이트 전극;상기 반도체 기판 상에 형성되는 구조적 구성 요소를 덮도록 배치되는 보호 산화막;상기 제 2 도전형의 고농도 소스 영역과 접촉하게 되도록 형성되는 소스 전극; 및상기 제 2 도전형의 고농도 드레인 영역과 접촉하게 되도록 형성되는 드레인 전극을 포함하고,상기 제 2 도전형의 고농도 소스 필드 영역은, 채널 방향과 평행하고, 상기 다결정 실리콘 게이트 전극 및 상기 소스 필드 산화막의 마스크 정렬 오프셋량의 두배와 상기 게이트 산화막의 막 두께의 두배의 합과 같거나 큰 길이를 갖는, 반도체 장치.
- 청구항 1에 있어서,상기 제 1 도전형의 웰 영역과 접촉하게 되도록 상기 반도체 기판의 표면에서 상기 반도체 기판의 내부로 연장하기 위해 상기 제 2 도전형의 고농도 드레인 영역 및 상기 제 2 도전형의 저농도 드레인 영역의 주변 및 아래에 형성되는 제 2 도전형의 웰 영역을 더 포함하고, 상기 제 2 도전형의 웰 영역은 상기 제 1 도전형 의 웰 영역의 도전형과 반대의 도전형을 갖는, 반도체 장치.
- 청구항 1에 있어서,상기 제 2 도전형의 고농도 소스 필드 영역은 1.0×1018 cm-3 ~ 1.0×1020 cm-3의 불순물 농도를 갖는, 반도체 장치.
- 반도체 장치를 제조하는 방법에 있어서,반도체 기판 상에 제 1 도전형의 웰 영역을 형성하는 단계;제 2 도전형의 저농도 드레인 영역이 되는 영역 및, 제 2 도전형의 고농도 소스 필드 영역이 되는 영역을 각각 형성하는 단계로서, 상기 제 2 도전형의 고농도 소스 필드 영역은 상기 제 2 도전형의 저농도 드레인 영역의 불순물 농도보다 높은 불순물 농도를 갖는, 단계;선택적 산화를 통해 필드 산화막 및 소스 필드 산화막을 동시에 형성하는 단계;상기 반도체 기판의 표면 위에 게이트 산화막을 형성하는 단계;상기 필드 산화막 및 상기 소스 필드 산화막 상으로 연장하기 위해 상기 게이트 산화막 상에 다결정 실리콘 게이트 전극을 형성하는 단계;상기 다결정 실리콘 게이트 전극이 마스크로서 이용되며, 에칭을 통해 상기 게이트 산화막을 제거하는 단계;제 2 도전형의 고농도 소스 영역 및 제 2 도전형의 고농도 드레인 영역을 형성하는 단계;상기 반도체 기판의 전체 표면 위에 보호 산화막을 형성하는 단계; 및소스 전극 및 드레인 전극을 형성하도록 상기 보호 산화막의 목표 영역을 제거하는 단계를 포함하고,상기 제 2 도전형의 고농도 소스 필드 영역은, 채널 방향과 평행하고, 상기 다결정 실리콘 게이트 전극 및 상기 소스 필드 산화막의 마스크 정렬 오프셋량의 두배와 상기 게이트 산화막의 막 두께의 두배의 합과 같거나 큰 길이를 갖는, 반도체 장치 제조방법.
- 청구항 4에 있어서,상기 다결정 실리콘 게이트 전극이 마스크로서 이용되며, 에칭을 통해 상기 게이트 산화막을 제거하는 단계는, 상기 게이트 산화막의 오버 에칭된 양이 100% 이하로 설정되어 에칭을 실행하는 단계를 포함하는, 반도체 장치 제조방법.
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2008208583 | 2008-08-13 | ||
| JPJP-P-2008-208583 | 2008-08-13 | ||
| JPJP-P-2009-164073 | 2009-07-10 | ||
| JP2009164073A JP2010067955A (ja) | 2008-08-13 | 2009-07-10 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20100020928A true KR20100020928A (ko) | 2010-02-23 |
| KR101663829B1 KR101663829B1 (ko) | 2016-10-07 |
Family
ID=41695558
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020090074594A KR101663829B1 (ko) | 2008-08-13 | 2009-08-13 | 반도체 장치 및 그 제조 방법 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US8063445B2 (ko) |
| JP (1) | JP2010067955A (ko) |
| KR (1) | KR101663829B1 (ko) |
| CN (1) | CN101651153B (ko) |
| TW (1) | TWI487103B (ko) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5349885B2 (ja) * | 2008-09-30 | 2013-11-20 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| US8350338B2 (en) * | 2011-02-08 | 2013-01-08 | International Business Machines Corporations | Semiconductor device including high field regions and related method |
| US9362272B2 (en) * | 2012-11-01 | 2016-06-07 | Taiwan Semiconductor Manufacturing Company, Ltd. | Lateral MOSFET |
| KR102272382B1 (ko) | 2014-11-21 | 2021-07-05 | 삼성전자주식회사 | 반도체 소자 |
| CN107492497A (zh) * | 2016-06-12 | 2017-12-19 | 中芯国际集成电路制造(上海)有限公司 | 晶体管的形成方法 |
| KR102513081B1 (ko) | 2016-07-08 | 2023-03-24 | 삼성전자주식회사 | 반도체 장치 |
| US10224407B2 (en) | 2017-02-28 | 2019-03-05 | Sandisk Technologies Llc | High voltage field effect transistor with laterally extended gate dielectric and method of making thereof |
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| JP2006303142A (ja) * | 2005-04-20 | 2006-11-02 | Renesas Technology Corp | 半導体集積回路装置およびその製造方法 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS60198780A (ja) * | 1984-03-21 | 1985-10-08 | Seiko Instr & Electronics Ltd | Ｍｏｓトランジスタ装置 |
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| US5880502A (en) * | 1996-09-06 | 1999-03-09 | Micron Display Technology, Inc. | Low and high voltage CMOS devices and process for fabricating same |
| JP4574868B2 (ja) * | 2001-01-12 | 2010-11-04 | ローム株式会社 | 半導体装置 |
| JP2004071586A (ja) * | 2002-08-01 | 2004-03-04 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| JP2004221301A (ja) * | 2003-01-15 | 2004-08-05 | Seiko Instruments Inc | 半導体装置とその製造方法 |
| JP4711636B2 (ja) * | 2004-03-12 | 2011-06-29 | パナソニック株式会社 | 半導体装置の製造方法 |
-
2009
- 2009-07-10 JP JP2009164073A patent/JP2010067955A/ja not_active Withdrawn
- 2009-08-11 TW TW098126954A patent/TWI487103B/zh not_active IP Right Cessation
- 2009-08-11 US US12/462,909 patent/US8063445B2/en not_active Expired - Fee Related
- 2009-08-13 KR KR1020090074594A patent/KR101663829B1/ko active IP Right Grant
- 2009-08-13 CN CN200910167406.8A patent/CN101651153B/zh not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
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Also Published As
| Publication number | Publication date |
|---|---|
| JP2010067955A (ja) | 2010-03-25 |
| US8063445B2 (en) | 2011-11-22 |
| US20100044790A1 (en) | 2010-02-25 |
| TW201017884A (en) | 2010-05-01 |
| TWI487103B (zh) | 2015-06-01 |
| CN101651153B (zh) | 2014-06-18 |
| KR101663829B1 (ko) | 2016-10-07 |
| CN101651153A (zh) | 2010-02-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E902 | Notification of reason for refusal | ||
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| E701 | Decision to grant or registration of patent right |