JP2011211117A - 半導体装置 - Google Patents
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Abstract
【課題】 半導体装置の耐圧性を向上させることを目的とする。
【解決手段】 半導体基板１０と、半導体基板１０上に形成されたゲート絶縁膜１１と
、を備え、半導体基板１０が、ゲート絶縁膜直下領域１３に対して、ゲート絶縁膜直下領
域１３のドレイン領域側側部領域１４が掘り込まれた構造を有する。さらに、半導体基板
１０が、ゲート絶縁膜直下領域１３に対して、ゲート絶縁膜直下領域１３のソース領域側
側部領域１５が掘り込まれた構造を有する。
【選択図】 図１
【解決手段】 半導体基板１０と、半導体基板１０上に形成されたゲート絶縁膜１１と
、を備え、半導体基板１０が、ゲート絶縁膜直下領域１３に対して、ゲート絶縁膜直下領
域１３のドレイン領域側側部領域１４が掘り込まれた構造を有する。さらに、半導体基板
１０が、ゲート絶縁膜直下領域１３に対して、ゲート絶縁膜直下領域１３のソース領域側
側部領域１５が掘り込まれた構造を有する。
【選択図】 図１
Description
本発明は半導体装置に関する。
MOS型トランジスタは、ドレイン領域端部に、不純物濃度の低いLDD(Lightly Doped Dra
in)領域を備え、LDD領域を備えることでドレイン領域端部での電界を緩和している。これ
により、ドレイン領域端部で発生したホットキャリアがゲート絶縁膜に注入されることを
低減し、ゲート絶縁膜のイオン劣化を抑制している（例えば、特許文献１参照）。
in)領域を備え、LDD領域を備えることでドレイン領域端部での電界を緩和している。これ
により、ドレイン領域端部で発生したホットキャリアがゲート絶縁膜に注入されることを
低減し、ゲート絶縁膜のイオン劣化を抑制している（例えば、特許文献１参照）。
しかしながら、近年、デバイスの微細化が進むにつれ、ドレイン領域端部での電界が強
くなり、ホットキャリアによるゲート絶縁膜のイオン劣化が大きな問題となっている。こ
のため、高耐圧MOSFETを実現することが困難になってきている。
くなり、ホットキャリアによるゲート絶縁膜のイオン劣化が大きな問題となっている。こ
のため、高耐圧MOSFETを実現することが困難になってきている。
本発明は、半導体装置の耐圧性を向上させることを目的とする。
本発明の一態様の半導体装置は、半導体基板と、前記半導体基板上に形成されたゲー
ト絶縁膜と、を備え、前記半導体基板が、ゲート絶縁膜直下領域に対して、前記ゲート絶
縁膜直下領域のドレイン領域側側部領域が掘り込まれた構造を有する。
ト絶縁膜と、を備え、前記半導体基板が、ゲート絶縁膜直下領域に対して、前記ゲート絶
縁膜直下領域のドレイン領域側側部領域が掘り込まれた構造を有する。
本発明によれば、半導体装置の耐圧性を向上させることが可能となる。
以下、図面を参照して、本発明の実施例について説明する。
図１を参照して本発明の実施例１に係る半導体装置について説明する。図１は、本発明
の実施例１に係る半導体装置の断面図である。
の実施例１に係る半導体装置の断面図である。
図１に示すように、半導体装置１は、半導体基板１０と、半導体基板１０上に形成され
たゲート絶縁膜１１と、ゲート絶縁膜１１上に形成されたゲート電極１２とを備える。
たゲート絶縁膜１１と、ゲート絶縁膜１１上に形成されたゲート電極１２とを備える。
ゲート電極１２の側方の半導体基板１０内にはドレイン領域２０が形成されている。ゲ
ート電極１２を挟んで、前記ドレイン領域２０と対向する側の半導体基板１０内にはソー
ス領域３０が形成されている。
ート電極１２を挟んで、前記ドレイン領域２０と対向する側の半導体基板１０内にはソー
ス領域３０が形成されている。
半導体基板１０は、ゲート絶縁膜１１の直下に位置する領域（ゲート絶縁膜直下領域）
１３と、ゲート絶縁膜直下領域１３のドレイン領域側の側部に位置する領域（ドレイン領
域側側部領域）１４と、ゲート絶縁膜直下領域１３のソース領域側の側部に位置する領域
（ソース領域側側部領域）１５とを含む。半導体基板１０は、ゲート絶縁膜直下領域１４
に対して、ドレイン領域側側部領域１４とソース領域側側部領域１５が略垂直に掘り込ま
れた構造を有する。ドレイン領域側側部領域１４は、ゲート絶縁膜直下領域１３に対して
５nm以上、掘り込まれた構造であることが好ましい。このように掘り込まれた構造を有す
ることによる効果については、後述する。
１３と、ゲート絶縁膜直下領域１３のドレイン領域側の側部に位置する領域（ドレイン領
域側側部領域）１４と、ゲート絶縁膜直下領域１３のソース領域側の側部に位置する領域
（ソース領域側側部領域）１５とを含む。半導体基板１０は、ゲート絶縁膜直下領域１４
に対して、ドレイン領域側側部領域１４とソース領域側側部領域１５が略垂直に掘り込ま
れた構造を有する。ドレイン領域側側部領域１４は、ゲート絶縁膜直下領域１３に対して
５nm以上、掘り込まれた構造であることが好ましい。このように掘り込まれた構造を有す
ることによる効果については、後述する。
半導体基板１は、半導体基板１０に形成された素子分離領域４０と、ゲート電極１２側
部に形成されたサイドウォール４１及びオフセットスペーサ４３と、ゲート電極１２上部
、ドレイン領域２０上部、ソース領域３０上部に形成されたシリサイド層４２を備える。
部に形成されたサイドウォール４１及びオフセットスペーサ４３と、ゲート電極１２上部
、ドレイン領域２０上部、ソース領域３０上部に形成されたシリサイド層４２を備える。
さらに、半導体基板１０のドレイン領域側及びソース領域側には、LDD領域２１、３１
が形成されている。LDD領域２１、３１は、半導体基板１０の掘り込まれた構造の側壁１
６部分に回り込むように形成されている。
が形成されている。LDD領域２１、３１は、半導体基板１０の掘り込まれた構造の側壁１
６部分に回り込むように形成されている。
次に、図２を参照して、半導体装置１が前述の半導体基板１０の掘り込まれた構造を有
する効果について説明する。図２は、本発明の実施例１に係る半導体装置の電界分布と、
従来の半導体装置の電界分布とを比較する図である。
する効果について説明する。図２は、本発明の実施例１に係る半導体装置の電界分布と、
従来の半導体装置の電界分布とを比較する図である。
図２（a）に、従来の半導体装置のゲート絶縁膜及びドレイン領域における電界分布を
示す。従来の半導体装置では、ゲート絶縁膜１１ｃ下の半導体基板１０ｃにおける電界分
布の電界強度のピークの位置は、ゲート絶縁膜１１ｃ下部から１０nm程度の深さにあった
。
示す。従来の半導体装置では、ゲート絶縁膜１１ｃ下の半導体基板１０ｃにおける電界分
布の電界強度のピークの位置は、ゲート絶縁膜１１ｃ下部から１０nm程度の深さにあった
。
図２（b）に、本実施例の半導装置のゲート絶縁膜及びドレイン領域における電界分布
を示す。本実施例の半導体装置では、ゲート絶縁膜１１下の半導体基板１０ｃにおける電
界分布の電界強度のピーク位置は、ゲート絶縁膜１１ｃ下部から ２０nm程度の深さにあ
る。本実施例の半導体装置では、半導体基板が前述の掘り込まれた構造を有するため、掘
り込まれた構造の深さ分程度、電界強度のピーク位置がゲート絶縁膜下部から離れる。本
実施例のように、電界強度のピーク位置をゲート絶縁膜から離すことで、ホットエレクト
ロンの発生する電界強度の強い領域をゲート絶縁膜から離すことが可能となる。
を示す。本実施例の半導体装置では、ゲート絶縁膜１１下の半導体基板１０ｃにおける電
界分布の電界強度のピーク位置は、ゲート絶縁膜１１ｃ下部から ２０nm程度の深さにあ
る。本実施例の半導体装置では、半導体基板が前述の掘り込まれた構造を有するため、掘
り込まれた構造の深さ分程度、電界強度のピーク位置がゲート絶縁膜下部から離れる。本
実施例のように、電界強度のピーク位置をゲート絶縁膜から離すことで、ホットエレクト
ロンの発生する電界強度の強い領域をゲート絶縁膜から離すことが可能となる。
ゲート絶縁膜１１、１１ｃから距離d離れた半導体基板１０、１０ｃ内の位置で電子が
発生した場合、この電子がゲート絶縁膜１１、１１ｃに注入される確率P（d）は、次式で
与えられる。
発生した場合、この電子がゲート絶縁膜１１、１１ｃに注入される確率P（d）は、次式で
与えられる。
P（d）＝Aexp(-d/λ)
ここで、Aは定数、λは電子の平均自由行程である。上式に示すように、ゲート絶縁膜か
らの距離dが大きいほど、電子がゲート絶縁膜に注入される確率は低くなる。
ここで、Aは定数、λは電子の平均自由行程である。上式に示すように、ゲート絶縁膜か
らの距離dが大きいほど、電子がゲート絶縁膜に注入される確率は低くなる。
このように、本実施例では、ホットキャリアの発生する位置をゲート絶縁膜から離すこ
とで、ホットキャリアがゲート絶縁膜に注入される確率を低くすることを可能としている
。これにより、ゲート絶縁膜がイオン劣化を抑制することが可能となる。
とで、ホットキャリアがゲート絶縁膜に注入される確率を低くすることを可能としている
。これにより、ゲート絶縁膜がイオン劣化を抑制することが可能となる。
次に、図３を参照して、本実施例の半導体装置の製造方法について説明する。図３（ａ
）、図３（ｂ）は、本発明の実施例１に係る半導体装置の製造工程を示す装置断面図であ
る。
）、図３（ｂ）は、本発明の実施例１に係る半導体装置の製造工程を示す装置断面図であ
る。
まず、図３（ａ）に示すように、従来の方法により、半導体基板１０に素子分離領域４
０、絶縁膜５０、ゲート電極１２を形成する。
０、絶縁膜５０、ゲート電極１２を形成する。
次に、図３（ｂ）に示すように、必要に応じてマスクを形成し、絶縁膜５０と半導体基
板１０とをＲＩＥ（Reactive Ion Etching）によりエッチングする。これにより、ゲート
絶縁膜１１が形成され、さらに、半導体基板１０に、前述の掘り込まれた構造が形成され
る。
板１０とをＲＩＥ（Reactive Ion Etching）によりエッチングする。これにより、ゲート
絶縁膜１１が形成され、さらに、半導体基板１０に、前述の掘り込まれた構造が形成され
る。
次に、半導体基板１０にイオン注入を行うことにより、LDD領域２１、３１を形成する
。次いで、従来の方法により、ゲート電極１２にオフセットスペーサ４３、サイドウォー
ル４１を形成した後、イオン注入によりソース領域２０、ドレイン領域３０を形成する。
次いで、ゲート電極１２、ドレイン領域２０、ソース領域３０上部にシリサイド層４２を
形成する。これにより、図１に示す、半導体装置が形成される。
。次いで、従来の方法により、ゲート電極１２にオフセットスペーサ４３、サイドウォー
ル４１を形成した後、イオン注入によりソース領域２０、ドレイン領域３０を形成する。
次いで、ゲート電極１２、ドレイン領域２０、ソース領域３０上部にシリサイド層４２を
形成する。これにより、図１に示す、半導体装置が形成される。
本実施例によれば、前述のように、半導体基板が、ゲート絶縁膜直下領域に対して、ド
レイン領域及びソース領域が掘り込まれた構造を有する。これにより、半導体基板のドレ
イン領域での電界のピーク位置をゲート絶縁膜から離すことができ、ゲート絶縁膜にホッ
トエレクトロンが注入されることを抑制可能となる。これにより、ゲート絶縁膜のイオン
劣化を抑制でき、半導体装置の高耐圧化を図ることができる。
レイン領域及びソース領域が掘り込まれた構造を有する。これにより、半導体基板のドレ
イン領域での電界のピーク位置をゲート絶縁膜から離すことができ、ゲート絶縁膜にホッ
トエレクトロンが注入されることを抑制可能となる。これにより、ゲート絶縁膜のイオン
劣化を抑制でき、半導体装置の高耐圧化を図ることができる。
次に、図４を参照して本発明の実施例２に係る半導体装置について説明する。図４は、
本発明の実施例２に係る半導体装置の断面図である。図１と同様の構成については、同一
の符号を付し、説明を省略する。
本発明の実施例２に係る半導体装置の断面図である。図１と同様の構成については、同一
の符号を付し、説明を省略する。
図４に示すように、半導体装置２の半導体基板１０は、ゲート絶縁膜直下領域１３に対
して、ドレイン領域側側部領域１４が略垂直に掘り込まれた構造を有する。ドレイン領域
側側部１４は、ゲート絶縁膜直下領域１３に対して５nm以上、掘り込まれた構造であるこ
とが好ましい。このように掘り込まれた構造を有することにより、実施例１と同様の効果
が得られる。
して、ドレイン領域側側部領域１４が略垂直に掘り込まれた構造を有する。ドレイン領域
側側部１４は、ゲート絶縁膜直下領域１３に対して５nm以上、掘り込まれた構造であるこ
とが好ましい。このように掘り込まれた構造を有することにより、実施例１と同様の効果
が得られる。
次に、図５を参照して、本実施例の半導体装置の製造方法について説明する。図５（ａ
）、図５（ｂ）は、本発明の実施例２に係る半導体装置の製造工程を示す装置断面図であ
る。
）、図５（ｂ）は、本発明の実施例２に係る半導体装置の製造工程を示す装置断面図であ
る。
まず、図５（ａ）に示すように、従来の方法により、半導体基板１０に素子分離領域４
０、絶縁膜５０、ゲート電極１２を形成する。
０、絶縁膜５０、ゲート電極１２を形成する。
次に、図５（ｂ）に示すように、ソース領域に開口部を有するマスクを形成し、絶縁膜
５０と半導体基板１０とをＲＩＥによりエッチングする。これにより、ゲート絶縁膜１１
が形成され、さらに、半導体基板１０に、前述の掘り込まれた構造が形成される。
５０と半導体基板１０とをＲＩＥによりエッチングする。これにより、ゲート絶縁膜１１
が形成され、さらに、半導体基板１０に、前述の掘り込まれた構造が形成される。
次に、半導体基板１０にイオン注入を行うことにより、LDD領域２１、３１を形成する
。次いで、従来の方法により、ゲート電極１２にオフセットスペーサ４３及びサイドウォ
ール４１を形成した後、イオン注入によりソース領域２０、ドレイン領域３０を形成する
。次いで、ゲート電極１２、ドレイン領域２０、ソース領域３０上部にシリサイド層４２
を形成する。これにより、図４に示す、半導体装置が形成される。
。次いで、従来の方法により、ゲート電極１２にオフセットスペーサ４３及びサイドウォ
ール４１を形成した後、イオン注入によりソース領域２０、ドレイン領域３０を形成する
。次いで、ゲート電極１２、ドレイン領域２０、ソース領域３０上部にシリサイド層４２
を形成する。これにより、図４に示す、半導体装置が形成される。
なお、前述した各実施形態は、本発明の理解を容易にするためのものであり、本発明
を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更
／改良されうると共に、本発明にはその等価物も含まれる。
を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更
／改良されうると共に、本発明にはその等価物も含まれる。
１、２ 半導体装置
１０ 半導体基板
１１ ゲート絶縁膜
１２ ゲート電極
１３ ゲート電極直下領域
１４ ドレイン領域側側部領域
１５ ソース領域側側部領域
２０ ドレイン領域
３０ ソース領域
４０ 素子分離領域
４１ サイドウォール
４２ シリサイド層
４３ オフセットスペーサ
５０ 絶縁膜
１０ 半導体基板
１１ ゲート絶縁膜
１２ ゲート電極
１３ ゲート電極直下領域
１４ ドレイン領域側側部領域
１５ ソース領域側側部領域
２０ ドレイン領域
３０ ソース領域
４０ 素子分離領域
４１ サイドウォール
４２ シリサイド層
４３ オフセットスペーサ
５０ 絶縁膜
Claims (4)
- 半導体基板と、
前記半導体基板上に形成されたゲート絶縁膜と、
を備え、
前記半導体基板が、ゲート絶縁膜直下領域に対して、前記ゲート絶縁膜直下領域のドレ
イン領域側側部領域が掘り込まれた構造を有することを特徴とする半導体装置。 - 前記半導体基板が、前記ゲート絶縁膜直下領域に対して、前記ゲート絶縁膜直下領域の
ソース領域側側部領域が掘り込まれた構造を有することを特徴とする半導体装置。 - 前記半導体基板が、前記ゲート絶縁膜直下領域に対して、前記ゲート絶縁膜直下領域の
ドレイン領域側側部領域が5nm以上掘り込まれた構造を有することを特徴とする請求項１
又は２に記載の半導体装置。 - 前記半導体基板のドレイン領域側にLDD領域を備え、
LDD領域は、前記掘り込まれている構造の側壁部分に回り込むように形成されているこ
とを特徴とする請求項１乃至３に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2010079835A JP2011211117A (ja) | 2010-03-30 | 2010-03-30 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2010079835A JP2011211117A (ja) | 2010-03-30 | 2010-03-30 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2011211117A true JP2011211117A (ja) | 2011-10-20 |
Family
ID=44941836
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2010079835A Pending JP2011211117A (ja) | 2010-03-30 | 2010-03-30 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2011211117A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013115113A (ja) * | 2011-11-25 | 2013-06-10 | Toshiba Corp | 半導体装置およびその製造方法 |
| WO2018142970A1 (ja) * | 2017-02-03 | 2018-08-09 | ソニーセミコンダクタソリューションズ株式会社 | トランジスタ、製造方法 |
| US11018171B2 (en) | 2017-02-03 | 2021-05-25 | Sony Semiconductor Solutions Corporation | Transistor and manufacturing method |
-
2010
- 2010-03-30 JP JP2010079835A patent/JP2011211117A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013115113A (ja) * | 2011-11-25 | 2013-06-10 | Toshiba Corp | 半導体装置およびその製造方法 |
| WO2018142970A1 (ja) * | 2017-02-03 | 2018-08-09 | ソニーセミコンダクタソリューションズ株式会社 | トランジスタ、製造方法 |
| US11018171B2 (en) | 2017-02-03 | 2021-05-25 | Sony Semiconductor Solutions Corporation | Transistor and manufacturing method |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20111125 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20111205 |