KR100928514B1 - 트렌치형 트랜지스터의 제조 방법 - Google Patents

트렌치형 트랜지스터의 제조 방법 Download PDF

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Abstract

트렌치형 트랜지스터의 제조 방법이 개시된다. 이 방법은 반도체 기판상에 게이트용 트렌치를 정의하는 마스크 패턴을 형성하는 단계와, 마스크 패턴을 이용하여 상기 반도체 기판에 트렌치를 형성하는 단계와, 트렌치 내벽에 게이트 산화막을 형성하고, 상기 게이트 산화막이 형성된 상기 트렌치 내부에 상기 반도체 기판보다 낮은 높이로 매립되는 게이트를 형성하는 단계와, 마스크 패턴을 포함하는 반도체 기판의 전면에 절연막을 형성하는 단계와, 상기 트렌치 내부에 매립된 상기 게이트 상에만 남도록 상기 게이트 산화막이 노출될때까지 절연막을 식각하는 단계 및 마스크 패턴을 제거하는 단계를 구비하는 것을 특징으로 한다. 그러므로, 트렌치를 형성할 때 이용된 마스크 패턴을 제거하기 이전에 게이트 산화막과 게이트 상부에 절연막을 형성하므로, 마스크 패턴을 제거할 때 게이트 산화막이 손상받지 않도록 하여 트렌치형 트랜지스터의 수율을 향상시키고 및 그의 동작 성능을 안정화시킬 수 있는 효과를 갖는다.
트렌치형 MOSFET, 마스크, 게이트 산화막

Description

트렌치형 트랜지스터의 제조 방법{Method for manufacturing trench type transistor}
본 발명은 반도체 소자에 관한 것으로서, 특히, 트렌치(trench) 모스형 전계 효과 트랜지스터(MOSFET)와 같은 트렌치형 트랜지스터의 제조 방법에 관한 것이다.
반도체 소자의 고집적화에 따른 미세화의 발전으로 현재 트랜지스터의 선폭이 서브 마이크론 이하에 이르게 되었다. 이로 인해 모스형 트랜지스터 내에는 핫 캐리어(hot carrier) 현상이 발생하게 된다. 이 핫 캐리어 현상은 외부 인가 전압에 비해 채널 길이가 짧을 경우 발생하며, 이로 인해, 수평 전계가 드레인 영역 쪽으로 크게 집중되어 드레인 영역의 전기적 특성을 열화시키고 이 때 발생된 정공들이 기판 방향으로 빠져 나가게 된다. 반면에, 전자는 게이트 절연막 아래 쪽이나 스페이스 하부에 트랩되어 문턱 전압에 영향을 미치게 된다.
이러한 핫 캐리어 현상은 소자의 미세화로 인해 채널 영역이 짧아지지만 공급 전원 전압이 변함없이 일정하기 때문에 반도체 기판의 고전기장이 인가되는 경우에 많이 발생한다. 더욱이, 소스 영역과 드레인 영역 사이에 있는 캐리어의 이동 통로인 채널의 길이가 짧을수록 이러한 현상은 더 심하게 나타난다.
핫 캐리어 현상을 극복하기 위해 대부분의 트랜지스터의 제조 공정은 LDD(Lightly Doped Drain) 구조를 채택하고 있는데, 이는 게이트 전극을 사이에 두고 기판내에 있는 소스/드레인 영역의 이온 주입 농도가 게이트 전극 엣지 부근에서는 저 농도인 반면 다른 중심 부분에서는 고농도인 이층 구조의 접합(graded junction)을 형성함으로써, 전기장의 급격한 변화를 줄이기 위함이다.
하지만 반도체 소자의 고 집적화 추세에 의해 계속적으로 채널 길이가 짧아지기 때문에 상술한 LDD 구조의 트랜지스터 역시 쇼트 채널 현상이 발생하게 된다. 이러한 쇼트 채널 현상을 방지하기 위해 트렌치형 트랜지스터 구조가 제안되었다.
도 1a 및 도 1b는 일반적인 트렌치형 트랜지스터의 제조 공정의 일부를 설명하기 위한 공정 단면도이다.
도 1a를 참조하면, 반도체 기판(10) 상에 하드 마스크의 역할을 하는 산화막(16)을 이용하여 트렌치를 형성하고, 형성된 트렌치의 내부에 게이트 산화막(12) 및 폴리 실리콘 게이트(14)를 형성한다. 이와 같이, 게이트(14)를 형성한 후에, 도 1b에 도시된 바와 같이 하드 마스크 패턴(16)을 건식 식각에 의해 제거한다. 이 때, 하드 마스크 패턴(16)을 제거하기 위해 건식 식각할 때, 하드 마스크 패턴(16) 뿐만 아니라 게이트 산화막(12)의 일부(20)가 함께 식각된다. 결국, 일반적인 트렌치형 트랜지스터 제조 방법에 의할 경우, 하드 마스크 패턴(16)을 제거할 때, 게이트 산화막(12')이 손상되는 현상(20)이 발생하는 문제점이 있다.
본 발명이 이루고자 하는 기술적 과제는, 트렌치를 형성할 때 이용된 마스크 패턴을 제거할 때 게이트 산화막이 손상되지 않도록 하는 트렌치형 트랜지스터의 제조 방법을 제공하는 데 있다.
상기 과제를 이루기 위한 본 발명에 의한 트렌치형 트랜지스터의 제조 방법은, 반도체 기판상에 게이트용 트렌치를 정의하는 마스크 패턴을 형성하는 단계와, 상기 마스크 패턴을 이용하여 상기 반도체 기판에 트렌치를 형성하는 단계와, 트렌치 내벽에 게이트 산화막을 형성하고, 상기 게이트 산화막이 형성된 상기 트렌치 내부에 상기 반도체 기판보다 낮은 높이로 매립되는 게이트를 형성하는 단계와, 마스크 패턴을 포함하는 반도체 기판의 전면에 절연막을 형성하는 단계와, 상기 트렌치 내부에 매립된 상기 게이트 상에만 남도록 상기 게이트 산화막이 노출될때까지 절연막을 식각하는 단계 및 상기 마스크 패턴을 제거하는 단계로 이루어지는 것이 바람직하다.
이상에서 설명한 바와 같이, 본 발명에 의한 트렌치형 트랜지스터의 제조 방법은 트렌치를 형성할 때 이용된 마스크 패턴을 제거하기 이전에 게이트 산화막과 게이트 상부에 절연막을 형성하므로, 마스크 패턴을 제거할 때 게이트 산화막이 손상받지 않도록 하여 트렌치형 트랜지스터의 수율을 향상시키고 및 그의 동작 성능을 안정화시킬 수 있는 효과를 갖는다.
이하, 본 발명에 의한 트렌치형 트랜지스터의 제조 방법의 실시예를 첨부한 도면들을 참조하여 다음과 같이 설명한다.
도 2a 내지 도 2j들은 본 발명의 일 실시예에 따른 트렌치형 트랜지스터의 제조 방법을 설명하기 위한 공정 단면도를 나타낸다.
도 2a를 참조하면, 반도체 기판(30) 상에 에피(epi)층(32)이 형성되어 있다. 여기서, 반도체 기판(30) 상에 에피층(32)이 반드시 형성되어야 하는 것은 아니며, 필요에 따라 형성되지 않을 수도 있다. 에피층(32)은 그의 내부에 드레인 영역(32a)을 포함할 수 있다.
도 2b에 도시된 바와 같이, 반도체 기판(30) 즉, 에피층(32) 상에 게이트용 트렌치를 정의하는 마스크 패턴(34)을 사진 식각 공정을 이용하여 형성한다. 즉, 산화막을 에피층(32b) 상에 형성하고, 감광막(미도시)을 이용한 사진 식각 공정에 의해 산화막을 식각하여 마스크 패턴(34)을 형성할 수 있다.
도 2c에 도시된 바와 같이, 마스크 패턴(34)을 하드 마스크로서 이용하여 반도체 기판(30)의 에피층(32)에 트렌치(36)를 형성한다. 여기서, 트렌치(36)는 에피층(32b) 뿐만 아니라 드레인 영역(32a)에 도달하도록 형성됨을 알 수 있다. 예를 들어, 트렌치(36)는 에피층(32b)의 표면으로부터 1㎛ 내지 2㎛의 깊이까지 형성될 수 있다.
다음에, 도 2d에 도시된 바와 같이, 열 산화(thermal oxidation)법 또는 화학 기상 증착법(CVD:Chemical Vapor Deposition)을 이용하여 트렌치(36)의 내벽에 게이트 산화막(38)을 형성한다.
도 2e에 도시된 바와 같이, 열 산화법 또는 CVD에 의해 형성된 게이트 산화막(38)을 포함한 반도체 기판(30) 즉, 에피층(32b)의 전면에 폴리 실리콘 층(40)을 증착하여 형성한다.
이후, 도 2f에 도시된 바와 같이, 폴리 실리콘 층(40)을 에치백(etch back) 공정에 의해 식각하여 트렌치(36)의 내부에 폴리 실리콘 층(40a)을 형성한다. 트렌치의 내부(36)에 형성된 폴리 실리콘층(40a)은 트렌치형 트랜지스터의 게이트에 해당한다.
게이트 산화막(38) 및 게이트(40a)를 형성한 후에, 반도체 기판(30)상의 에피층(32b)에 이온을 주입하여 에피층(32b)의 표면에서 트렌치(36)에 인접한 영역에 소스 영역(42)을 도 2g에 도시된 바와 같이 형성한다. 따라서, 드레인 영역(32a)과 소스 영역(42) 사이에 수직 방향으로 채널이 형성될 수 있는 구조가 형성됨을 알 수 있다.
다음에, 도 2h에 도시된 바와 같이, 마스크 패턴(34)을 포함하는 반도체 기판(30)상의 에피층(32b)의 전면에 절연막(44)을 증착하여 형성한다. 여기서, 절연막으로서, 질화막이 증착되어 형성될 수 있다.
이후, 도 2i에 도시된 바와 같이 질화막이 게이트 산화막(38)과 게이트(40a) 상에만 잔존하도록 절연막(44)을 예를 들면 블랭킷(blanket) 에칭 방식을 이용하여 식각한다. 그러므로, 질화막(44a)는 트렌치 내의 게이트 산화막(38)과 게이트 상에만 잔류하게 된다. 이와 같이 질화막(44a)을 트렌치 내에 형성한 후에, 도 2j에 도시된 같이, 마스크 패턴(34)을 건식 식각에 의해 제거한다.
결국, 본 발명에 의하면, 마스크 패턴(34)을 제거하기 이전에, 게이트 산화막(38)과 게이트(40a)상에 질화막(44a)을 형성한다. 그러므로, 마스크 패턴(34)을 제거할 때 도 1b에 도시된 바와 같이 게이트 산화막(12')이 함께 식각되어 손상받는 종래와 달리 게이트 산화막(38)은 손상받지 않는다.
도 3a 내지 도 3j들은 본 발명의 다른 실시예에 따른 트렌치형 트랜지스터의 제조 방법을 설명하기 위한 공정 단면도를 나타낸다.
도 2a 내지 도 2j에 도시된 트랜지스터의 경우, 에피층(32) 내부에 드레인 영역(32a)이 형성되어 있다. 그러나, 도 2a 내지 도 2j에 도시된 바와 같이 에피층(32)에 드레인 영역이 형성되어 있는 대신에, 도 3a 내지 도 3j에 도시된 트랜지스터의 경우, 소스/드레인 이온 주입 공정을 실시하여 소스/드레인 영역을 형성된다. 이를 제외하면, 도 3a 내지 도 3j에 도시된 본 발명에 의한 제조 방법은 도 2a 내지 도 2j에 도시된 제조 방법과 동일하므로, 동일한 부분에 대한 설명은 생략한다.
도 3g를 참조하면, 게이트 산화막(38)과 게이트(40a)를 형성한 이후에, 반도체 기판(30) 상의 에피층(32)의 표면에서 게이트 산화막(38) 및 게이트(40a)가 형성되어 있는 트렌치의 좌우에 이온을 주입하여 소스/드레인 영역(50 및 52)을 형성한다. 소스/드레인 영역(50 및 52)을 형성한 이후의 도 3h 내지 도 3j의 공정은 도 2h 내지 도 2j의 공정과 동일하다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 명백할 것이다.
도 1a 및 도 1b는 일반적인 트렌치형 트랜지스터의 제조 공정의 일부를 설명하기 위한 공정 단면도이다.
도 2a 내지 도 2j들은 본 발명의 일 실시예에 따른 트렌치형 트랜지스터의 제조 방법을 설명하기 위한 공정 단면도를 나타낸다.
도 3a 내지 도 3j들은 본 발명의 다른 실시예에 따른 트렌치형 트랜지스터의 제조 방법을 설명하기 위한 공정 단면도를 나타낸다.
* 도면의 주요부분에 대한 부호의 설명
30 : 반도체 기판 32 : 에피층
34 : 마스크 패턴 36 : 트렌치
38 : 게이트 산화막 40a : 게이트
42 : 소스 영역 44a : 질화막
50/52 : 소스/드레인 영역

Claims (6)

  1. 반도체 기판상에 게이트용 트렌치를 정의하는 마스크 패턴을 형성하는 단계;
    상기 마스크 패턴을 이용하여 상기 반도체 기판에 트렌치를 형성하는 단계;
    상기 트렌치 내벽에 게이트 산화막을 형성하고, 상기 게이트 산화막이 형성된 상기 트렌치 내부에 상기 반도체 기판보다 낮은 높이로 매립되는 게이트를 형성하는 단계;
    상기 마스크 패턴을 포함하는 상기 반도체 기판의 전면에 절연막을 형성하는 단계;
    상기 트렌치 내부에 매립된 상기 게이트 상에만 남도록 상기 게이트 산화막이 노출되때까지 상기 절연막을 식각하는 단계; 및
    상기 마스크 패턴을 제거하는 단계를 구비하는 것을 특징으로 하는 트렌치형 트랜지스터의 제조 방법.
  2. 제1 항에 있어서, 상기 트렌치형 트랜지스터의 제조 방법은,
    상기 게이트 산화막과 상기 게이트를 형성한 후에, 상기 반도체 기판의 표면에서 상기 트렌치에 인접한 영역에 소스 영역을 형성하는 단계를 더 구비하고,
    상기 반도체 기판상에 드레인 영역이 마련되는 것을 특징으로 하는 트렌치형 트랜지스터의 제조 방법.
  3. 제1 항에 있어서, 상기 트렌치형 트랜지스터의 제조 방법은,
    상기 게이트 산화막과 상기 게이트를 형성한 후에, 상기 반도체 기판의 표면 에서 상기 트렌치에 인접한 영역에 소스/드레인 영역을 형성하는 단계를 더 구비하는 것을 특징으로 하는 트렌치형 트랜지스터의 제조 방법.
  4. 제1 항에 있어서, 상기 절연막은 질화막인 것을 특징으로 하는 트렌치형 트랜지스터의 제조 방법.
  5. 제1 항에 있어서, 상기 마스크 패턴은 산화막인 것을 특징으로 하는 트렌치형 트랜지스터의 제조 방법.
  6. 제1 항에 있어서, 상기 절연막은 블랭킷 에칭 방식에 의해 식각되는 것을 특징으로 하는 트렌치형 트랜지스터의 제조 방법.
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KR102132646B1 (ko) * 2018-12-31 2020-07-10 포항공과대학교 산학협력단 표면 개질을 통하여 균일한 두께의 게이트 산화막을 형성하는 SiC MOSFET의 제조 방법 및 이를 이용하여 제조한 SiC MOSFET

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