KR101004807B1 - 채널 펀치 내성이 증가된 굽은 채널의 고전압트랜지스터의 구조 및 그 제조방법 - Google Patents
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Abstract
본 발명은 게이트로 정의되는 채널길이는 그대로 두고, 굽은 채널을 써서 유효채널 길이만을 증기시킴으로써 디자인 룰(DR; design rule)을 작게 할 수 있는 채널 펀치 내성이 증가된 굽은 채널의 고전압 트랜지스터의 구조 및 그 제조방법을 제공하는 것이다. 채널 펀치 내성이 증가된 굽은 채널의 고전압 트랜지스터의 제조방법은 실리콘 기판 상에 산화 공정을 실행하여 패드 산화막을 형성한 후, 패드 산화막 상에 LOCOS 질화막을 순차적으로 형성하는 단계와, 필드 산화막을 성장시키는 단계와, 고전압 부분을 포토레지스트로 개방하여 습식 식각의 방법으로 필드 산화막을 제거하는 단계와, 고전압 게이트를 형성하기 위하여 폴리층을 증착하는 단계와, 폴리층을 CMP와 같은 공정을 이용하여 평탄화 공정을 실시함으로써, 고전압 게이트를 형성하는 단계와, LOCOS 질화막을 제거하는 단계와, DDD 구조를 형성하기 위하여 실리콘 기판의 소정 영역에 이온주입을 실시하는 단계와, DDD 구조를 형성하기 위하여 노(furnace)에서 어닐링을 실시함으로써, 이온이 확산된 영역을 형성하는 단계와, 고전압 N+ 이온주입을 실시함으로써, N+ 영역을 형성하는 단계를 포함한다.
굽은 채널, 고전압 트랜지스터, 채널 펀치 내성
Description
도 1은 종래 기술에 따라 제조된 이중 확산된 드레인(DDD; double diffused drain) 구조의 고전압 트랜지스터를 설명하기 위한 단면도를 도시한다.
도 2a 내지 2i는 본 발명의 바람직한 실시예에 따라 제조된 채널 펀치 내성이 증가된 굽은 채널의 고전압 트랜지스터의 제조방법을 설명하기 위한 단면도들이다.
도 3은 본 발명의 바람직한 실시예에 따라 제조된 채널 펀치 내성이 증가된 굽은 채널의 고전압 트랜지스터의 구조를 설명하기 위한 단면도이다.
- 도면의 주요부분에 대한 부호의 설명 -
100 : 실리콘 기판 102 : 패드 산화막
104 : LOCOS 질화막 106 : 필드 산화막
108 : 고전압 게이트 116 : N 웰
118 : DDD 구조
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 보다 상세하게는, 산화 및 자기정렬 접합(self-align junction) 공정을 이용함으로써, 굽은 채널을 형성하여 소오스와 드레인 거리를 멀리함으로써 채널펀치로 인한 브레이크다운(break down) 내성을 증가시킬 수 있는 채널 펀치 내성이 증가된 굽은 채널의 고전압 트랜지스터의 구조 및 그 제조방법에 관한 것이다.
일반적으로, 고전압 트랜지스터 형성시 디자인 룰을 작게 하기 위해 채널의 길이를 작게 하는 것이 유리하지만, 길이가 작을수록 채널펀치 쓰로우가 발생할 확률이 높아지는데, 이러한 펀치 특성 불량은 소오스와 드레인 접합의 공핍층이 만나면서 발생하는데 근본적으로 소오스와 드레인의 거리를 멀리하면 해결이 가능하다.
도 1은 종래 기술에 따라 제조된 이중 확산된 드레인(DDD; double diffused drain) 구조(12)의 고전압 트랜지스터(10)를 설명하기 위한 단면도를 도시한다.
도 1에 도시한 바와 같이, 고전압 트랜지스터(10)의 경우 접합 및 채널 BV를 확보하는 것이 필요한데, 접합 BV를 확보하기 위하여 이중확산된 드레인(DDD; double diffused drain) 구조(12)의 그레이디드 접합(graded junction)을 사용하지만, 측면 확산(A)의 발생으로 펀치 쓰로우가 발생하여 짧은 채널 BV가 급격하게 낮아진다.
일반적인 낮은 전압 트랜지스터에서는 할로(halo)를 사용하여 펀치 쓰로우를 억제하는 방법을 사용한다.
하지만, 고전압 소자에서는 할로를 사용하면 접합 BV가 낮아지는 문제가 발생하며, 이를 개선하기 위한 방법은 채널의 길이를 증대시키는 것이 최선의 방법이다.
그러나, 이의 개선을 위하여 채널의 길이를 증가시키면, 디자인 룰이 커지는 문제가 발생하게 된다.
본 발명은 상기와 같은 문제점을 해결하기 위해 창작된 것으로서, 본 발명의 주목적은 게이트로 정의되는 채널길이는 그대로 두고, 굽은 채널을 써서 유효채널 길이만을 증기시킴으로써 디자인 룰(DR; design rule)을 작게 할 수 있는 채널 펀치 내성이 증가된 굽은 채널의 고전압 트랜지스터의 구조 및 그 제조방법을 제공하는 것이다.
또한, 본 발명은 굽은 채널을 형성하는 방법으로 국부산화 실리콘(LOCOS; local oxidation of silicon) 형성 단계를 이용하면 고전압 트랜지스터 제조를 위하여 추가 공정, 즉 실리콘 식각 또는 산화를 수행할 필요가 없는 채널 펀치 내성이 증가된 굽은 채널의 고전압 트랜지스터의 구조 및 그 제조방법을 제공하는 것이다.
상기와 같은 목적을 실현하기 위한 본 발명은 실리콘 기판 상에 산화 공정을 실행하여 패드 산화막을 형성한 후, 패드 산화막 상에 LOCOS 질화막을 순차적으로 형성하는 단계와, 필드 산화막을 성장시키는 단계와, 고전압 부분을 포토레지스트로 개방하여 습식 식각의 방법으로 필드 산화막을 제거하는 단계와, 고전압 게이트를 형성하기 위하여 폴리층을 증착하는 단계와, 폴리층을 CMP와 같은 공정을 이용하여 평탄화 공정을 실시함으로써, 고전압 게이트를 형성하는 단계와, LOCOS 질화막을 제거하는 단계와, DDD 구조를 형성하기 위하여 실리콘 기판의 소정 영역에 이온주입을 실시하는 단계와, DDD 구조를 형성하기 위하여 노(furnace)에서 어닐링을 실시함으로써, 이온이 확산된 영역을 형성하는 단계와, 고전압 N+ 이온주입을 실시함으로써, N+ 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 채널 펀치 내성이 증가된 굽은 채널의 고전압 트랜지스터의 제조방법을 제공한다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이다.
도 2a 내지 2i는 본 발명의 바람직한 실시예에 따라 제조된 채널 펀치 내성이 증가된 굽은 채널의 고전압 트랜지스터의 제조방법을 설명하기 위한 단면도들이다.
먼저, 도 2a에 도시한 바와 같이, 실리콘 기판(100) 상에 산화 공정을 실행하여 패드 산화막(102)을 형성한 후, 패드 산화막(102) 상에 LOCOS 질화막(104)을 순차적으로 형성한다.
이어서, 도 2b에 도시한 바와 같이, 필드 산화막(106)을 성장시킨다.
다음 단계로, 도 2c에 도시한 바와 같이, 고전압 부분을 포토레지스트로 개방하여 습식 식각의 방법으로 필드 산화막(106)을 제거한다. 이때, 수평 채널 트랜지스터를 포함하는 영역은 포토레지스트로 패시베이션한다.
그리고, 도 2d에 도시한 바와 같이, 고전압 게이트를 형성하기 위하여 폴리층(107)을 증착한다.
이어서, 도 2e에 도시한 바와 같이, 고전압 게이트 폴리층(107)을 화학적 기계적 연마(CMP; chemical mechanical polishing)와 같은 공정을 이용하여 평탄화 공정을 실시함으로써, 고전압 게이트(108)를 형성한다.
계속하여, 도 2f에 도시한 바와 같이, LOCOS 질화막(104)을 제거한다.
그리고 나서, 도 2g에 도시한 바와 같이, 고전압 이중확산된 드레인(DDD; double diffused drain) 구조를 형성하기 위하여 실리콘 기판(100)의 트랜지스터의 소스 및 드레인이 형성될 영역(110)에 이온주입을 실시한다.
다음 단계로, 도 2h에 도시한 바와 같이, DDD 구조를 형성하기 위하여 노(furnace)에서 어닐링을 실시함으로써, 이온이 확산된 영역(112)을 형성한다.
그리고, 도 2i에 도시한 바와 같이, 고전압 N+ 이온주입을 실시함으로써, N+ 영역(116)을 형성한다.
도 3은 본 발명의 바람직한 실시예에 따라 제조된 채널 펀치 내성이 증가된 굽은 채널의 고전압 트랜지스터의 구조를 설명하기 위한 단면도이다.
도 3에 도시한 바와 같이, 굽은 채널의 고전압 트랜지스터의 구조는 DDD 구 조(118)를 갖는다. 이렇게, 본 발명의 바람직한 실시예에 따른 굽은 채널 공정으로 형성된 고전압 트랜지스터는 다음과 같은 특징을 갖는다.
먼저, 형성된 접합은 기존의 방법으로 제조된 트랜지스터의 접합과 동일한 농도 기울기를 가지므로 동일한 접합 BV를 가지게 된다.
또한, 제안된 공정에서는 게이트 폴리(108) 형성 후, DDD 구조(118)를 형성하는 구조로 표기하였으나 폴리 증착 전에 드리프트 드레인(drift drain)을 형성하는 구조에도 동일한 효과를 나타낼 수 있게 된다.
그리고, 채널 길이는 폴리 게이트 길이(PL)로 정해지는 것이 아니고 접합 대 접합 사이의 채널로 정해지며, 이때 폴리 길이(PL)를 일정하게 한 경우에도 유효한 채널 길이를 증가시킬 수 있다.
그리고, 유효 채널 길이를 증가시키는 방법으로 LOCOS 단계에서 필드 산화막 형성 단계를 이용함으로써 고전압 트랜지스터의 굽은 채널을 형성함으로서 부가적인 식각 공정이 필요하지 않게 된다.
마지막으로, LOCOS 질화막(104)을 사용하여 자기정렬 고전압 폴리를 정의함으로서 민감한 포토 공정을 줄일 수 있다.
한편, 본 발명의 다른 실시예에 따르면, 제안된 공정에는 게이트 폴리를 형성한 후, DDD를 형성하는 구조로 표기하였으나 폴리 증착 전에 드리프트 드레인을 형성하는 구조 및 약하게 도핑된 드레인(LDD; lightly doped drain) 구조에도 동일한 효과를 나타낼 수 있다.
그리고, LOCOS 질화막을 사용하여 자기정렬 게이트 폴리를 형성하였으나, 실 제로 유효채널은 접합에 의하여 결정되므로 자기정렬이 아닌 폴리를 따로 정의하는 방법에도 사용할 수 있다.
또한, 추가 공정을 포함하지 않고 연속적인 채널을 형성하기 위한 방법으로 LOCOS 단계에서 필드 산화를 적용한 것이며, 추가로 굽은 채널을 형성하기 위한 실리콘 식각이 포함되는 공정에도 적용이 가능하다.
본 발명을 본 명세서 내에서 몇몇 바람직한 실시예에 따라 기술하였으나, 당업자라면 첨부한 특허 청구 범위에서 개시된 본 발명의 진정한 범주 및 사상으로부터 벗어나지 않고 많은 변형 및 향상이 이루어질 수 있다는 것을 알 수 있을 것이다.
상기한 바와 같이, 본 발명은 고전압 트랜지스터 제조시 굽은 채널을 형성함으로서, 폴리 게이트 길이를 일정하게 한 경우에도 유효 채널 길이를 증가시킬 수 있어서, 채널 펀치 내성을 증가시킬 수 있는 효과가 있다.
또한, 본 발명은 접합 영역에 작용되는 것은 아니기 때문에 드리프트 드레인 또는 이중 확산 드레인 또는 약하게 도핑된 드레인 구조 모두에 적용되더라도 동일한 채널 펀치 내성증가 효과를 기대할 수 있다.
또한, 본 발명은 굽은 채널을 형성하는 단계를 LOCOS 필드 산화에서 실시함으로서 추가적인 굽은 채널을 형성하기 위한 공정이 필요 없으며, 채널의 굽은 상태가 연속적이기 때문에 소자 특성상에도 유리하다.
Claims (5)
- 실리콘 기판 상에 산화 공정을 실행하여 패드 산화막을 형성한 후, 패드 산화막 상에 LOCOS 질화막을 순차적으로 형성하는 단계와,필드 산화막을 성장시키는 단계와,고전압 부분을 포토레지스트로 개방하여 습식 식각의 방법으로 상기 필드 산화막을 제거하는 단계와,고전압 게이트를 형성하기 위하여 폴리층을 증착하는 단계와,상기 폴리층에 대하여 평탄화 공정을 실시함으로써, 상기 고전압 게이트를 형성하는 단계와,상기 LOCOS 질화막을 제거하는 단계와,DDD 구조를 형성하기 위하여 트랜지스터의 소스 및 드레인이 형성될 영역에 이온주입을 실시하는 단계와,상기 DDD 구조를 형성하기 위하여 노(furnace)에서 어닐링을 실시함으로써, 이온이 확산된 영역을 형성하는 단계와,고전압 N+ 이온주입을 실시함으로써, N+ 영역을 형성하는 단계를포함하는 것을 특징으로 하는 채널 펀치 내성이 증가된 굽은 채널의 고전압 트랜지스터의 제조방법.
- 제 1항에 있어서, 상기 고전압 부분을 포토레지스트로 개방하는 단계는, 수평 채털 트랜지스터를 포함하는 영역은 포토레지스트로 패시베이션하는 것을 특징으로 하는 채널 펀치 내성이 증가된 굽은 채널의 고전압 트랜지스터의 제조방법.
- 제 1항에 있어서, 상기 고전압 게이트는 자기정렬 고전압 게이트 공정에 의하여 형성되는 것을 특징으로 하는 채널 펀치 내성이 증가된 굽은 채널의 고전압 트랜지스터의 제조방법.
- 제 1항에 있어서, 상기 고전압 게이트가 고전압 폴리를 따로 정의하는 방법으로 형성되는 것을 특징으로 하는 채널 펀치 내성이 증가된 굽은 채널의 고전압 트랜지스터의 제조방법.
- 실리콘 기판에 형성된 게이트 산화막,상기 게이트 산화막 위에 형성된 폴리 게이트,상기 실리콘 기판에 형성되며 상기 폴리 게이트 양 측면에 형성된 DDD 구조의 이온 확산 영역,상기 게이트 산화막 아래에 형성된 굽은 채널,굽은 채널에 의해 유효 채널길이가 수평 채널 구조보다 증가하여 채널 펀치 내성이 증가된 고전압 트랜지스터.
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Patent Citations (2)
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