KR20020030702A - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

막 두께가 얇은 게이트 절연막을 갖는 MISFET과 막 두께가 두꺼운 게이트 절연막을 갖는 MISFET이 혼재하는 반도체 장치에 있어서, 막 두께가 두꺼운 게이트 절연막을 갖는 MISFET의 핫 캐리어 내성을 향상시킨다.
기판(10)의 제1 영역에 두꺼운 막 두께의 게이트 산화막(후막 산화막)(14)을 형성하고, 제2 영역에 얇은 막 두께의 게이트 산화막(박막 산화막)(15)을 형성한 후, 이들의 게이트 산화막(l4, 15)에 산화질화 처리를 실시하는 공정과, 이들 게이트 산화막(14, 15) 상에 게이트 전극(1a∼1d)을 형성하는 공정과, 게이트 전극(1a∼1d)을 형성하는 공정의 전 또는 후에, 두꺼운 막 두께의 게이트 산화막(후막 산화막)(14)과 기판(10)의 계면 중 적어도 일부에, 질소 또는 질소 원자를 포함하는 이온을 주입함으로써, 고 산화질화 영역(112)을 형성하는 공정을 포함하고 있다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 반도체 장치 및 그 제조 기술에 관한 것으로, 특히, MISFET(Metal Insu1ator Semiconductor Field Effect Transistor)의 게이트 절연막과 반도체 기판의 계면에 함유시키는 질소의 양을 최적화함으로써, 핫 캐리어 내성(hot carrier reliability) 등의 디바이스 신뢰성을 높이는 기술에 관한 것이다.
최근, 게이트 산화막을 NO나 N2O 등의 가스 중에서산화질화(oxynitridation)하고, 게이트 산화막과 실리콘 기판의 계면에 질소 원자를 파일 업시킴으로써 n 채널형 MISFET의 핫 캐리어 내성을 높여, p형 다결정 실리콘 게이트에서의 붕소(B) 침투(boron penetration)를 억제할 수 있다는 것이 분명해져, 논리 제품에 있어서 실용화되고 있다.
그러나 이 때, 게이트 산화막과 실리콘 기판과의 계면(이하, SiO2/Si 계면이라고도 함)의 질소량을 지나치게 늘리면, p 채널형 MISFET의 열화가 심하게 된다는 것도 보고되어 있다(예를 들면, 1999 VLSI 심포지움 다이제스트 오브 테크니컬 페이퍼 p.73에 기술되어 있는 NBTI(negative bias temperature instability). 따라서, 상기 계면에서의 질소량의 제어는 중요한 과제이다.
또한, 산화질화 프로세스의 대체법으로서, 예를 들면 일본 특허 공개 평성 제10-79506호 공보에 기재된 바와 같이, 질소 혹은 질소를 포함하는 이온을 게이트 전극 가공 후의 소스, 드레인 확장 형성 시에 이온 주입함으로써 마찬가지 효과가 얻어지는 것이 알려져 있다. 도 84는 그 일례를 나타내는 실험 결과이며, 도우즈량 1×l015cm-2이상의 질소 원자로 2자리수 가까운 핫 캐리어 내성의 향상이 실현되어 있다.
그런데, 본 발명자의 검토에 의하면, 최근의 논리 LSI 제품은 2수준의 두께(dual oxide thickness)를 갖는 게이트 산화막(이하, 이들 게이트 산화막을 박막, 후막이라고 부르고 구별함)을 이용하고 있기 때문에, 동일한 산화질화 처리에서는 후막에 대한 질소량이 부족한 결과, 후막을 사용한 n 채널형 MISFET의 핫 캐리어 내성이 부족하게 된다고 하는 문제가 있었다. 한편, 후막에 맞추어 산화질화 조건을 결정한 경우에는, 박막의 질소량이 과잉으로 되어, p 채널형 MISFET의 NBTI 내성이 악화되거나, 혹은 고정 전하가 증가되어 n 채널 MISFET 및 p 채널 MISFET의 임계 전압(threshold voltage)이 크게 시프트한다고 하는 문제가 있었다. 이것을 도면을 이용하여 구체적으로 설명한다.
도 79∼도 83은 2수준의 두께를 갖는 게이트 산화막을 이용한 CMOS 프로세스 플로우의 개요를 나타낸 것이다. 실리콘(Si) 기판(이하, 단순히 기판이라고 함)(10)에 얕은 홈 소자 분리 영역(11)을 형성하고, n 채널형 MISFET용의 p형 웰(12), p 채널형 MISFET용의 n형 웰(13)을 형성한 후, 기판(10)의 표면을 전면 산화하여 후막 산화막(14)을 형성한다(도 79). 다음에, 후막 MISFET부의 기판(10)을 레지스트 마스크(111)로 덮고, 박막 MISFET부의 후막 산화막(14)을 에칭에 의해 제거한다(도 80). 다음에, 기판(10)의 표면을 세정한 후, 기판(10)을 재산화(reoxidize)함으로써, 박막 MISFET부의 기판(10)에 박막 산화막(15)을 형성한다(도 81). 또, 후막 산화막(14)은 상기 세정 공정에서 약간 막 두께가 감소되지만, 상기 재산화에 의해서 원하는 막 두께를 갖게 된다. 또한 그 후, NO 가스를 이용하여 기판(10)의 전면을 산화질화 처리하여, 게이트 산화막(14, 15)과 기판(10)의 계면에 소망하는 양의 질소 원자가 함유되도록 한다.
다음에, 기판(10) 상에 피착한 다결정 실리콘막을 패터닝하여 게이트 전극(31, 32)을 형성한 후, 후막 MISFET부의 p형 웰(12)에 확장(extension) 영역(n-형 반도체 영역)(113), 펀치 스루(punch through) 억제를 위한 할로우 영역(p형 반도체 영역)(114)을 형성하고, n형 웰(13)에 확장 영역(p-형 반도체 영역)(116), 할로우 영역(n형 반도체 영역)(117)을 형성한다. 또한, 박막 MISFET부의 p형 웰(12)에 확장 영역(n-형 반도체 영역)(119), 할로우 영역(p형 반도체 영역)(120)을 형성하고, n형 웰(13)에 확장 영역(p-형 반도체 영역)(122), 할로우 영역(n형 반도체 영역)(123)을 형성한다(도 82).
다음에, 게이트 전극(31a, 31b, 32a, 32b)의 측벽에 측벽 스페이서(124)를 형성하고, 계속해서 기판(10)에 비소 이온, 불화 붕소(BF2) 이온을 주입함으로써, n 채널형 MISFET의 소스, 드레인을 구성하는 고 불순물 농도의 n+형 반도체 영역(125), p 채널형 MISFET의 소스, 드레인을 구성하는 고 불순물 농도의 p+형 반도체 영역(126)을 형성한 후, n 채널형 MISFET의 소스, 드레인(n+형 반도체 영역(125))의 표면 및 p 채널형 MISFET의 소스, 드레인의 표면(p+형 반도체 영역(126))에 각각 실리사이드층(127)을 형성한다(도 83).
그런데, 상기 한 프로세스에서는 1회의 산화질화 공정(oxynitridation step)으로 2수준의 두께의 게이트 산화막(14, 15)을 처리하기 때문에, 후막 게이트 산화막(14)과 기판(10)의 계면의 질소량은, 박막 게이트 산화막(15)과 기판(10)의 계면의 질소량보다 적어져, 후막을 사용한 MISFET의 핫 캐리어 내성이 불충분하게 된다.
도 85는 계면 질소량의 기초 산화막 두께 의존성을 조사한 실험 결과이지만, 현재, 박막(2.5nm)과 후막(7nm)에서는 5배 가까이의 질소량 차가 존재함을 알 수 있다. 이하, 이 현상을 간단한 모델에 의해 고찰한다.
NO 등의 가스 중에서 표면 산화한 Si 기판을 열 처리하면, NO 분자 등의 질화종이 산화막 중에 고체 용융하고, 열 확산함으로써 SiO2/Si 계면에 도달한다. 계면은 질소와 결합 가능한 부위(사이트)의 밀도가 높기 때문에, 확산에 대한 싱크(sink)로서 기능한다고 생각된다. 이 가정을 바탕으로, 산화막 중의 질화종 농도를 고려하면, 산화막 두께가 얇을 때에는, 도 86에 도시한 바와 같은 직선적인 분포를 갖고, 질화종의 플럭스 F는 Ns/tox(Ns:NO 분자 등의 산화막 표면 농도(고체 용융 한도(solid solbility)로 결정됨), tox: 기초 산화막 두께)에 비례한다. 따라서, 계면의 질소량 N은 dN/dt=F로부터, tox에 반비례한다는 것이 유도된다. 실제로는 산화막 두께가 두꺼워지면, 도 87에 도시한 바와 같은 상보 오차 함수(complementary error function)적인 분포가 되기 때문에, 플럭스 F는 직선 근사보다 감소한다. 따라서, 한번의 산화질화 프로세스에 의해 2 종류의 막 두께를 갖는 산화막을 처리하는 경우, 후막의 계면 질소량은 기껏해야 박막의 질소량 x 막 두께의 역비로 된다는 것을 알 수 있다. 금후, 후막의 막 두께를 바꾸지 않고서, 박막의 박막화를 더욱 진행시키는 방향이 유력하기 때문에, 질소량의 차는 점점 더 넓어지는 방향에 있다.
또한, DRAM(Dynamic Random Access Memory) 혼재 논리 제품에 있어서는, 논리측을 기준으로 하여 전면 산화질화 처리를 행하고 있기 때문에, DRAM의 메모리 셀 트랜지스터로의 B(붕소) 채널 주입량이 많아지고 있다. 즉, DRAM의 주변 회로를 구성하는 MISFET의 핫 캐리어 내성을 향상시키기 위해서 산화질화 처리를 행하면, SiO2/Si 계면의 플러스의 고정 전하의 발생에 의해서 n 채널형 MISFET의 임계치 전압이 저하되기 때문에, 메모리 셀을 구성하는 n 채널형 MISFET의 채널 B 이온 주입량도 늘리지 않으면 안 된다. 그 결과, 기판 중의 B 농도가 높아져 pn 접합 전계가 강하여지고, 누설 전류가 증가하여, 데이터 보유 특성이 저하된다고 하는 DRAM 특유의 문제가 생긴다. 이것은 장래적으로 고집적의 DRAM을 혼재함에 따라서 점점 더 심각해지는 문제이다.
본 발명의 목적은 막 두께가 얇은 게이트 절연막을 갖는 MISFET과 막 두께가 두꺼운 게이트 절연막을 갖는 MISFET이 혼재하는 반도체 장치에 있어서, 막 두께가 두꺼운 게이트 절연막을 갖는 MISFET의 핫 캐리어 내성을 향상시키는 기술을 제공하는 데에 있다.
본 발명의 상기 및 그 밖의 목적과 신규인 특징은, 본 명세서의 기술 및 첨부 도면에서 명백해질 것이다.
본원에 있어서 개시되는 발명 중, 대표적이지만 개요를 간단히 설명하면 다음과 같다. 즉, 본 발명의 반도체 장치는, 제 l 게이트 절연막을 갖는 제1 n 채널및 p 채널 MISFET과, 상기 제1 MISFET보다도 막 두께가 두꺼운 제2 게이트 절연막을 갖는 제2 n 채널 및 p 채널 MISFET을 구비한 반도체 장치에 있어서, 상기 제2 게이트 절연막과 기판의 계면 중 적어도 일부에, 상기 제1 게이트 절연막과 상기 기판의 계면에 존재하는 양과 동등 이상의 질소가 함유되어 있는 것이다. 또한, 상기 제2 n 채널 MISFET의 게이트 절연막과 기판의 계면 중 적어도 일부에, 상기 제2 p 채널 MISFET의 게이트 절연막과 상기 기판의 계면에 존재하는 양 이상의 질소가 함유되어 있는 것이다.
본 발명의 반도체 장치는, 기판의 주면의 제1 영역에 DRAM의 메모리 셀을 구성하는 n 채널형 MISFET이 형성되고, 상기 기판의 주면의 제2 영역에 상기 DRAM의 주변 회로 또는 논리 LSI를 구성하는 n 채널형 MISFET 및 p 채널형 MISFET이 형성되고, 상기 DRAM의 주변 회로 또는 논리 LSI를 구성하는 n 채널형 MISFET 및 p 채널형 MISFET의 게이트 절연막과 상기 기판의 계면 중 적어도 일부에 질소가 함유되어 있는 것이다.
본 발명의 반도체 장치의 제조 방법은 이하의 공정을 포함하고 있다.
(a) 기판의 주면의 제1 영역에 제1 게이트 절연막을 형성하고, 상기 기판의 주면의 제2 영역에 상기 제1 게이트 절연막보다도 막 두께가 두꺼운 제2 게이트 절연막을 형성하는 공정,
(b) 상기 제1 및 제2 게이트 절연막에 산화질화 처리를 실시하는 공정,
(c) 상기 제1 게이트 절연막의 상부에 제1 MISFET의 제1 게이트 전극을 형성하고, 상기 제2 게이트 절연막의 상부에 제2 MISFET의 제2 게이트 전극을 형성하는공정,
(d) 상기 (a) 공정의 전 또는 후에, 혹은 상기 (c) 공정의 전 또는 후에, 상기 제2 게이트 절연막과 상기 기판의 계면 중 적어도 일부에 질소 또는 질소 원자를 포함하는 이온을 주입하는 공정.
본 발명의 반도체 장치의 제조 방법은 이하의 공정을 포함하고 있다.
(a) 기판의 주면에 제2 게이트 절연막을 형성하는 공정,
(b) 상기 제2 게이트 절연막에 제1 산화질화 처리를 실시하는 공정,
(c) 상기 기판의 제1 영역의 상기 제2 게이트 절연막을 제거하고, 상기 기판의 제2 영역에 상기 제2 게이트 절연막을 남기는 공정,
(d) 상기 기판을 산화함으로써, 상기 기판의 제1 영역에 상기 제2 게이트 절연막보다도 막 두께가 얇은 제1 게이트 절연막을 형성하는 공정,
(e) 상기 제1 및 제2 게이트 절연막에 제2 산화질화 처리를 실시하는 공정,
(f) 상기 제1 게이트 절연막의 상부에 제1 MISFET의 제1 게이트 전극을 형성하고, 상기 제2 게이트 절연막의 상부에 제2 MISFET의 제2 게이트 전극을 형성하는 공정.
도 1은 본 발명의 제1 실시예인 논리 LSI의 제조 방법을 나타내는 반도체 기판의 주요부 단면도.
도 2는 본 발명의 제1 실시예인 논리 LSI의 제조 방법을 나타내는 반도체 기판의 주요부 단면도.
도 3은 본 발명의 제1 실시예인 논리 LSI의 제조 방법을 나타내는 반도체 기판의 주요부 단면도.
도 4는 본 발명의 제1 실시예인 논리 LSI의 제조 방법을 나타내는 반도체 기판의 주요부 단면도.
도 5는 본 발명의 제1 실시예인 논리 LSI의 제조 방법을 나타내는 반도체 기판의 주요부 단면도.
도 6은 본 발명의 제1 실시예인 논리 LSI의 제조 방법을 나타내는 반도체 기판의 주요부 단면도.
도 7은 본 발명의 제1 실시예인 논리 LSI의 제조 방법을 나타내는 반도체 기판의 주요부 단면도.
도 8은 본 발명의 제1 실시예인 논리 LSI의 제조 방법을 나타내는 반도체 기판의 주요부 단면도.
도 9는 본 발명의 제1 실시예인 논리 LSI의 제조 방법을 나타내는 반도체 기판의 주요부 단면도.
도 10은 본 발명의 제1 실시예인 논리 LSI의 제조 방법을 나타내는 반도체 기판의 주요부 단면도.
도 11은 본 발명의 제2 실시예인 DRAM 혼재 논리 LSI의 제조 방법을 나타내는 반도체 기판의 주요부 단면도.
도 12는 본 발명의 제2 실시예인 DRAM 혼재 논리 LSI의 제조 방법을 나타내는 반도체 기판의 주요부 단면도.
도 13은 본 발명의 제2 실시예인 DRAM 혼재 논리 LSI의 제조 방법을 나타내는 반도체 기판의 주요부 단면도.
도 14는 본 발명의 제2 실시예인 DRAM 혼재 논리 LSI의 제조 방법을 나타내는 반도체 기판의 주요부 단면도.
도 15는 본 발명의 제2 실시예인 DRAM 혼재 논리 LSI의 제조 방법을 나타내는 반도체 기판의 주요부 단면도.
도 16은 본 발명의 제2 실시예인 DRAM 혼재 논리 LSI의 제조 방법을 나타내는 반도체 기판의 주요부 단면도.
도 17은 본 발명의 제2 실시예인 DRAM 혼재 논리 LSI의 제조 방법을 나타내는 반도체 기판의 주요부 단면도.
도 18은 본 발명의 제2 실시예인 DRAM 혼재 논리 LSI의 제조 방법을 나타내는 반도체 기판의 주요부 단면도.
도 19는 본 발명의 제2 실시예인 DRAM 혼재 논리 LSI의 제조 방법을 나타내는 반도체 기판의 주요부 단면도.
도 20은 본 발명의 제2 실시예인 DRAM 혼재 논리 LSI의 제조 방법을 나타내는 반도체 기판의 주요부 단면도.
도 21은 본 발명의 제2 실시예인 DRAM 혼재 논리 LSI의 제조 방법을 나타내는 반도체 기판의 주요부 단면도.
도 22는 본 발명의 제2 실시예인 DRAM 혼재 논리 LSI의 제조 방법을 나타내는 반도체 기판의 주요부 단면도.
도 23은 본 발명의 제3 실시예인 논리 LSI의 제조 방법을 나타내는 반도체 기판의 주요부 단면도.
도 24는 본 발명의 제3 실시예인 논리 LSI의 제조 방법을 나타내는 반도체 기판의 주요부 단면도.
도 25는 본 발명의 제3 실시예인 논리 LSI의 제조 방법을 나타내는 반도체 기판의 주요부 단면도.
도 26은 본 발명의 제3 실시예인 논리 LSI의 제조 방법을 나타내는 반도체 기판의 주요부 단면도.
도 27은 본 발명의 제3 실시예인 논리 LSI의 제조 방법을 나타내는 반도체 기판의 주요부 단면도.
도 28은 본 발명의 제3 실시예인 논리 LSI의 제조 방법을 나타내는 반도체기판의 주요부 단면도.
도 29는 본 발명의 제3 실시예인 논리 LSI의 제조 방법을 나타내는 반도체 기판의 주요부 단면도.
도 30은 본 발명의 제3 실시예인 논리 LSI의 제조 방법을 나타내는 반도체 기판의 주요부 단면도.
도 31은 본 발명의 제4 실시예인 DRAM 혼재 논리 LSI의 제조 방법을 나타내는 반도체 기판의 주요부 단면도.
도 32는 본 발명의 제4 실시예인 DRAM 혼재 논리 LSI의 제조 방법을 나타내는 반도체 기판의 주요부 단면도.
도 33은 본 발명의 제4 실시예인 DRAM 혼재 논리 LSI의 제조 방법을 나타내는 반도체 기판의 주요부 단면도.
도 34는 본 발명의 제4 실시예인 DRAM 혼재 논리 LSI의 제조 방법을 나타내는 반도체 기판의 주요부 단면도.
도 35는 본 발명의 제4 실시예인 DRAM 혼재 논리 LSI의 제조 방법을 나타내는 반도체 기판의 주요부 단면도.
도 36은 본 발명의 제4 실시예인 DRAM 혼재 논리 LSI의 제조 방법을 나타내는 반도체 기판의 주요부 단면도.
도 37은 본 발명의 제4 실시예인 DRAM 혼재 논리 LSI의 제조 방법을 나타내는 반도체 기판의 주요부 단면도.
도 38은 본 발명의 제4 실시예인 DRAM 혼재 논리 LSI의 제조 방법을 나타내는 반도체 기판의 주요부 단면도.
도 39는 본 발명의 제4 실시예인 DRAM 혼재 논리 LSI의 제조 방법을 나타내는 반도체 기판의 주요부 단면도.
도 40은 본 발명의 제4 실시예인 DRAM 혼재 논리 LSI의 제조 방법을 나타내는 반도체 기판의 주요부 단면도.
도 41은 본 발명의 제4 실시예인 DRAM 혼재 논리 LSI의 제조 방법을 나타내는 반도체 기판의 주요부 단면도.
도 42는 본 발명의 제4 실시예인 DRAM 혼재 논리 LSI의 제조 방법을 나타내는 반도체 기판의 주요부 단면도.
도 43은 본 발명의 제5 실시예인 논리 LSI의 제조 방법을 나타내는 반도체 기판의 주요부 단면도.
도 44는 본 발명의 제5 실시예인 논리 LSI의 제조 방법을 나타내는 반도체 기판의 주요부 단면도.
도 45는 본 발명의 제5 실시예인 논리 LSI의 제조 방법을 나타내는 반도체 기판의 주요부 단면도.
도 46은 본 발명의 제5 실시예인 논리 LSI의 제조 방법을 나타내는 반도체 기판의 주요부 단면도.
도 47은 본 발명의 제5 실시예인 논리 LSI의 제조 방법을 나타내는 반도체 기판의 주요부 단면도.
도 48은 본 발명의 제5 실시예인 논리 LSI의 제조 방법을 나타내는 반도체기판의 주요부 단면도.
도 49는 본 발명의 제5 실시예인 논리 LSI의 제조 방법을 나타내는 반도체 기판의 주요부 단면도.
도 50은 본 발명의 제5 실시예인 논리 LSI의 제조 방법을 나타내는 반도체 기판의 주요부 단면도.
도 51은 본 발명의 제6 실시예인 DRAM 혼재 논리 LSI의 제조 방법을 나타내는 반도체 기판의 주요부 단면도.
도 52는 본 발명의 제6 실시예인 DRAM 혼재 논리 LSI의 제조 방법을 나타내는 반도체 기판의 주요부 단면도.
도 53은 본 발명의 제6 실시예인 DRAM 혼재 논리 LSI의 제조 방법을 나타내는 반도체 기판의 주요부 단면도.
도 54는 본 발명의 제6 실시예인 DRAM 혼재 논리 LSI의 제조 방법을 나타내는 반도체 기판의 주요부 단면도.
도 55는 본 발명의 제6 실시예인 DRAM 혼재 논리 LSI의 제조 방법을 나타내는 반도체 기판의 주요부 단면도.
도 56은 본 발명의 제6 실시예인 DRAM 혼재 논리 LSI의 제조 방법을 나타내는 반도체 기판의 주요부 단면도.
도 57은 본 발명의 제6 실시예인 DRAM 혼재 논리 LSI의 제조 방법을 나타내는 반도체 기판의 주요부 단면도.
도 58은 본 발명의 제6 실시예인 DRAM 혼재 논리 LSI의 제조 방법을 나타내는 반도체 기판의 주요부 단면도.
도 59는 본 발명의 제6 실시예인 DRAM 혼재 논리 LSI의 제조 방법을 나타내는 반도체 기판의 주요부 단면도.
도 60은 본 발명의 제6 실시예인 DRAM 혼재 논리 LSI의 제조 방법을 나타내는 반도체 기판의 주요부 단면도.
도 61은 본 발명의 제6 실시예인 DRAM 혼재 논리 LSI의 제조 방법을 나타내는 반도체 기판의 주요부 단면도.
도 62는 본 발명의 제6 실시예인 DRAM 혼재 논리 LSI의 제조 방법을 나타내는 반도체 기판의 주요부 단면도.
도 63은 본 발명의 제7 실시예인 논리 LSI의 제조 방법을 나타내는 반도체 기판의 주요부 단면도.
도 64는 본 발명의 제7 실시예인 논리 LSI의 제조 방법을 나타내는 반도체 기판의 주요부 단면도.
도 65는 본 발명의 제7 실시예인 논리 LSI의 제조 방법을 나타내는 반도체 기판의 주요부 단면도.
도 66은 본 발명의 제7 실시예인 논리 LSI의 제조 방법을 나타내는 반도체 기판의 주요부 단면도.
도 67은 본 발명의 제7 실시예인 논리 LSI의 제조 방법을 나타내는 반도체 기판의 주요부 단면도.
도 68은 본 발명의 제7 실시예인 논리 LSI의 제조 방법을 나타내는 반도체기판의 주요부 단면도.
도 69는 본 발명의 제7 실시예인 논리 LSI의 제조 방법을 나타내는 반도체 기판의 주요부 단면도.
도 70은 본 발명의 제7 실시예인 논리 LSI의 제조 방법을 나타내는 반도체 기판의 주요부 단면도.
도 7l은 본 발명의 제8 실시예인 논리 LSI의 제조 방법을 나타내는 반도체 기판의 주요부 단면도.
도 72는 본 발명의 제8 실시예인 논리 LSI의 제조 방법을 나타내는 반도체 기판의 주요부 단면도.
도 73은 본 발명의 제8 실시예인 논리 LSI의 제조 방법을 나타내는 반도체 기판의 주요부 단면도.
도 74는 본 발명의 제8 실시예인 논리 LSI의 제조 방법을 나타내는 반도체 기판의 주요부 단면도.
도 75는 본 발명의 제8 실시예인 논리 LSI의 제조 방법을 나타내는 반도체 기판의 주요부 단면도.
도 76은 본 발명의 제8 실시예인 논리 LSI의 제조 방법을 나타내는 반도체 기판의 주요부 단면도.
도 77은 본 발명의 제8 실시예인 논리 LSI의 제조 방법을 나타내는 반도체 기판의 주요부 단면도.
도 78은 본 발명의 제8 실시예인 논리 LSI의 제조 방법을 나타내는 반도체기판의 주요부 단면도.
도 79는 본 발명자가 검토한 CMOS-논리 LSI의 제조 방법을 나타내는 반도체 기판의 주요부 단면도.
도 80은 본 발명자가 검토한 CMOS-논리 LSI의 제조 방법을 나타내는 반도체 기판의 주요부 단면도.
도 81은 본 발명자가 검토한 CMOS-논리 LSI의 제조 방법을 나타내는 반도체 기판의 주요부 단면도.
도 82는 본 발명자가 검토한 CMOS-논리 LSI의 제조 방법을 나타내는 반도체 기판의 주요부 단면도.
도 83은 본 발명자가 검토한 CMOS-논리 LSI의 제조 방법을 나타내는 반도체 기판의 주요부 단면도.
도 84는 질소 이온 주입량과 핫 캐리어 수명의 관계를 나타내는 그래프.
도 85는 질소 이온 주입량과 핫 캐리어 수명의 관계를 나타내는 그래프.
도 86은 계면 질소량의 기초 산화막 두께 의존성을 나타내는 그래프와 모델도.
도 87은 계면 질소량의 기초 산화막 두께 의존성을 나타내는 그래프와 모델도.
<도면의 주요 부분에 대한 간단한 설명>
1a∼1e : 게이트 전극
10 : 실리콘 기판
11 : 얕은 홈 소자 분리 영역
12 : p형 웰
13 : n형 웰
14 : 게이트 산화막(후막 산화막)
15 : 게이트 산화막(박막 산화막)
16 : n형 다결정 실리콘막
17 : p형 다결정 실리콘막
18 : WN막
19 : W막
21 : p형 웰
25 : 비트선
26 : 컨택트 홀
27 : 하부 전극
28 : 용량 절연막
29 : 상부 전극
31 : n형 다결정 실리콘막
31a, 31b : 게이트 전극
32 : p형 다결정 실리콘막
32a, 32b : 게이트 전극
34 : 고 산화질화 영역
35 : 실리사이드층
72 : 질소 주입 영역
111, 111a∼111f : 레지스트 마스크
112 : 고 산화질화 영역
113 : 확장 영역(n-형 반도체 영역)
114 : 할로우 영역(p형 반도체 영역)
116 : 확장 영역(p-형 반도체 영역)
117 : 할로우 영역(n형 반도체 영역)
119 : 확장 영역(n-형 반도체 영역)
120 : 할로우 영역(p형 반도체 영역)
122 : 확장 영역(p-형 반도체 영역)
123 : 할로우 영역(n형 반도체 영역)
124 : 측벽 스페이서
125 : n+형 반도체 영역(소스, 드레인)
126 : p+형 반도체 영역(소스, 드레인)
127 : 실리사이드층
128 : 제1 층간 절연막
129 : W 플러그
130 : 메탈 배선
131 : 제2 층간 절연막
132 : W 플러그
134 : 메탈 배선
135 : 질화 실리콘막
140, 141 : 컨택트 홀
142 : 다결정 실리콘 플러그
145 : 관통 홀
150, 151 : 산화 실리콘막
155 : 홈
이하, 본 발명의 실시예를 도면에 기초하여 상세히 설명한다. 또, 실시예를 설명하기 위한 전체 도면에 있어서 동일 기능을 갖는 것은 동일한 부호를 붙여, 그 반복 설명은 생략한다.
<제1 실시예>
본 실시예는 소스, 드레인 확장 영역에의 질소 이온 주입의 논리 LSI에의 응용례이다.
우선, 도 1에 도시한 바와 같이, 종래의 방법과 마찬가지로 하여, 실리콘 기판(이하, 기판이라고 함)(10)에 얕은 홈 소자 분리 영역(11)을 형성하고, 계속해서 불순물의 이온 주입에 의해서, n 채널형 MISFET용의 p형 웰(12) 및 p 채널형 MISFET용의 n형 웰(13)을 형성한 후, 기판(10)의 전면을 표면 산화하여 두꺼운 막 두께의 게이트 산화막(후막 산화막)(14)을 형성한다.
다음에, 도 2에 도시한 바와 같이, 종래의 방법과 마찬가지로 하여, 고 내압 MISFET 영역(도면의 좌측 절반)에 후막 산화막(14)을 남기고, 표준 MISFET 영역(도면의 우측 절반)의 후막 산화막(14)만을 제거하여, 표면 세정 후, 기판(10)을 재산화함으로써, 표준 MISFET 영역의 기판(10)의 표면에 얇은 막 두께의 게이트 산화막(박막 산화막)(15)을 형성한다. 또, 후막 산화막(14)은 세정 공정에서 약간 막 두께가 감소되지만, 추가 산화되어 원하는 막 두께를 갖게 되어 있다. 또한, 그 후에, NO 가스를 이용하여 기판(10)의 전면을 1050℃, 30초간 산화질화 처리하고, 박막 산화막(15)의 SiO2/Si 계면에 원하는 양의 질소 원자가 함유되도록 한다(도시하지는 않음). 이 때, 후막 산화막(14)의 SiO2/Si 계면도 동시에 산화질화되지만, 박막부에 비하여 질소량은 적어져 있다.
다음에, 도 3에 도시한 바와 같이, n형 다결정 실리콘막(16)(및 p형 다결정 실리콘막(17)), WN(질화 텅스텐)막(18) 및 W(텅스텐)막(19)의 3층 막으로 이루어지는 폴리 메탈 구조의 게이트 전극(1a∼1d)을 형성한다. n형 다결정 실리콘막(16) 및 p형 다결정 실리콘막(17)은, 기판(10) 상에 다결정 실리콘막을 피착한 후, 그 일부에 P(인) 이온을, 다른 일부에 B(붕소) 이온을 각각 주입함으로써 형성한다. 또, 게이트 전극(1a∼1d)의 상부에는 질화 실리콘막(135)을 형성한다.
다음에, 도 4에 도시한 바와 같이, 고 내압 n 채널형 MISFET 형성 영역만을 개구한 레지스트 마스크(111a)를 이용하여, 질소 이온(N2+, 40KeV, 2x10l5cm-2)를 주입함으로써, 게이트 산화막(14)의 일부에 고 산화질화 영역(112)을 형성한다. 계속해서 P 이온 및 불화 붕소(BF2) 이온을 주입함으로써, 고 내압 n 채널형 MISFET의 확장 영역(n-형 반도체 영역)(113), 할로우 영역(p형 반도체 영역)(114)을 형성한다.
이 때, 질소 이온을 최초로 주입함으로써, 기판(10)의 표면이 프리-비정질화(preamorphize)되어, B나 P의 채널링이 방지되기 때문에, 얕은 접합(확장 영역(113), 할로우 영역(114))을 형성할 수 있다.
다음에, 도 5에 도시한 바와 같이, 고 내압 p 채널형 MISFET 영역만을 개구한 레지스트 마스크(111b)를 이용하여, 불화 붕소 이온, P 이온(115)을 주입함으로써, 고 내압 p 채널형 MISFET의 확장 영역(p-형 반도체 영역)(116), 할로우 영역(n형 반도체 영역)(117)을 형성한다.
다음에, 도 6에 도시한 바와 같이, 상기와 마찬가지로 하여 표준 n 채널형MISFET의 확장 영역(119), 할로우 영역(120)을 형성하고, 도 7에 도시한 바와 같이, p 채널형 MISFET의 확장 영역(122), 할로우 영역(123)을 형성한다. 이 단계에서 단시간 열 처리를 행하면, 불순물이 전기적으로 활성화됨과 동시에, 고 내압 n 채널형 MISFET의 소스, 드레인 단부(edge) 근방에만 고 산화질화 영역(112)이 형성된다.
다음에, 통상의 CMOS 프로세스에 따라, 도 8에 도시한 바와 같이, 게이트 전극의 측벽에 측벽 스페이서(124)를 형성하고, 계속해서 도 9에 도시한 바와 같이, 기판(10)에 비소 이온, 불화 붕소 이온을 주입함으로써, n 채널형 MISFET의 소스, 드레인을 구성하는 고 불순물 농도의 n+형 반도체 영역(125), p 채널형 MISFET의 소스, 드레인을 구성하는 고 불순물 농도의 p+형 반도체 영역(126)을 형성한 후, n 채널형 MISFET의 소스, 드레인의 표면 및 p 채널형 MISFET의 소스, 드레인의 표면에 각각 실리사이드층(127)을 형성한다.
그 후, 도 10에 도시한 바와 같이, MISFET의 상부에 제1 층간 절연막(128)을 형성하고, 계속해서 소스, 드레인(n+형 반도체 영역(125), p+형 반도체 영역(126))의 상부의 제1 층간 절연막(128)에 형성한 컨택트 홀(140)에 W 플러그(129)를 매립한 후, 제1 층간 절연막(128)의 상부에 제1 층째의 메탈 배선(130)을 형성한다. 마찬가지로, 제1 층째의 메탈 배선(130)의 상부에 제2 층간 절연막(131)을 형성하고, 계속해서 메탈 배선(130)의 상부의 제2 층간 절연막(131)에 형성한 컨택트 홀(141)에 W 플러그(132)를 매립한 후, 제2 층간 절연막(131)의 상부에 제2 층째의메탈 배선(134)을 형성한다. 또한, 제2 층째의 메탈 배선 l 34의 상부에, 1층 또는 복수층의 메탈 배선을 더 형성해도 좋다. 메탈 배선(130, 134)은 예를 들면 W로 구성한다. 이상에 의해, 논리 LSI가 완성된다.
본 실시예에 따르면, 고 내압 n 채널형 MISFET의 드레인 단부의 SiO2/Si 계면에 충분한 양의 질소 원자가 존재하며, 핫 캐리어 신뢰성 수명이 10년 이상 된다는 것이 확인되었다. 또, p 채널형 MISFET의 NBTI 수명도 l0년 이상 된다는 것이 확인되었다. 즉, 표준 n 채널형 MISFET 및 고 내압 n 채널형 MISFET의 SiO2/Si 계면에서의 질소량을 최적화할 수 있었고, 그 결과, 아무런 부작용을 동반하는 일없이, 충분한 핫 캐리어 신뢰성을 확보할 수 있었다.
또, 질소 이온 주입에 의한 선택적인 산화질화법에서는 후막 n 채널형 MISFET의 더 특정한 부분을 선택하는 것도 가능하다. 예를 들면, 게이트 길이가 가늘고 핫 캐리어 대책이 불가결한 부분에는 질소 이온 주입을 행하고, 아날로그 MISFET과 같이 1/f 노이즈 등의 발생을 싫어하는 부분에는 질소 이온 주입하지 않은 등이다. 단, 질소를 고 내압 n 채널형 MISFET 전부에 이온 주입하는 경우에는, 통상의 확장 주입용의 마스크를 겸용할 수 있기 때문에, 공정 수의 증가가 최소한으로 억제되는 장점이 있다.
<제2 실시예>
본 실시예는 소스, 드레인 확장 영역으로의 질소 이온 주입의 DRAM 혼재 논리 LSI(DRAM을 갖는 시스템 LSI)에의 응용례이다.
우선, 도 11에 도시한 바와 같이, 실리콘 기판(10)에 얕은 홈 소자 분리 영역(11)을 형성하고, 메모리 셀을 구성하는 n 채널형 MISFET용의 p형 웰(21), 주변 n 채널형 MISFET용의 p형 웰(12) 및 주변 p 채널형 MISFET용의 n형 웰(13)을 형성한 후, 기판(10)의 전면을 표면 산화하여 두꺼운 막 두께의 게이트 산화막(후막 산화막)(14)을 형성한다.
다음에, 도 12에 도시한 바와 같이, 종래의 방법과 마찬가지로 하여, 메모리 셀 영역 및 주변 고 내압 MISFET 영역에 후막 산화막(14)을 남기고, 주변 표준 MISFET 영역의 후막 산화막(14)만을 제거하여, 표면 세정 후, 기판(10)을 재산화함으로써, 표준 MISFET 영역의 기판(10)의 표면에 박막 산화막(15)을 형성한다. 또, 후막 산화막(14)은 세정 공정에서 약간 막 두께가 감소되지만, 추가 산화되어 원하는 막 두께를 갖도록 되어 있다. 또한, 그 후에, NO 가스를 이용하여 기판(10)의 전면을 산화질화 처리하여, 박막 산화막(15)의 SiO2/Si 계면에 원하는 양의 질소 원자가 함유되도록 한다(도시하지는 않음). 이 때, 후막 산화막(14)의 SiO2/Si 계면도 동시에 산화질화되지만, 박막부에 비교하여 질소량은 적어져 있다.
다음에, 도 13에 도시한 바와 같이, n형 다결정 실리콘막(16)(및 p형 다결정 실리콘막(17)), WN(질화 텅스텐)막(18) 및 W(텅스텐)막(19)의 3층 막으로 이루어지는 폴리 메탈 구조의 게이트 전극(1a∼1e)을 형성한다. n형 다결정 실리콘막(16) 및 p형 다결정 실리콘막(17)은, 기판(10) 상에 다결정 실리콘막을 피착한 후, 그 일부에 P 이온을, 다른 일부에 B 이온을 각각 주입함으로써 형성한다. 또, 게이트전극(1a∼1e)의 상부에는 질화 실리콘막(135)을 형성한다.
다음에, 도 14에 도시한 바와 같이, 기판(10)의 전면에 P(인) 이온을 주입함으로써, 메모리 셀을 구성하는 n 채널형 MISFET의 확장 영역(22)을 형성한다. 본 실시예에서는 포토마스크 수를 삭감하기 위해서 기판(10)의 전면에 P 이온을 주입하지만, 메모리 셀 영역 이외의 영역을 포토레지스트막으로 덮고, 메모리 셀 영역의 기판(10)에만 P 이온을 주입해도 좋다.
다음에, 도 15에 도시한 바와 같이, 고 내압 n 채널형 MISFET 영역만을 개구한 레지스트 마스크(111c)를 이용하여, 질소 이온, P 이온, 불화 붕소(BF2) 이온을 주입해서, 고 내압 n 채널형 MISFET의 확장 영역(n-형 반도체 영역)(113), 할로우 영역(p형 반도체 영역)(114), 고 산화질화 영역(112)을 형성한다.
다음에, 도 16에 도시한 바와 같이, 표준 n 채널형 MISFET 영역만을 개구한 레지스트 마스크(111d)를 이용하여, 비소(As) 이온, 불화 붕소 이온(118)을 주입해서, 표준 n 채널형 MISFET의 확장 영역(n-형 반도체 영역)(119), 할로우 영역(p형 반도체 영역)(120)을 형성한다. 또, 표준 n 채널형 MISFET 영역의 박막 산화막(15)의 SiO2/Si 계면에서의 질소 농도가 낮은 경우에는, 여기서 질소 이온의 주입을 추가해도 좋다.
다음에, 도 17에 도시한 바와 같이, p 채널형 MISFET 영역만을 개구한 레지스트 마스크(111e)를 이용하여, 불화 붕소 이온, P 이온(121)을 주입하고, p 채널형 MISFET의 확장 영역(p-형 반도체 영역)(122), 할로우 영역(n형 반도체 영역)(123)을 형성한다. 본 실시예에서는 포토 마스크 수를 삭감하기 위해서 p 채널형 MISFET의 소스, 드레인을 표준과 고 내압에서 공통으로 한다. n 채널형 MISFET의 소스, 드레인도 메모리 셀을 제외하고, 표준과 고 내압에서 공통으로 함으로써 포토마스크 수를 더 삭감할 수 있다. 이 단계에서 단시간 열 처리를 행하면, 불순물이 전기적으로 활성화함과 동시에, 고 내압 n 채널형 MISFET의 소스, 드레인 단부 근방에만 고 산화질화 영역(112)이 형성된다.
다음에, 도 18에 도시한 바와 같이, 기판(10) 상에 피착한 질화 실리콘막(23)을 이방적으로(anisotropically) 에칭함으로써, 주변 MISFET의 게이트 전극의 측벽에 측벽 스페이서(124)를 형성한다. 이 때, 메모리 셀 영역의 질화 실리콘막(23)은 레지스트 마스크(도시하지 않음)로 덮어, 질화 실리콘막(23)이 에칭되지 않도록 한다.
계속해서, 기판(10)에 비소 이온, 불화 붕소 이온을 주입함으로써, 주변 n 채널형 MISFET의 소스, 드레인을 구성하는 고 불순물 농도의 n+형 반도체 영역(125), 주변 p 채널형 MISFET의 소스, 드레인을 구성하는 고 불순물 농도의 p+형 반도체 영역(126)을 형성한 후, 도 19에 도시한 바와 같이, 주변 n 채널형 MISFET의 n+형 반도체 영역(소스, 드레인)(125)의 표면 및 주변 p 채널형 MISFET의 p+형 반도체 영역(소스, 드레인)(126)의 표면에 각각 실리사이드층(127)을 형성한다.
다음에, 도 20에 도시한 바와 같이, MISFET의 상부에 제1 층간 절연막(128)을 형성한 후, 메모리 셀 MISFET의 소스, 드레인의 한쪽 상부의 제1 층간 절연막(128)에 형성한 컨택트 홀(26)에 다결정 실리콘 플러그(142)를 매립하고, 계속해서 주변 MISFET의 소스, 드레인의 상부의 제1 층간 절연막(128)에 형성한 컨택트 홀(140)에 W 플러그(129)를 매립한다.
다음에, 도 21에 도시한 바와 같이, 제1 층간 절연막(128)의 상부에 비트선(25), 제l 층째의 메탈 배선(130)을 형성한다. 비트선(25), 메탈 배선(130)은 예를 들면 W로 구성한다.
다음에, 도 22에 도시한 바와 같이, 비트선(25), 메탈 배선(130)의 상부에 산화 실리콘막(150)을 형성하고, 계속해서 메모리 셀 MISFET의 소스, 드레인의 다른 쪽 상부의 제1 층간 절연막(128), 산화 실리콘막(150)에 컨택트 홀(141)을 형성한 후, 컨택트 홀(141)의 내부에 다결정 실리콘 플러그(142)를 매립한다.
다음에, 산화 실리콘막(150)의 상부에 산화 실리콘막(151)을 피착하고, 계속해서 메모리 셀 영역의 산화 실리콘막(151)에 홈(155)을 형성한 후, 홈(155)의 내부에 메모리 셀의 캐패시터를 형성한다. 캐패시터는 예를 들면 다결정 실리콘으로 이루어지는 하부 전극(27), 산화 탄탈(Ta2O5)로 이루어지는 용량 절연막(28), 질화 티탄(TiN)으로 이루어지는 상부 전극(29)에 의해서 구성한다.
다음에, 캐패시터의 상부에 제2 층간 절연막(131)을 형성하고, 계속해서 메탈 배선(130)의 상부의 제2 층간 절연막(131), 산화 실리콘막(151, 150)에 형성한 관통 홀(145)에 W 플러그(132)를 매립한 후, 제2 층간 절연막(131)의 상부에 제2 층째의 메탈 배선(134)을 형성한다. 또한, 제2 층째의 메탈 배선(134)의 상부에, 1층 또는 복수층의 메탈 배선을 더 형성해도 좋다. 이상에 의해, DRAM 혼재 논리 LSI가 완성된다.
본 실시예에 따르면, 고 내압 n 채널형 MISFET의 드레인 단부의 SiO2/Si 계면에 충분한 양의 질소 원자가 존재하여, 핫 캐리어 신뢰성 수명이 10년 이상 된다는 것이 확인되었다. 또, p 채널형 MISFET의 NBTI 수명도 10년 이상 된다는 것이 확인되었다. 즉, 표준 n 채널형 MISFET 및 고 내압 n 채널형 MISFET의 SiO2/Si 계면에서의 질소량을 최적화할 수 있었고, 그 결과, 아무런 부작용을 동반하는 일없이, 충분한 핫 캐리어 신뢰성을 확보할 수 있었다. 또한 메모리 셀 n 채널형 MISFET의 임계치 전압이 산화질화 프로세스에 의해 저하되는 양을 최소한으로 함으로써, 채널 이온 주입량을 증가시키지 않고 완료되어, DRAM의 데이터 보유 시간(data retension time)을 늘리는 것이 가능하게 되었다. 나아가서는, 질소를 고 내압 n 채널형 MISFET에 선택적으로 이온 주입하기 때문에, 통상의 확장 주입용의 마스크를 겸용할 수 있어서, 공정 수의 증가를 최소한으로 억제되는 장점도 있다.
또, 본 발명을 범용 DRAM에 적용하는 것도 큰 변경 없이 가능하다. 범용 DRAM에서는 게이트 산화막이 1수준의 두께인 경우도 많지만, 핫 캐리어 내성의 향상이 불가결한 고 내압 n 채널형 MISFET에 대하여 질소 이온 주입을 행하는 것, 및 메모리 셀 n 채널형 MISFET의 게이트 전극이 n형 다결정 실리콘 구조인 경우에는, 이 부분에 질소 이온 주입을 행하지 않은 것이 중요하다.
<제3 실시예>
본 실시예는 채널로의 질소 이온 주입의 논리 LSI에의 응용례1이다.
우선, 도 23에 도시한 바와 같이, 실리콘 기판(10)에 얕은 홈 소자 분리 영역(11)을 형성하고, n 채널형 MISFET용의 p형 웰(12), p 채널형 MISFET용의 n형 웰(13)을 형성한 후, 기판(10)의 전면을 표면 산화하여 두꺼운 막 두께의 게이트 산화막(후막 산화막)(l4)을 형성한다.
다음에, 도 24에 도시한 바와 같이, 고 내압 MISFET 영역(도의 좌측반)에 후막 산화막(14)을 남기고, 표준 MISFET 영역(도의 우측반)의 후막 산화막(14)만을 제거하여, 표면 세정 후, 기판(10)을 재산화함으로써, 표준 MISFET 영역의 기판(10)의 표면에 박막 산화막(15)을 형성한다. 또, 후막 산화막(14)은 세정 공정에서 약간 막 두께가 감소되지만, 추가 산화되어 원하는 막 두께를 갖게 되어 있다. 또한, 그 후에, NO 가스를 이용하여 기판(10)의 전면을 산화질화 처리하여, 박막 산화막(15)의 SiO2/Si 계면에 원하는 양의 질소 원자가 함유되도록 한다(도시하지는 않음). 이 때, 후막 산화막(14)의 SiO2/Si 계면도 동시에 산화질화되지만, 박막부에 비교하여 질소량은 적어져 있다.
다음에, 도 25에 도시한 바와 같이, 기판(10) 상에 다결정 실리콘막 200nm을피착한 후, 그 일부에 P 이온을 주입하고, 다른 일부에 B 이온을 주입함으로써, n형 다결정 실리콘막(31)과 p형 다결정 실리콘막(32)을 형성한다.
다음에, 도 26에 도시한 바와 같이, 고 내압 n 채널형 MISFET 영역만을 개구한 레지스트 마스크(111a)를 이용해서, n형 다결정 실리콘막(31)을 통해서 후막 산화막(14)에 질소 이온(N2+, 40KeV, 5xl014cm-2)를 주입함으로써, 후막 산화막(14)의 SiO2/Si 계면에 고 산화질화 영역(34)을 형성한다.
다음에, 도 27에 도시한 바와 같이, n형 다결정 실리콘막(31), p형 다결정 실리콘막(32)을 패터닝하여 게이트 전극(31a, 31b, 32a, 32b)을 형성한 후, 상기 제1, 2 실시예와 마찬가지로 하여, 고 내압 n 채널형 MISFET, p 채널형 MISFET용의 확장 영역(113, 116), 할로우 영역(114, 117)을 형성하고, 표준 n 채널형 MISFET, p 채널형 MISFET용의 확장 영역(119, 122), 할로우 영역(120, l23)을 형성한다.
다음에, 도 28에 도시한 바와 같이, 게이트 전극(31a, 31b, 32a, 32b)의 측벽에 측벽 스페이서(124)를 형성한 후, 기판(10)에 비소 이온, 불화 붕소 이온을 주입함으로써, n 채널형 MISFET의 소스, 드레인을 구성하는 고 불순물 농도의 n+형 반도체 영역(125), p 채널형 MISFET의 소스, 드레인을 구성하는 고 불순물 농도의 p+형 반도체 영역(126)을 형성한다.
다음에, 도 29에 도시한 바와 같이, n 채널형 MISFET의 n+형 반도체 영역(소스, 드레인)(125)의 표면 및 p 채널형 MISFET의 p+형 반도체 영역(소스,드레인)(126)의 표면에 각각 실리사이드층(127)을 형성한다. 본 실시예에서는 이 때 동시에 게이트 전극(31a, 31b, 32a, 32b)의 표면에도 실리사이드층(35)을 형성한다.
그 후, 도 30에 도시한 바와 같이, MISFET의 상부에 제1 층간 절연막(128)을 형성하고, 계속해서 소스, 드레인(n+형 반도체 영역(125), p+형 반도체 영역(126))의 상부의 제1 층간 절연막(128)에 형성한 컨택트 홀(140)에 W 플러그(129)를 매립한 후, 제1 층간 절연막(128)의 상부에 제1 층째의 메탈 배선(130)을 형성한다. 마찬가지로, 제1 층째의 메탈 배선(130)의 상부에 제2 층간 절연막(131)을 형성하고, 계속해서 메탈 배선(130)의 상부의 제2 층간 절연막(131)에 형성한 컨택트 홀(141)에 W 플러그(132)를 매립한 후, 제2 층간 절연막(131)의 상부에 제2 층째의 메탈 배선(134)을 형성한다. 또한, 제2 층째의 메탈 배선(134)의 상부에, 1층 또는 복수층의 메탈 배선을 더 형성해도 좋다. 메탈 배선(130, 134)은 예를 들면 W로 구성한다. 이상에 의해, 논리 LSI가 완성된다.
본 실시예에 따르면, 고 내압 n 채널형 MISFET의 SiO2/Si 계면에 충분한 양의 질소 원자가 존재하여, 핫 캐리어 신뢰성 수명이 10년 이상 된다는 것이 확인되었다. 또, p 채널형 MISFET의 NBTI 수명도 10년 이상 된다는 것이 확인되었다. 즉, 표준 n 채널형 MISFET 및 고 내압 n 채널형 MISFET의 SiO2/Si 계면에서의 질소량을 최적화할 수 있었고, 그 결과, 아무런 부작용을 동반하는 일없이, 충분한 핫 캐리어 신뢰성을 확보할 수 있었다. 나아가서는, 질소가 고 내압 n 채널형 MISFET의 채널 전체에 주입되기 때문에, 질소 도우즈량을 필요 최소한으로 할 수 있어, 결정 결함 등의 발생을 억제할 수 있는 장점도 있다.
<제4 실시예>
본 실시예는 채널로의 질소 이온 주입의 DRAM 혼재 논리 LSI(DRAM을 갖는 시스템 LSI)에의 응용례이다.
우선, 도 31에 도시한 바와 같이, 실리콘 기판(10)에 얕은 홈 소자 분리 영역(11)을 형성하고, 메모리 셀 n 채널형 MISFET용의 p형 웰(21), 주변 n 채널형 MISFET용의 p형 웰(12) 및 주변 p 채널형 MISFET용의 n형 웰(13)을 형성한 후, 기판(10)의 전면을 표면 산화하여 두꺼운 막 두께의 게이트 산화막(후막 산화막)(l4)을 형성한다.
다음에, 도 32에 도시한 바와 같이, 종래의 방법과 마찬가지로 하여, 메모리 셀 영역 및 주변 고 내압 MISFET 영역에 후막 산화막(14)을 남기고, 주변 표준 MISFET 영역의 후막 산화막(14)만을 제거하여, 표면 세정 후, 기판(10)을 재산화함으로써, 표준 MISFET 영역의 기판(10)의 표면에 박막 산화막(15)을 형성한다. 또, 후막 산화막(14)은 세정 공정에서 약간 막 두께가 감소되지만, 추가 산화되어 원하는 막 두께를 갖게 되어 있다. 또한, 그 후에 NO 가스를 이용하여 기판(10)의 전면을 산화질화 처리하여, 박막 산화막(15)의 SiO2/Si 계면에 원하는 양의 질소 원자가 함유되도록 한다(도시하지는 않음). 이 때, 후막 산화막(14)의 SiO2/Si 계면도 동시에 산화질화되지만, 박막부에 비교하여 질소량은 적어져 있다.
다음에, 도 33에 도시한 바와 같이, 기판(10) 상에 피착한 다결정 실리콘막의 일부에 P 이온을 주입하고, 다른 일부에 B 이온을 주입함으로써, n형 다결정 실리콘막(31)과 p형 다결정 실리콘막(32)을 형성한다. 본 실시예에서는 메모리 셀 n 채널형 MISFET의 게이트 전극에 p형 다결정 실리콘막(32)을 이용한다.
다음에, 도 34에 도시한 바와 같이, 고 내압 n 채널형 MISFET 영역 및 메모리 셀 n 채널형 MISFET 영역을 개구한 레지스트 마스크(111f)를 이용해서, n형 다결정 실리콘막(31), p형 다결정 실리콘막(32)을 통하여 질소 이온을 주입함으로써, 후막 산화막(14)의 SiO2/Si 계면에 고 산화질화 영역(34)을 형성한다.
여기서, 고 내압 n 채널형 MISFET에 질소 이온을 주입하는 것은, 핫 캐리어 내성을 향상시키기 위해서이지만, 메모리 셀 n 채널형 MISFET에 있어서는, 임계치 전압을 낮추는 것이 제1 목적이다. 메모리 셀 n 채널형 MISFET의 게이트 전극에는 p형 다결정 실리콘막을 이용하고 있기 때문에, 임계치 전압이 지나치게 높게 되어 있다. 그런데, 기판(10)의 붕소 농도를 지나치게 낮추면 단(短)채널 효과의 억제가 곤란하게 된다. 그러므로, 상기와 같은 질소 이온의 주입에 의해 임계치 전압을 낮추는 것이 유효하다.
다음에, 도 35에 도시한 바와 같이, n형 다결정 실리콘막(31) 및 p형 다결정 실리콘막(32)의 상부에 WN막(18), W막(19), 질화 실리콘막(135)을 순차 피착한 후, n형 다결정 실리콘막(31) 및 p형 다결정 실리콘막(32), WN막(18), W막(19), 질화 실리콘막(135)을 패터닝함으로써 게이트 전극(1a∼1e)을 형성한다.
다음에, 도 36에 도시한 바와 같이, 기판(10)의 전면에 P(인) 이온을 주입하여, 메모리 셀 n 채널형 MISFET의 확장 영역(22)을 형성한다. 본 실시예에서는 포토마스크 수를 삭감하기 위해서 기판(10)의 전면에 P 이온을 주입하지만, 메모리 셀 영역 이외의 영역을 포토레지스트막으로 덮고, 메모리 셀 영역의 기판(10)에만 P 이온을 주입해도 좋다.
다음에, 도 37에 도시한 바와 같이, 상기 제1∼3 실시예와 마찬가지로 하여, 고 내압 n 채널형 MISFET, p 채널형 MISFET의 확장 영역(113, 116), 할로우 영역(114, 117)을 형성하고, 표준 n 채널형 MISFET, p 채널형 MISFET의 확장 영역(119, 122), 할로우 영역(120, 123)을 형성한다.
다음에, 도 38에 도시한 바와 같이, 기판(10) 상에 피착한 질화 실리콘막(23)을 이방적으로 에칭함으로써, 주변 MISFET의 게이트 전극(1a∼1d)의 측벽에 측벽 스페이서(124)를 형성한다. 이 때, 메모리 셀 영역의 질화 실리콘막(23)은 포토레지스트막(도시하지 않음)으로 덮어, 에칭되지 않도록 한다.
계속해서, 기판(10)에 비소 이온, 불화 붕소 이온을 주입함으로써, 주변 n 채널형 MISFET의 소스, 드레인을 구성하는 고 불순물 농도의 n+형 반도체 영역(125), 주변 p 채널형 MISFET의 소스, 드레인을 구성하는 고 불순물 농도의 p+형 반도체 영역(126)을 형성한 후, 도 39에 도시한 바와 같이, 주변 n 채널형 MISFET의 n+형 반도체 영역(소스, 드레인)(125)의 표면 및 주변 p 채널형 MISFET의p+형 반도체 영역(소스, 드레인)(126)의 표면에 각각 실리사이드층(127)을 형성한다.
다음에, 도 40에 도시한 바와 같이, MISFET의 상부에 제1 층간 절연막(128)을 형성한 후, 메모리 셀 MISFET의 소스, 드레인의 한쪽 상부의 제1 층간 절연막(128)에 형성한 컨택트 홀(26)에 다결정 실리콘 플러그(142)를 매립하고, 계속해서 주변 MISFET의 소스, 드레인의 상부의 제1 층간 절연막(128)에 형성한 컨택트 홀(140)에 W 플러그(129)를 매립한다.
다음에, 도 41에 도시한 바와 같이, 제1 층간 절연막(128)의 상부에 비트선(25), 제1 층째의 메탈 배선(130)을 형성한다. 비트선(25), 메탈 배선(130)은 예를 들면 W로 구성한다.
다음에, 도 42에 도시한 바와 같이, 비트선(25), 메탈 배선(130)의 상부에 산화 실리콘막(150)을 형성하고, 계속해서 메모리 셀 MISFET의 소스, 드레인의 다른 쪽 상부의 제1 층간 절연막(128), 산화 실리콘막(150)에 컨택트 홀(141)을 형성한 후, 컨택트 홀(141)의 내부에 다결정 실리콘 플러그(143)를 매립한다.
다음에, 산화 실리콘막(150)의 상부에 산화 실리콘막(151)을 피착하고, 계속해서 메모리 셀 영역의 산화 실리콘막(151)에 홈(155)을 형성한 후, 홈(155)의 내부에 메모리 셀의 캐패시터를 형성한다. 캐패시터는 예를 들면 다결정 실리콘으로 이루어지는 하부 전극(27), 산화 탄탈(Ta2O5)로 이루어지는 용량 절연막(28), 질화 티탄(TiN)으로 이루어지는 상부 전극(29)에 의해서 구성한다.
다음에, 캐패시터의 상부에 제2 층간 절연막(131)을 형성하고, 계속해서 메탈 배선(130)의 상부의 제2 층간 절연막(131), 산화 실리콘막(151, 150)에 형성한 관통 홀(145)에 W 플러그(132)를 매립한 후, 제2 층간 절연막(131)의 상부에 제2 층째의 메탈 배선(134)을 형성한다. 또한, 제2 층째의 메탈 배선(134)의 상부에, l 층 또는 복수층의 메탈 배선을 더 형성해도 좋다. 이상에 의해, DRAM 혼재 논리 LSI가 완성된다.
본 실시예에 따르면, 고 내압 n 채널형 MISFET의 SiO2/Si 계면에 충분한 양의 질소 원자가 존재하여, 핫 캐리어 신뢰성 수명이 10년 이상 된다는 것이 확인되었다. 또, p 채널형 MISFET의 NBTI 수명도 10년 이상 된다는 것이 확인되었다. 또한 메모리 셀 n 채널형 MISFET의 임계치 전압을 게이트 전극의 일함수(work function) 제어와 질소 이온 주입에 의해 설정한 결과, 채널의 붕소 농도를 최적화할 수 있기 때문에, DRAM의 데이터 보유 시간을 늘리는 것이 가능해졌다. 즉, 모든 n 채널형 MISFET의 SiO2/Si 계면에서의 질소량을 최적화할 수 있었고, 그 결과, 아무런 부작용을 동반하는 일없이, 충분한 핫 캐리어 신뢰성을 확보할 수 있었다.
<제5 실시예>
본 실시예는 2회의 산화질화 처리의 논리 LSI에의 응용례이다. 우선, 도 43에 도시한 바와 같이, 실리콘 기판(10)에 얕은 홈 소자 분리 영역(11)을 형성하고, n 채널형 MISFET용의 p형 웰(12), p 채널형 MISFET용의 n형 웰(13)을 형성한 후, 기판(10)의 전면을 표면 산화하여 두꺼운 막 두께의 게이트 산화막(후막산화막)(14)을 형성한다. 다음에, 기판(10)의 전면에 산화질화 처리(1050℃, 60초간)를 실시함으로써, 후막 산화막(14)의 SiO2/Si 계면에 고 산화질화 영역(34)을 형성한다.
다음에, 도 44에 도시한 바와 같이, 고 내압 MISFET 영역을 포토레지스트막(111g)으로 덮고, 표준 MISFET 영역의 후막 산화막(14)을 고 산화질화 영역(34)도 포함시켜 에칭에 의해 제거한다.
다음에, 도 45에 도시한 바와 같이, 표면 세정을 한 후, 기판(10)을 재산화함으로써, 표준 MISFET 영역의 기판(10)의 표면에 박막 산화막(15)을 형성한다. 또, 후막 산화막(14)은 세정 공정에서 약간 막 두께가 감소되지만, 추가 산화되어 원하는 막 두께를 갖게 되어 있다. 또한, 그 후에 NO 가스를 이용하여 기판(10)의 전면을 산화질화 처리(1050℃, 30초간)하여, 박막 산화막(15)의 SiO2/Si 계면에 원하는 양의 질소 원자가 함유되도록 한다(도시하지는 않음). 이 경우에도 후막 산화막(14)의 SiO2/Si 계면의 질소량을 감안하여 최초의 산화질화 조건을 결정한다.
다음에, 도 46에 도시한 바와 같이, 기판(10) 상에 피착한 다결정 실리콘막의 일부에 P 이온을 주입하고, 다른 일부에 B 이온을 주입함으로써, n형 다결정 실리콘막(31)과 p형 다결정 실리콘막(32)을 형성한다.
다음에, 도 47에 도시한 바와 같이, n형 다결정 실리콘막(31), p형 다결정 실리콘막(32)을 패터닝하여 게이트 전극(31a, 31b, 32a, 32b)을 형성한 후, 상기 제1, 2 실시예와 마찬가지로 하여, 고 내압 n 채널형 MISFET, p 채널형 MISFET의확장 영역(113, 116), 할로우 영역(114, 117)을 형성하고, 표준 n 채널형 MISFET, p 채널형 MISFET의 확장 영역(119, 122), 할로십 영역(120, 123)을 형성한다.
다음에, 도 48에 도시한 바와 같이, 게이트 전극(31a, 31b, 32a, 32b)의 측벽에 측벽 스페이서(124)를 형성한 후, 기판(10)에 비소 이온, 불화 붕소 이온을 주입함으로써, n 채널형 MISFET의 소스, 드레인을 구성하는 고 불순물 농도의 n+형 반도체 영역(125), p 채널형 MISFET의 소스, 드레인을 구성하는 고 불순물 농도의 p+형 반도체 영역(126)을 형성한다.
다음에, 도 49에 도시한 바와 같이, n 채널형 MISFET의 소스, 드레인의 표면 및 p 채널형 MISFET의 소스, 드레인의 표면에 각각 실리사이드층(127)을 형성한다. 본 실시예에서는, 이 때 동시에 게이트 전극의 표면에도 실리사이드층(35)을 형성한다.
그 후, 도 50에 도시한 바와 같이, 각 MISFET의 상부에 제1 층간 절연막(128)을 형성하고, 계속해서 소스, 드레인(n+형 반도체 영역(125), p+형 반도체 영역(126))의 상부의 제1 층간 절연막(128)에 형성한 컨택트 홀(140)에 W 플러그(129)를 매립한 후, 제1 층간 절연막(128)의 상부에 제1 층째의 메탈 배선(130)을 형성한다. 마찬가지로, 제1 층째의 메탈 배선(130)의 상부에 제2 층간 절연막(131)을 형성하고, 계속해서 메탈 배선(130)의 상부의 제2 층간 절연막(131)에 형성한 컨택트 홀(141)에 W 플러그(132)를 매립한 후, 제2 층간 절연막(131)의 상부에 제2 층째의 메탈 배선(134)을 형성한다. 또한, 제2 층째의 메탈 배선(134)의 상부에, 1층 또는 복수층의 메탈 배선을 더 형성해도 좋다. 메탈 배선(130, 134)은 예를 들면 W로 구성한다. 이상에 의해, 논리 LSI가 완성된다.
본 실시예에 따르면, 고 내압 n 채널형 MISFET의 SiO2/Si 계면에 충분한 양의 질소 원자가 존재하여, 핫 캐리어 신뢰성 수명이 10년 이상 된다는 것이 확인되었다. 또, p 채널형 MISFET의 NBTI 수명도 10년 이상 된다는 것이 확인되었다. 즉, 표준 n 채널형 MISFET 및 고 내압 n 채널형 MISFET의 SiO2/Si 계면에서의 질소량을 최적화할 수 있었고, 그 결과, 아무런 부작용을 동반하는 일없이, 충분한 핫 캐리어 신뢰성을 확보할 수 있었다. 또한, 새로운 포토레지스트 공정 등을 증가시키지 않고서 실시할 수 있는 점이 본 실시예 특유의 장점이다.
<제6 실시예>
본 실시예는 2회의 산화질화 처리의 DRAM 혼재 논리 LSI(DRAM을 갖는 시스템 LSI)에의 응용례이다.
우선, 도 51에 도시한 바와 같이, 실리콘 기판(10)에 얕은 홈 소자 분리 영역(11)을 형성하고, 메모리 셀 n 채널형 MISFET용의 p형 웰(21), 주변 n 채널형 MISFET용의 p형 웰(12) 및 주변 p 채널형 MISFET용의 n형 웰(13)을 형성한 후, 기판(10)의 전면을 표면 산화하여 두꺼운 막 두께의 게이트 산화막(후막 산화막)(14)을 형성한다. 다음에, 기판(10)의 전면에 산화질화 처리를 실시함으로써, 고 산화질화 영역(34)을 형성한다.
다음에, 도 52에 도시한 바와 같이, 메모리 셀 영역 및 주변 고 내압 MISFET영역에 후막 산화막(14)을 남기고, 주변 표준 MISFET 영역의 후막 산화막(14)만을 제거하여, 표면 세정 후, 기판(10)을 재산화함으로써, 표준 MISFET 영역의 기판(10)의 표면에 박막 산화막(15)을 형성한다. 또, 후막 산화막(14)은 세정 공정에서 약간 막 두께가 감소되지만, 추가 산화되어 원하는 막 두께를 갖게 되어 있다. 또한, 그 후에, NO 가스를 이용하여 기판(10)의 전면을 산화질화 처리해서, 박막 산화막(15)의 SiO2/Si 계면에 원하는 양의 질소 원자가 함유되도록 한다.(도시하지는 않음). 이 경우에도, 후막 산화막(14)의 SiO2/Si 계면의 질소량을 감안하여 최초의 산화질화 조건을 결정한다.
다음에, 도 53에 도시한 바와 같이, n형 다결정 실리콘막(16), p형 다결정 실리콘막(17)과 W(텅스텐)막(19) 사이에 WN(질화 텅스텐)막(18)을 삽입한 폴리 메탈 구조의 게이트 전극(1a∼1e)을 형성한다. 본 실시예에서는 메모리 셀 n 채널형 MISFET의 게이트 전극(1e)에 p형 다결정 실리콘막(17)을 이용한다. 이에 따라, 메모리 셀 n 채널형 MISFET의 임계치 전압을 높게 설정할 수 있고, 산화질화 처리에 기인하는 플러스의 고정 전하에 의한 임계치 전압의 저하를 허용할 수 있기 때문에, 채널 B(붕소) 주입량을 증가시킬 필요가 없다. 따라서, pn 접합부의 전계 상승에 의해 누설 전류가 증가하여, 메모리 셀의 데이터 보유 시간이 감소한다고 하는 걱정을 할 필요가 없다. 또, 메모리 셀 n 채널형 MISFET의 게이트 전극(1e)으로서는, p형 다결정 실리콘 이외에도, p형 다결정 실리콘/Ge(게르마늄), 질화 티탄(titanium nitride), W 등, n형 다결정 실리콘보다도 큰 일함수를 갖는 게이트재료를 이용하는 것이 유효하다.
다음에, 도 54에 도시한 바와 같이, 기판(10)의 전면에 P(인) 이온을 주입하여, 메모리 셀 n 채널형 MISFET의 확장 영역(22)을 형성한다. 본 실시예에서는 포토마스크 수를 삭감하기 위해서 기판(10)의 전면에 P 이온을 주입하지만, 메모리 셀 영역 이외의 영역을 레지스트 마스크로 덮고, 메모리 셀 영역의 기판(10)에만 P 이온을 주입해도 좋다.
다음에, 도 55에 도시한 바와 같이, 고 내압 n 채널형 MISFET 영역만을 개구한 레지스트 마스크(111c)를 이용하여, P 이온, 불화 붕소 이온(61)을 주입해서, 고 내압 n 채널형 MISFET의 확장 영역(113), 할로우 영역(114)을 형성한다.
다음에, 도 56에 도시한 바와 같이, 표준 n 채널형 MISFET 영역만을 개구한 레지스트 마스크(111d)를 이용하여, 비소(As) 이온, 불화 붕소 이온(118)을 주입해서, 표준 n 채널형 MISFET의 확장 영역(119), 할로우 영역(120)을 형성한다. 또, 표준 n 채널형 MISFET 영역의 박막 산화막(15)의 SiO2/Si 계면에서의 질소 농도가 낮은 경우에는, 여기서 질소 이온의 주입을 추가해도 좋다.
다음에, 도 57에 도시한 바와 같이, p 채널형 MISFET 영역만을 개구한 레지스트 마스크111e를 이용하여, 불화 붕소 이온, P 이온(121)을 주입해서, p 채널형 MISFET용 확장 영역(122), 할로우 영역(123)을 형성한다. 그 후, 상기 불순물을 활성화하기 위한 열 처리를 행한다.
다음에, 도 58에 도시한 바와 같이, 기판(10) 상에 피착한 질화실리콘막(23)을 이방적으로 에칭함으로써, 주변 MISFET의 게이트 전극(1a∼1d)의 측벽에 측벽 스페이서(124)를 형성한다. 이 때, 메모리 셀 영역의 질화 실리콘막(23)은 포토레지스트막(도시하지 않음)으로 덮어, 에칭되지 않도록 한다.
계속해서, 기판(10)에 비소 이온, 불화 붕소 이온을 주입함으로써, 주변 n 채널형 MISFET의 소스, 드레인을 구성하는 고 불순물 농도의 n+형 반도체 영역(125), 주변 p 채널형 MISFET의 소스, 드레인을 구성하는 고 불순물 농도의 p+형 반도체 영역(126)을 형성한 후, 도 59에 도시한 바와 같이, 주변 n 채널형 MISFET의 소스, 드레인의 표면 및 주변 p 채널형 MISFET의 소스, 드레인의 표면에 각각 실리사이드층(127)을 형성한다.
다음에, 도 60에 도시한 바와 같이, MISFET의 상부에 제1 층간 절연막(128)을 형성한 후, 메모리 셀 MISFET의 소스, 드레인의 한쪽 상부의 제1 층간 절연막(128)에 형성한 컨택트 홀(26)에 다결정 실리콘 플러그(142)를 매립하고, 계속해서 주변 MISFET의 소스, 드레인의 상부의 제1 층간 절연막(l28)에 형성한 컨택트 홀(140)에 W 플러그(129)를 매립한다.
다음에, 도 61에 도시한 바와 같이, 제1 층간 절연막(128)의 상부에 비트선(25), 제1 층째의 메탈 배선(130)을 형성한다. 비트선(25)과 메탈 배선(130)은 예를 들면 W로 구성한다.
다음에, 도 62에 도시한 바와 같이, 비트선(25), 메탈 배선(130)의 상부에 산화 실리콘막(150)을 형성하고, 계속해서 메모리 셀 MISFET의 소스, 드레인의 다른 쪽 상부의 제1 층간 절연막(128), 산화 실리콘막(150)에 컨택트 홀(141)을 형성한 후, 컨택트 홀(141)의 내부에 다결정 실리콘의 플러그(142)를 매립한다.
다음에, 산화 실리콘막(150)의 상부에 산화 실리콘막(151)을 피착하고, 계속해서 메모리 셀 영역의 산화 실리콘막(151)에 홈(155)을 형성한 후, 홈(155)의 내부에 메모리 셀의 캐패시터를 형성한다. 캐패시터는 예를 들면 다결정 실리콘으로 이루어지는 하부 전극(27), 산화 탄탈(Ta2O5)로 이루어지는 용량 절연막(28), 질화 티탄(TiN)으로 이루어지는 상부 전극(29)에 의해서 구성한다.
다음에, 캐패시터의 상부에 제2 층간 절연막(131)을 형성하고, 계속해서 메탈 배선(130)의 상부의 제2 층간 절연막(131), 산화 실리콘막(151, 150)에 형성한 관통 홀(145)에 W 플러그(132)를 매립한 후, 제2 층간 절연막(131)의 상부에 제2 층째의 메탈 배선(134)을 형성한다. 또한, 제2 층째의 메탈 배선(134)의 상부에, 1층 또는 복수층의 메탈 배선을 형성해도 더 좋다. 이상 2에 의해, DRAM 혼재 논리 LSI가 완성된다.
본 실시예에 따르면, 고 내압 n 채널형 MISFET의 SiO2/Si 계면에 충분한 양의 질소 원자가 존재하여, 핫 캐리어 신뢰성 수명이 10년 이상 된다는 것이 확인되었다. 또, p 채널형 MISFET의 NBTI 수명도 10년 이상 된다는 것이 확인되었다. 즉, 표준 n 채널형 MISFET 및 고 내압 n 채널형 MISFET의 SiO2/Si 계면에서의 질소량을 최적화할 수 있었고, 그 결과, 아무런 부작용을 동반하는 일없이, 충분한 핫 캐리어 신뢰성을 확보할 수 있었다. 또한 메모리 셀 n 채널형 MISFET의 임계치 전압을 게이트 전극의 일함수 제어에 의해서 설정한 결과, 채널의 붕소 농도를 최적화할 수 있기 때문에, DRAM의 데이터 보유 시간을 늘리는 것이 가능해진다. 즉, 모든 n 채널형 MISFET의 SiO2/Si 계면에서의 질소량을 최적화할 수 있었고, 그 결과, 아무런 부작용을 동반하는 일없이, 충분한 핫 캐리어 신뢰성을 확보할 수 있었다.
<제7 실시예>
본 실시예는 채널로의 질소 이온 주입의 논리 LSI에의 응용례2이다.
우선, 도 63에 도시한 바와 같이, 실리콘 기판(10)에 얕은 홈 소자 분리 영역(11)을 형성하고, n 채널형 MISFET용의 p형 웰(12), p 채널형 MISFET용의 n형 웰(13)을 형성한다. 기판(10)의 전면에는 이온 주입시의 표면 산화막(71)이 남아 있다. 포토레지스트(111a)를 마스크로 하여, 질소 이온(N2+, 5KeV, 2x10l4cm-2)를 고 내압 n 채널 MISFET부에만 주입한다(부호 72는 질소 주입 영역).
다음에, 도 64에 도시한 바와 같이, 포토레지스트(111a)와 표면 산화막(71)을 제거한 후, 후막 산화막(14)을 전면에 성장시킨다. 이 때의 열 처리로, 기판 내의 질소가 계면에서 반응하여, 고 산화질화 영역(34)이 형성된다.
다음에, 도 65에 도시한 바와 같이, 포토레지스트(111g)를 이용하여, 고 내압 MISFET 영역에 후막 산화막(14)을 남기고, 표준 MISFET 영역의 후막 산화막(14)만을 제거한다.
다음에, 포토레지스트(111g)를 제거하고, 표면 세정 후, 도 66에 도시한 바와 같이, 기판(10)을 재산화함으로써, 표준 MISFET 영역의 기판(10)의 표면에 박막 산화막(15)을 형성한다. 또, 후막 산화막(14)은 세정 공정에서 약간 막 두께가 감소되지만, 추가 산화되어 원하는 막 두께를 갖게 되어 있다. 또한, 그 후에, NO 가스를 이용하여 기판(10)의 전면을 산화질화 처리해서, 박막 산화막(15)의 SiO2/Si 계면에 원하는 양의 질소 원자가 함유되도록 한다(도시하지는 않음). 이 때, 후막 산화막(14)의 SiO2/Si 계면도 동시에 산화질화되지만, 박막부에 비교하여 질소량 증가는 적어져 있다.
다음에, 도 67에 도시한 바와 같이, 기판(10) 상에 피착한 다결정 실리콘막의 일부에 P 이온을 주입하고, 다른 일부에 B 이온을 주입함으로써, n형 다결정 실리콘막(31)과 p형 다결정 실리콘막(32)을 형성하고, 이것을 패터닝하여 게이트 전극(31a, 31b, 32a, 32b)을 형성한 후, 상기 제1, 2 실시예와 마찬가지로 하여, 고 내압 n 채널형 MISFET, p 채널형 MISFET의 확장 영역(113, 116), 할로우 영역(114, 117)을 형성하고, 표준 n 채널형 MISFET, p 채널형 MISFET의 확장 영역(119, 122), 할로우 영역(120, 123)을 형성한다.
다음에, 도 68에 도시한 바와 같이, 게이트 전극(31a, 31b, 32a, 32b)의 측벽에 측벽 스페이서(124)를 형성한 후, 기판(10)에 비소 이온, 불화 붕소 이온을 주입함으로써, n 채널형 MISFET의 소스, 드레인을 구성하는 고 불순물 농도의 n+형 반도체 영역(125), p 채널형 MISFET의 소스, 드레인을 구성하는 고 불순물 농도의p+형 반도체 영역(126)을 형성한다.
다음에, 도 69에 도시한 바와 같이, n 채널형 MISFET의 소스, 드레인의 표면 및 p 채널형 MISFET의 소스, 드레인의 표면에 각각 실리사이드층(127)을 형성한다. 본 실시예에서는, 이 때 동시에 게이트 전극(31a, 31b, 32a, 32b)의 표면에도 실리사이드층(35)을 형성한다.
그 후, 도 70에 도시한 바와 같이, MISFET의 상부에 제1 층간 절연막(128)을 형성하고, 계속해서 소스, 드레인(n+형 반도체 영역(125), p+형 반도체 영역(126))의 상부의 제1 층간 절연막(128)에 형성한 컨택트 홀(140)에 W 플러그(129)를 매립한 후, 제1 층간 절연막(128)의 상부에 제1 층째의 메탈 배선(130)을 형성한다. 마찬가지로, 제1 층째의 메탈 배선(130)의 상부에 제2 층간 절연막(131)을 형성하고, 계속해서 메탈 배선(130)의 상부의 제2 층간 절연막(131)에 형성한 컨택트 홀(141)에 W 플러그(132)를 매립한 후, 제2 층간 절연막(131)의 상부에 제2 층째의 메탈 배선(134)을 형성한다. 또한, 제2 층째의 메탈 배선(134)의 상부에 1층 또는 복수층의 메탈 배선을 더 형성해도 좋다. 메탈 배선(130, 134)은 예를 들면 W로 구성한다. 이상에 의해, 논리 LSI가 완성된다.
본 실시예에 따르면, 고 내압 n 채널형 MISFET의 SiO2/Si 계면에 충분한 양의 질소 원자가 존재하여, 핫 캐리어 신뢰성 수명이 10년 이상 된다는 것이 확인되었다. 또, p 채널형 MISFET의 NBTI 수명도 10년 이상 된다는 것이 확인되었다.즉, 표준 n 채널형 MISFET 및 고 내압 n 채널형 MISFET의 SiO2/Si 계면에서의 질소량을 최적화할 수 있었고, 그 결과, 아무런 부작용을 동반하는 일없이, 충분한 핫 캐리어 신뢰성을 확보할 수 있었다.
또, 질소 이온 주입에 의한 선택적인 산화질화법에서는 후막 n 채널형 MISFET의 더 특정한 부분을 선택하는 것도 가능하다. 예를 들면, 게이트 길이가 가늘어 핫 캐리어 대책이 불가결한 부분에는 질소 이온 주입을 행하는, 아날로그 MISFET과 같이 1/f 노이즈 등의 발생을 싫어하는 부분에는 질소 이온 주입하지 않은 등이다. 나아가서는, 질소가 고 내압 n 채널형 MISFET의 채널 전체에 주입되기 때문에, 질소 도우즈량을 필요 최소한으로 할 수 있어, 결정 결함 등의 발생을 억제할 수 있는 장점, 게이트 산화막을 통해서 이온 주입하는 경우에 염려되는 산화막 내압 열화의 가능성이 없다는 등의 장점도 있다.
<제8 실시예>
본 실시예는 채널로의 질소 이온 주입의 논리 LSI에의 응용례3이다.
우선, 도 71에 도시한 바와 같이, 실리콘 기판(10)에 얕은 홈 소자 분리 영역(11)을 형성하고, n 채널형 MISFET용의 p형 웰(12), p 채널형 MISFET용의 n형 웰(13)을 형성하고, 계속해서 후막 산화막(14)을 전면에 성장시킨다.
다음에, 도 72에 도시한 바와 같이, 포토레지스트(111a)를 마스크로 하여, 질소 이온(N2+, 5KeV, 3x10l4cm-2)을 고 내압 n 채널 MISFET부에만 주입한다(부호 72는 질소 주입 영역).
다음에, 도 73에 도시한 바와 같이, 포토레지스트(111g)를 이용하여, 고 내압 MISFET 영역에 후막 산화막(14)을 남기고, 표준 MISFET 영역의 후막 산화막(14)만을 제거한다.
다음에, 도 74에 도시한 바와 같이, 포토레지스트(111g)를 제거하여, 표면 세정 후, 기판(10)을 재산화함으로써, 표준 MISFET 영역의 기판(10)의 표면에 박막 산화막(15)을 형성한다. 또, 후막 산화막(14)은 세정 공정에서 약간 막 두께가 감소하지만, 추가 산화되어 원하는 막 두께를 갖게 되어 있다. 또한, 그 후에, NO 가스를 이용하여 기판(10)의 전면을 산화질화 처리하여, 박막 산화막(15)의 SiO2/Si 계면에 원하는 양의 질소 원자가 함유되도록 한다(도시하지는 않음). 이 때, 후막 산화막(14)의 SiO2/Si 계면도 동시에 산화질화되지만, 박막부에 비교하여 질소량은 적어져 있다. 단, 이 때의 열 처리로, 기판 내에 이온 주입된 질소가 계면에서 반응하여, 고 산화질화 영역(34)을 형성하기 때문에, 고 내압 n 채널 MISFET 부분의 질소량은 보충되어 있다.
다음에, 도 75에 도시한 바와 같이, 기판(10) 상에 피착한 다결정 실리콘막의 일부에 P 이온을 주입하고, 다른 일부에 B 이온을 주입함으로써, n형 다결정 실리콘막(31)과 p형 다결정 실리콘막(32)을 형성하고, 이것을 패터닝하여 게이트 전극(31a, 31b, 32a, 33b)을 형성한 후, 상기 제1, 2 실시예와 마찬가지로 하여, 고 내압 n 채널형 MISFET, p 채널형 MISFET의 확장 영역(113, 116), 할로우 영역(114, 117)을 형성하고, 표준 n 채널형 MISFET, p 채널형 MISFET의 확장 영역(119, 122),할로우 영역(120, 123)을 형성한다.
다음에, 도 76에 도시한 바와 같이, 게이트 전극(31a, 31b, 32a, 33b)의 측벽에 측벽 스페이서(124)를 형성한 후, 기판(10)에 비소 이온, 불화 붕소 이온을 주입함으로써, n 채널형 MISFET의 소스, 드레인을 구성하는 고 불순물 농도의 n+형 반도체 영역(125), p 채널형 MISFET의 소스, 드레인을 구성하는 고 불순물 농도의 p+형 반도체 영역(126)을 형성한다.
다음에, 도 77에 도시한 바와 같이, n 채널형 MISFET의 소스, 드레인의 표면 및 p 채널형 MISFET의 소스, 드레인의 표면에 각각 실리사이드층(127)을 형성한다. 본 실시예에서는, 이 때 동시에 게이트 전극(31a, 31b, 32a, 33b)의 표면에도 실리사이드층(35)을 형성한다.
그 후, 도 78에 도시한 바와 같이, MISFET의 상부에 제1 층간 절연막(128)을 형성하고, 계속해서 소스, 드레인(n+형 반도체 영역(125), p+형 반도체 영역(126))의 상부의 제1 층간 절연막(128)에 형성한 컨택트 홀(140)에 W 플러그(129)를 매립한 후, 제1 층간 절연막(128)의 상부에 제1 층째의 메탈 배선(130)을 형성한다. 마찬가지로, 제1 층째의 메탈 배선(130)의 상부에 제2 층간 절연막(131)을 형성하고, 계속해서 메탈 배선(130)의 상부의 제2 층간 절연막(131)에 형성한 컨택트 홀(141)에 W 플러그(132)를 매립한 후, 제2 층간 절연막(131)의 상부에 제2 층째의 메탈 배선(134)을 형성한다. 또한, 제2 층째의 메탈 배선(134)의 상부에, 1층 또는 복수층의 메탈 배선을 더 형성해도 좋다. 메탈 배선(130, 134)은 예를 들면 W로 구성한다. 이상에 의해, 논리 LSI가 완성된다.
본 실시예에 따르면, 고 내압 n 채널형 MISFET의 SiO2/Si 계면에 충분한 양의 질소 원자가 존재하여, 핫 캐리어 신뢰성 수명이 10년 이상 된다는 것이 확인되었다. 또, p 채널형 MISFET의 NBTI 수명도 10년 이상 된다는 것이 확인되었다. 즉, 표준 n 채널형 MISFET 및 고 내압 n 채널형 MISFET의 SiO2/Si 계면에서의 질소량을 최적화할 수 있었고, 그 결과, 아무런 부작용을 동반하는 일없이, 충분한 핫 캐리어 신뢰성을 확보할 수 있었다.
또, 질소 이온 주입에 의한 선택적인 산화질화법에서는, 후막 n 채널형 MISFET의 더 특정한 부분을 선택하는 것도 가능하다. 예를 들면, 게이트 길이가 가늘어 핫 캐리어 대책이 불가결한 부분에는 질소 이온 주입을 행하고, 아날로그 MISFET과 같이 1/f 노이즈 등의 발생을 싫어하는 부분에는 질소 이온 주입하지 않은 등이다. 나아가서는, 질소가 고 내압 n 채널형 MISFET의 채널 전체에 주입되기 때문에, 질소 도우즈량을 필요 최소한으로 할 수 있어, 결정 결함 등의 발생을 억제할 수 있는 장점도 있다.
이상, 본 발명자에 의해서 이루어진 발명을 발명의 실시예에 기초하여 구체적으로 설명하였지만, 본 발명은 상기 실시예에 한정되는 것이 아니라, 그 요지를 일탈하지 않은 범위에서 여러 가지로 변경 가능한 것은 물론이다.
본 발명에 의해서 개시되는 발명 중, 대표적인 것에 의해서 얻어지는 효과를간단히 설명하면 이하와 같다.
본 발명에 따르면, 논리 LSI에 있어서, 고 내압이 요구되는 후막 n 채널형 MISFET의 SiO2/Si 계면에, 박막 n 채널형 MISFET의 SiO2/Si 계면과 비교하여 막 두께의 역비로 결정되는 농도 이상의 질소 원자가 함유되기 때문에, 충분한 핫 캐리어 내성을 확보할 수 있다.
본 발명에 따르면, DRAM 혼재 논리 LSI에 있어서, 메모리 셀 n 채널형 MISFET의 게이트 전극이 n형 다결정 실리콘이나 p형 다결정 실리콘에 의해서, SiO2/Si 계면의 질소량을 적정화시킴으로써, 데이터 보유 시간을 길게 유지하여, 단채널화가 가능한 채널 B(붕소) 프로파일 설계를 가능하게 할 수 있다.

Claims (6)

  1. 제1 게이트 절연막을 갖는 제1 MISFET과, 상기 제1 MISFET보다도 막 두께가 두꺼운 제2 게이트 절연막을 갖는 제2 MISFET를 구비한 반도체 장치에 있어서,
    상기 제2 게이트 절연막과 반도체 기판의 계면 중 적어도 일부에, 상기 제1 게이트 절연막과 상기 반도체 기판의 계면에 존재하는 양과 비교하여, 막 두께의 역비로 결정되는 양 이상의 질소가 함유되어 있는 것을 특징으로 하는 반도체 장치.
  2. 제1 게이트 절연막을 갖는 제1 MISFET과, 상기 제1 MISFET보다도 막 두께가 두꺼운 제2 게이트 절연막을 갖는 제2 MISFET를 구비한 반도체 장치에 있어서,
    상기 제2 MISFET의 n 채널부의 게이트 절연막과 반도체 기판의 계면의 적어도 일부에, 상기 제2 MISFET의 p 채널부에 존재하는 양 이상의 질소가 함유되어 있는 것을 특징으로 하는 반도체 장치.
  3. 반도체 기판의 주면의 제1 영역에 다이내믹 랜덤 액세스 메모리의 메모리 셀을 구성하는 n 채널형 MISFET이 형성되고, 상기 반도체 기판의 주면의 제2 영역에 상기 다이내믹 랜덤 액세스 메모리의 주변 회로 또는 논리 LSI를 구성하는 n 채널형 MISFET 및 p 채널형 MISFET이 형성된 반도체 장치에 있어서,
    상기 메모리 셀을 구성하는 n 채널형 MISFET의 게이트 절연막의 적어도 일부에 질소가 함유되고, 상기 메모리 셀을 구성하는 n 채널형 MISFET의 게이트 전극은, n형 다결정 실리콘의 일함수(work function)보다도 큰 일함수를 갖는 도전 재료에 의해서 구성되어 있는 것을 특징으로 하는 반도체 장치.
  4. 반도체 기판의 주면의 제1 영역에 다이내믹 랜덤 액세스 메모리의 메모리 셀을 구성하는 n 채널형 MISFET이 형성되고, 상기 반도체 기판의 주면의 제2 영역에 상기 다이내믹 랜덤 액세스 메모리의 주변 회로 또는 논리 LSI를 구성하는 n 채널형 MISFET 및 p 채널형 MISFET이 형성된 반도체 장치에 있어서,
    상기 다이내믹 랜덤 액세스 메모리의 주변 회로 또는 논리 LSI를 구성하는 n 채널형 MISFET 및 p 채널형 MISFET의 게이트 절연막과 상기 반도체 기판의 계면의 적어도 일부에 질소가 함유되어 있는 것을 특징으로 하는 반도체 장치.
  5. 반도체 장치의 제조 방법에 있어서,
    (a) 반도체 기판의 주면의 제1 영역에 제1 게이트 절연막을 형성하고, 상기 반도체 기판의 주면의 제2 영역에, 상기 제1 게이트 절연막보다도 막 두께가 두꺼운 제2 게이트 절연막을 형성하는 공정;
    (b) 상기 제1 및 제2 게이트 절연막에 산화질화(oxynitridation) 처리를 실시하는 공정;
    (c) 상기 제1 게이트 절연막의 상부에 제1 MISFET의 제1 게이트 전극을 형성하고, 상기 제2 게이트 절연막의 상부에 제2 MISFET의 제2 게이트 전극을 형성하는공정; 및
    (d) 상기 (a) 공정의 전 또는 후에, 또는 상기 (c) 공정의 전 또는 후에, 상기 제2 게이트 절연막과 상기 반도체 기판의 계면의 적어도 일부에 질소 또는 질소 원자를 포함하는 이온을 주입하는 공정
    을 포함하는 반도체 장치의 제조 방법.
  6. 반도체 장치의 제조 방법에 있어서,
    (a) 반도체 기판의 주면에 제2 게이트 절연막을 형성하는 공정;
    (b) 상기 제2 게이트 절연막에 제1 산화질화 처리를 실시하는 공정;
    (c) 상기 반도체 기판의 제1 영역의 상기 제2 게이트 절연막을 제거하고, 상기 반도체 기판의 제2 영역에 상기 제2 게이트 절연막을 남기는 공정;
    (d) 상기 반도체 기판을 산화함으로써, 상기 반도체 기판의 제1 영역에 상기 제2 게이트 절연막보다도 막 두께가 얇은 제1 게이트 절연막을 형성하는 공정;
    (e) 상기 제1 및 제2 게이트 절연막에 제2 산화질화 처리를 실시하는 공정; 및
    (f) 상기 제1 게이트 절연막의 상부에 제1 MISFET의 제1 게이트 전극을 형성하고, 상기 제2 게이트 절연막의 상부에 제2 MISFET의 제2 게이트 전극을 형성하는 공정
    을 포함하는 반도체 장치의 제조 방법.
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