KR19990055777A - 반도체 소자의 제조방법 - Google Patents

Abstract

본 발명은 반도체 소자의 제조방법에 관한 것으로, 반도체 소자의 문턱전압을 낮출 필요가 있는 부분에 대해 선택적인 이온주입에 의해 산화막의 성장속도를 다르게 하여 서로 다른 두께의 게이트 산화막을 형성함으로써, 종래의 마스크를 사용한 식각공정으로 게이트 산화막의 두께를 조절하는 방법에 있어서의 공정이 복잡하고 게이트 산화막 식각시 두께의 조절이 어려운 점을 간단한 공정으로 해결할 수 있다.

Description

반도체 소자의 제조방법

본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 원하는 위치에 선택적인 이온 임플란테이션(Implation)을 실시하여 산화막 성정속도를 다르게 하여 서로 다른 두께의 게이트 산화막을 형성하는 반도체 소자의 제조방법에 관한 것이다.

최근 반도체 소자의 고집적화와 고부가가치를 위해 하나의 칩(Chip)내에 로직(Logic)과 메모리(Memory) 소자를 함께 집적하는 EML(Embedded Logic) 메모리 소자를 제조하는 기술이 활발히 진행되고 있다.

그러나 상기 메모리 소자와 로직 부분은 그 특성이 서로 상이하다. 예컨데 메모리 소자의 경우 오프 리키지(Off Leakage)의 특성이 매우 중용한 인자가 되지만, 로직부분은 상기 메모리 소자보다 오프 리키지 특성이 그다지 중요하지 않으나, 그 대신 로직부분은 빠른 스피드를 필요로 하는 특성이 있다.

따라서 상기 로직부분의 빠른 스피드를 요구하는 특성상 로직부분의 문턱전압을 낮출 필요가 있는 데, 이를 위해 종래에는 마스크를 사용하여 로직부분의 게이트 산화막을 식각하여 그 두께를 낮추는 방법을 사용하고 있다.

그러나 상기한 마스크를 사용한 게이트 산화막의 식각으로 그 두께를 조절하는 방법은 공정이 복잡하고 게이트 산화막 식각시 그 두께를 정확히 조절하는 것이 매우 어려워 제조공정 수율과 소자의 신뢰성을 저하시키는 문제점이 있다.

따라서 본 발명은 상기한 문제점을 해결하기 위하여 게이트 산화막 형성공정 전에 필요로 하는 소정 부분에만 선택적으로 불순물을 이온 주입하여 게이트 산화막 성장시 산화막 성장속도를 저하시켜 위치에 따라 형성되는 게이트 산화막의 두께를 달리하도록 함으로써 간단한 공정으로도 EML 메모리 소자의 개발을 용이하게 하는 등 반도체 소자의 제조공정수율 및 신뢰성을 향상시킬 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.

도 1 은 EML 메모리 소자의 기본적인 구성을 도시한 도면

도 2 와 도 3 은 본 발명의 기술에 따른 반도체 소자의 제조공정 단계를 도시한 단면도

<도면의 주요부분에 대한 부호의 설 명>

1 : 반도체 2 : 필드 산화막

3 : 감광막 4 : 게이트 산화막

5 : 게이트 전극 6 : 스페이서

7 : 활성영역 10 : 메모리 부분

30 : 로직부분

상기 목적을 달성하기 위한 본 발명의 반도체 소자의 제조방법의 특징은,

반도체 기판상에 소자분리를 위한 필드 산화막을 형성하는 단계와,

전체 구조 상부에 감광막을 도포한 후, 노광 및 식각공정으로 얇은 두께를 갖는 상기 로직부분 상부의 감광막을 제거하여 로직부분만을 노출시키는 단계와,

상기 로직부분에만 선택적으로 질소를 임플란테이션하는 단계와,

상기 감광막을 제거한 후, 게이트 산화막을 형성하는 단계와,

상기 게이트 산화막 상부에 게이트 전극을 형성한 후, 상기 게이트 전극의 양측벽에 스페이서를 형성하는 단계와,

N 형 또는 P 형 분순물을 주입하여 활성영역을 형성하는 단계를 포함하는 것을 특징으로 한다.

이하 첨부된 도면을 참조하여 본 발명에 대한 상세한 설명을 하기로 한다.

도 1 은 EML 메모리 소자의 기본적인 구성을 도시한 도면이다.

도시된 바와 같이, EML 메모리 소자는 하나의 칩내에 메모리 부분(10)과 로직 부분(30)이 함께 구성되어 있다.

도 2 와 도 3 은 상기 도 1 의 EML 메모리 소자 형성 공정단계를 도시한 단면도이다.

먼저 도 2 를 참조하면, 실리콘 기판(1)상에 소자분리를 위한 필드 산화막(2)을 형성한 후, 전체 구조 상부에 감광막(3)을 도포하고 노광 및 식각공정으로 상기 로직부분(30) 상부의 감광막은 제거한다.

그 다음 게이트 산화막 형성전에 질소를 임플란테이션(Implation) 한다. 이때 상기 임플란테이션 주입 에너지는 10∼30KeV 로 하며, 임플란테이션 소스인 질소대신 5가 원소인 P 또는 As 를 사용할 수도 있다.

도 3 을 참조하면, 상기 감광막(3)을 제거한 후 게이트 산화막(4)을 형성한다.

이때 상기 형성되는 게이트 산화막(4)은 상기 질소이온 주입에 의해 로직부분(30)과 메모리부분(10)에서의 산화막 성장속도가 차이가 나게되어 그 두께가 다르게 된다.

다음 상기 게이트 산화막(4) 상부에 게이트 전극(5)을 형성하고, 상기 게이트 전극(5)의 양측벽에 스페이서(6)를 형성한 후, N+ 소오스/드레인 도핑과 P+ 소오스/드레인 도핑을 하여 활성영역을 형성한다.

한편, 이상 상기와 같이 두께가 다른 게이트 산화막을 형성하는 방법은 상기 실시예에서 설명한 EML 메모리 소자 제조공정외에 반도체 메모리 소자의 셀(Cell) 부분과 페리(Peri) 부분에서의 게이트 산화막 형성시에도 동일하게 적용할 수 있다.

이상 상술한 바와같이 본 발명의 방법에 따라, 게이트 산화막을 형성함에 있어, 반도체 소자의 문턱전압을 낮출 필요가 있는 부분에 대해 선택적인 이온주입을 산화막의 성장속도를 다르게 하여 서로 다른 두께의 게이트 산화막을 형성함으로써, 종래의 마스크를 사용한 식각공정으로 게이트 산화막의 두께를 조절하는 방법에 있어서의 공정이 복잡하고 게이트 산화막 식각시 두께의 조절이 어려운 점을 간단한 공정으로 해결할 수 있다.

Claims (5)

1. 두께가 다른 게이트 산화막을 공유하는 반도체 소자의 제조방법에 있어서,

   반도체 기판상에 소자분리를 위한 필드 산화막을 형성하는 단계와,

   전체 구조 상부에 감광막을 도포한 후, 노광 및 식각공정으로 얇은 두께를 갖는 상기 로직부분 상부의 감광막을 제거하여 로직부분만을 노출시키는 단계와,

   상기 로직부분에만 선택적으로 질소를 임플란테이션하는 단계와,

   상기 감광막을 제거한 후, 게이트 산화막을 형성하는 단계와,

   상기 게이트 산화막 상부에 게이트 전극을 형성한 후, 상기 게이트 전극의 양측벽에 스페이서를 형성하는 단계와,

   N 형 또는 P 형 분순물을 주입하여 활성영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
2. 제 1 항에 있어서,

   상기 소자는 메모리부와 로직부를 갖는 EML 소자인 것을 특징으로 하는 반도체 소자의 제조방법.
3. 제 1 항에 있어서,

   상기 질소를 임플란테이션 할 시, 임플란테이션 에너지는 10∼30KeV 로 하는 것을 특징으로 하는 반도체 소자의 제조방법,
4. 제 1 항에 있어서,

   상기 임플란테이션 소스로 질소대신 P 또는 As 를 사용하는 것을 특징으로 하는 반도체 소자의 제조방법.
5. 제 1 항에 있어서,

   상기 두께가 다른 게이트 산화막 형성방법이 메모리 소자의 셀부분과 페리부분에서의 게이트 산화막 형성시 적용되는 것을 특징으로 하는 반도체 소자의 제조방법.