KR100241535B1 - 반도체 소자의 트랜지스터 제조 방법 - Google Patents

반도체 소자의 트랜지스터 제조 방법 Download PDF

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Abstract

본 발명은 반도체 소자 제조 방법에 관한 것으로, 트랜지스터의 LDD 구조 형성시 이온 주입에 의한 실리콘 기판의 손상 및 게이트 산화막의 채널량을 방지하기 위한 방법으로 이용되던 버퍼 산화막을 대신하여 포토 레지스트의 노광에 따른 물성의 변화를 이용하여 노광된 부분과 노광되지 않은 부분의 식각률의 차이에 의한 국부적 잔류 포토레지스트와 위상(topology)을 이용하여 이온 주입 손상 및 채널링을 방지하는 버퍼로 이용함으로써 버퍼 산화막 형성 공정에 필요한 공정수 및 시간을 줄일 수 있고, 부가적으로 원하는 소오스, 드레인 접합 프로파일(junction profile) 및 Rs를 얻을 수 있으며, 게이트 산화막의 채널링을 방지할 수 있어 게이트 산화막의 붕괴(degradation)를 막을 수 있는 반도체 소자의 트랜지스터 제조 방법이 제시된다.

Description

반도체 소자의 트랜지스터 제조 방법
본 발명은 반도체 소자 제조 방법에 관한 것으로, 특히 반도체 소자의 트랜지스터 제조 방법에 관한 것이다.
트랜지스터 제조 방법에서 게이트를 형성한 후 소오스 및 드레인을 형성하기 위한 이온 주입 공정을 실시하게 되면 이온 주입에 의해 반도체 기판이 손상(damage)되며, 주입되는 이온이 게이트 산화막을 통해 그 하부까지 침투되어 게이트 산화막의 채널링(channeling) 현상이 발생하게 된다. 종래에는 이를 방지하기 위해 LDD 이온 주입(implant)전 버퍼 산화막(buffer oxide)을 실리콘 기판상에 형성하거나 폴리실리콘 게이트 전극(polysilicon gate electrode) 위에 아크층(ARC layer)을 형성하며, 소오스, 드레인의 주입전에 LDD 스페이서를 형성한 후 잔류 산화막(remain oxide)을 남기는 방법을 이용하였다.
그러나, 버퍼 산화막을 성장시키므로 파티클 문제와 공정수 및 공정 시간이 증가하는 단점이 있다.
따라서, 본 발명은 공정수 및 공정 시간을 단축하면서 효과적으로 파티클을 제거할 수 있는 반도체 소자의 트랜지스터 제조 방법을 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명은 필드 산화막이 선택적으로 형성된 실리콘 기판 상부의 선택된 영역에 게이트 산화막 및 폴리실리콘으로 이루어진 게이트 전극을 형성하는 단계와, LDD용 이온을 주입하여 상기 노출된 실리콘 기판에 이온 주입 영역을 형성하는 단계와, 상기 게이트 전극 측벽에 산화막 스페이서를 형성하는 단계와, 전체 구조 상부에 제1 포토레지스트를 도포한 후 NMOS 트랜지스터가 형성될 영역을 노출시키는 마스크를 이용하여 상기 제1 포토레지스트의 소정두께가 노광되지 않도록 노광 공정 또는 도포 두께를 조절하는 단계와, 식각 공정을 실시하여 상기 노광된 부분과 노광되지 않은 부분의 식각률 차이에 의해 상기 NMOS 트랜지스터가 형성될 영역에 소정 두께의 제1 포토레지스트를 잔류시키는 단계와, n+이온을 주입하여 상기 NMOS 트랜지스터가 형성될 영역에 소오스/드레인을 형성하는 단계와, 상기 제1 포토레지스트를 제거한 후 전체 구조 상부에 제2 포토레지스트를 도포하고 PMOS 트랜지스터가 형성될 영역을 노출시키는 마스크를 이용하여 상기 제2 포토레지스트의 소정 두께가 노광되지 않도록 노광 공정 또는 도포 두께를 조절하는 단계와, 식각 공정을 실시하여 상기 노광된 부분과 노광되지 않은 부분의 식각률 차이에 의해 상기 PMOS 트랜지스터가 형성될 영역에 소정 두께의 제2 포토레지스트를 잔류시키는 단계와, p+이온을 주입하여 상기 PMOS 트랜지스터가 형성될 영역에 소오스/드레인을 형성한 후 제2 포토레지스트를 제거하는 단계로 이루어진 것을 특징으로 한다.
제1(a)도 내지 제1(e)도는 본 발명에 따른 트랜지스터 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘 기판 2 : 필드 산화막
3 : 게이트 산화막 4 : 폴리실리콘막
5 : 제1 포토레지스트 6 : 산화막 스페이서
7 : 제2 포토레지스트 8 : 제3 포토레지스트
본 발명에서는 LDD 구조를 형성하기 위한 이온 주입에 의한 실리콘 기판의 손상 및 게이트 산화막의 채널링을 방지하기 위한 방법으로 이용되던 버퍼 산화막을 대신하여 포토레지스트의 노광에 따른 물성의 변화를 이용하여 노광된 부분과 노광되지 않은 부분의 습식 또는 건식 식각시의 식각률, 즉 식각 선택도(selectivity) 차이를 크게 하여 포토레지스트의 선택적 식각을 이용한 국부적 잔류 포토레지스트와 위상(topology)을 이용하여 이온 주입에 따른 손상 및 채널링을 방지하는 버퍼로 이용하는 것이다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
제1(a)도 내지 제1(e)도는 본 발명에 따른 반도체 소자의 트랜지스터 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도이다.
제1(a)도는 필드 산화막(2)이 선택적으로 형성된 실리콘 기판(1) 상부에 게이트 산화막(3)을 형성하고 폴리실리콘막(4)을 증착한 상태의 단면도이다.
제1(b)도를 참조하면, 폴리실리콘막(4) 상부에 제1 포토레지스트(5)를 도포한 후 트랜지스터 마스크를 이용한 노광 및 식각 공정을 실시하여 제1 포토레지스트(5)를 패터닝한다. 제1 포토레지스트 패턴(5)를 이용하여 폴리실리콘(4) 및 게이트 산화막(3)을 식각하여 실리콘 기판(1)을 노출시킨다. 노출된 실리콘 기판(1)에 LDD용 n-이온을 주입하여 실리콘 기판(1)의 선택된 영역에 n-이온 주입 영역을 형성한다.
제1(c)도를 참조하면, 제1 포토레지스트 패턴(5)을 제거한 후 잔류된 폴리실리 콘막(4) 및 게이트 산화막(3) 측벽에 산화막 스페이서(6)을 형성한다. 전체 구조 상부에 제2 포토레지스트(7)를 도포한다. NMOS 및 PMOS 트랜지스터가 형성될 부분을 확정하고, PMOS 트랜지스터가 형성될 부분은 노출시키지 않고 NMOS 트랜지스터가 형성될 부분을 노출시키는 마스크를 이용한 노광 공정으로 NMOS 트랜지스터가 형성될 부분에 도포된 제2 포토레지스트(7)를 노광시킨다. 이때 소정 두께의 제2 포토레지스트(7)가 노광되지 않도록 한다. 그리고 식각 공정을 실시하면 노광된 부분과 노광되지 않은 부분의 식각율 차이에 의해 노광되지 않은 제2 포토레지스트(7)가 잔류하게 된다. 제2 포토레지스트(7)를 소정 두께로 잔류시키기 위해 일반적으로 실시되는 공정보다 두껍게 제2 포토레지스트(7)를 도포하거나, 또는 노광시간을 조절한다. PMOS 트랜지스터가 형성될 부분에 남겨진 제2 포토레지스트(7)를 n+소오스/드레인 마스크로 사용하여 n+이온을 NMOS 트랜지스터가 형성될 부분에 주입하여 소오스/드레인 영역을 형성한다. 이렇게 함으로써 NMOS 소오스/드레인 채널링이 방지된다.
제1(d)도를 참조하면, n+소오스/드레인 마스크로 사용된 제2 포토레지스트(7) 및 이온 주입 영역 상부에 잔류된 제2 포토레지스트(7)를 제거한 후 전체 구조 상부에 제3 포토레지스트(8)를 도포한다. NMOS 트랜지스터가 형성될 부분은 노출시키지 않고 PMOS 트랜지스터가 형성될 부분을 노출시키는 마스크를 이용한 노광 공정으로 PMOS 트랜지스터가 형성될 부분에 도포된 제3 포토레지스트(8)를 노광시킨다. 이때 소정 두께의 제3 포토레지스트(8)가 노광되지 않도록 한다. 그리고 식각 공정을 실시하면 노광된 부분과 노광되지 않은 부분의 식각률 차이에 의해 노광되지 않은 제3 포토레지스트(8)가 잔류하게 된다. 제3 포토레지스트(8)를 잔류시키기 위해 제2 포토레지스트(7)와 마찬가지로 일반적인 두께보다 더 두껍게 형성하거나, 또는 노광 시간을 조절한다. NMOS 트랜지스터가 형성된 부분에 남겨진 제3 포토레지스트(8)를 p+소오스/드레인 마스크로 사용하여 p+이온을 PMOS 트랜지스터가 형성될 부분에 주입하여 소오스/드레인 영역을 형성한다. 이렇게 함으로써 PMOS 트랜지스터의 소오스/드레인 채널링이 방지된다.
제1(e)도는 p+소오스/드레인 마스크로 사용된 제3 포토레지스트(8) 및 이온 주입 영역에 잔류한 제3 포토레지스트(8)를 제거한 상태의 단면도이다.
상술한 바와 같이 본 발명에 의하면 버퍼 산화막의 형성 및 이의 제거 공정을 줄일 수 있고, 그에 따른 공정 시간을 단축할 수 있다. 또한 부가적으로 원하는 소오스, 드레인 접합 프로파일(junction profile) 및 Rs를 얻을 수 있으며, 게이트 산화막의 채널링 방지로 게이트 산화막의 붕괴(degradation)를 방지할 수 있다.

Claims (1)

  1. 필드 산화막이 선택적으로 형성된 실리콘 기판 상부의 선택된 영역에 게이트 산화막 및 폴리실리콘으로 이루어진 게이트 전극을 형성하는 단계와, LDD용 이온을 주입하여 상기 노출된 실리콘 기판에 이온 주입 영역을 형성하는 단계와, 상기 게이트 전극 측벽에 산화막 스페이서를 형성하는 단계와, 전체 구조 상부에 제1 포토레지스트를 도포한 후 NMOS 트랜스터가 형성될 영역을 노출시키는 마스크를 이용하여 상기 제1 포토레지스트의 소정 두께가 노광되지 않도록 노광 공정 또는 도포 두께를 조절하는 단계와, 식각 공정을 실시하여 상기 노광된 부분과 노광되지 않은 부분의 식각률 차이에 의해 상기 NMOS 트랜지스터가 형성될 영역에 소정 두께의 제1 포토레지스트를 잔류시키는 단계와, n+이온을 주입하여 상기 NMOS 트랜지스터가 형성될 영역에 소오스/드레인을 형성하는 단계와, 상기 제1 포토레지스트를 제거한 후 전체 구조 상부에 제2 포토레지스트를 도포하고 PMOS 트랜지스트가 형성될 영역을 노출시키는 마스크를 이용하여 상기 제2 포토레지스트의 소정 두께가 노광되지 않도록 노광 공정 또는 도포 두께를 조절하는 단계와,식각 공정을 실시하여 상기 노광된 부분과 노광되지 않은 부분의 식각률 차이에 의해 상기 PMOS 트랜지스터가 형성될 영역에 소정 두께의 제2 포토레지스트를 잔류시키는 단계와, p+이온을 주입하여 상기 PMOS 트랜지스터가 형성될 영역에 소오스/드레인을 형성한 후 제2 포토레지스트를 제거하는 단계로 이루어진 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
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