KR100891248B1 - 삼중 게이트 산화막 형성 방법 - Google Patents

삼중 게이트 산화막 형성 방법 Download PDF

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Abstract

본 발명은 소자의 특성에 따라 세 개의 다른 두께를 가지는 삼중 게이트 산화막 형성 방법에 관한 것이다. 본 발명에 따른 반도체 소자의 삼중 게이트 산화막 형성 방법은 반도체 기판 상부에 제1 영역, 제2 영역 및 제3 영역을 정의하는 소자 분리막을 형성하는 단계와, 상기 제1 영역을 노출시키는 제1 포토레지스트 패턴을 상기 반도체 기판 상부에 형성하는 단계와, 상기 제1 포토레지스트 패턴을 마스크로 상기 노출된 반도체 기판의 제1 영역에 질소 이온 주입 공정을 수행하는 단계와, 상기 제1 포토레지스트 패턴을 제거하는 단계와, 제1 산화 공정을 수행하여 상기 반도체 기판 전면에 산화막을 형성하는 단계와, 상기 제1 및 제2 영역을 노출시키는 제2 포토레지스트 패턴을 상기 반도체 기판 상부에 형성하는 단계와, 상기 제2 포토레지스트 패턴을 마스크로 제1 및 제 2 영역에 대한 식각 공정을 수행하여 상기 제2 영역의 산화막의 소정 두께와 상기 제1 영역의 산화막 전부를 제거하는 단계와, 상기 제2 포토레지스트 패턴을 제거하는 단계 및 제2 산화 공정을 수행하여 상기 반도체 기판 전면에 삼중 게이트 산화막을 형성하는 단계를 포함한다.
삼중, 게이트 산화막, 산화막

Description

삼중 게이트 산화막 형성 방법{METHOD FOR FORMING TRIPLE GATE OXIDE FILM}
도 1a 내지 도 1f는 본 발명에 따른 삼중 게이트 산화막 형성 방법을 도시한 단면도들.
본 발명은 게이트 산화막 형성 방법에 관한 것으로, 특히 소자의 특성에 따라 세 개의 다른 두께를 가지는 삼중 게이트 산화막 형성 방법에 관한 것이다.
반도체 소자는 셀 영역, 주변 회로 영역, 로직 회로 영역 등 소자의 동작 특성에 따라 게이트 전극에 인가되는 전압이 모두 다른데, 게이트 전극에 인가되는 전압에 따라 그 두께가 다른 이중 게이트 산화막이 사용되고 있다. 이러한 이중 게이트 산화막의 경우, 저전압 소자를 위한 게이트 산화막은 통상의 NMOS 또는 PMOS의 게이트 산화막이 사용되는데, 이 때 통상의 NMOS 또는 PMOS와 고전압 소자는 후속 공정에서 특성이 동일한 이온 주입 공정을 수행하여 형성할 수 있으나, 저전압 소자는 통상의 NMOS 또는 PMOS와 고전압 소자와 특성이 다르므로 별도의 마스크를 사용하여야 하므로 공정 비용이 상승한다는 문제점이 있으며, 저전압 소자에 대한 게이트 산화막은 통상의 NMOS 또는 PMOS에 사용되는 게이트 산화막을 이용하므로 저전압 소자에 요구되는 얇은 게이트 산화막을 사용하지 못한다는 문제점이 있다.
본 발명은 상기 문제점을 해결하기 위하여 각 소자의 특성에 따라 세 개의 다른 두께를 가지는 삼중 게이트 산화막 형성 방법을 제공하는 것을 그 목적으로 한다.
본 발명에 따른 반도체 소자의 삼중 게이트 산화막 형성 방법은 반도체 기판 상부에 제1 영역, 제2 영역 및 제3 영역을 정의하는 소자 분리막을 형성하는 단계와, 상기 제1 영역을 노출시키는 제1 포토레지스트 패턴을 상기 반도체 기판 상부에 형성하는 단계와, 상기 제1 포토레지스트 패턴을 마스크로 상기 노출된 반도체 기판의 제1 영역에 질소 이온 주입 공정을 수행하는 단계와, 상기 제1 포토레지스트 패턴을 제거하는 단계와, 제1 산화 공정을 수행하여 상기 반도체 기판 전면에 산화막을 형성하는 단계와, 상기 제1 및 제2 영역을 노출시키는 제2 포토레지스트 패턴을 상기 반도체 기판 상부에 형성하는 단계와, 상기 제2 포토레지스트 패턴을 마스크로 제1 및 제 2 영역에 대한 식각 공정을 수행하여 상기 제2 영역의 산화막의 소정 두께와 상기 제1 영역의 산화막 전부를 제거하는 단계와, 상기 제2 포토레지스트 패턴을 제거하는 단계 및 제2 산화 공정을 수행하여 상기 반도체 기판 전면에 삼중 게이트 산화막을 형성하는 단계를 포함하는 것을 특징으로 한다.
이하에서는, 본 발명에 따른 반도체 소자의 삼중 게이트 산화막 형성 방법을 첨부된 도면을 참조하여 상세하게 설명한다.
도 1a 내지 도 1f는 본 발명에 따른 반도체 소자의 삼중 게이트 산화막 형성 방법을 도시한 단면도들이다. 도 1a 내지 도 1f를 참조하면, 반도체 기판(10) 상부에 제1 영역(100), 제2 영역(200) 및 제3 영역(300)을 정의하는 소자 분리막(20)을 형성한다.
다음에는, 제1 포토레지스트 패턴(30)을 반도체 기판(10) 상부에 형성한다. 여기서, 제1 포토레지스트 패턴(30)은 제1 영역(100)을 노출시키도록 제2 영역(200) 및 제3 영역(300)의 상부에 형성한다. 그 다음에, 제1 포토레지스트 패턴(30)을 마스크로 제1 영역(100)에 질소 이온 주입 공정을 수행한다. 여기서, 상기 질소 이온 주입 공정은 5 내지 10keV의 에너지 및 1E(exponential)13 atom/cm2 내지 1E(exponential)14 atom/cm2의 도즈량으로 실시하는 것이 바람직하다.
그 다음에, 제1 포토레지스트 패턴(30)을 제거하고 산화 공정을 수행하여 상기 반도체 기판(10) 전면에 산화막(40)을 형성한다. 여기서, 질소 이온이 주입된 제1 영역(100)은 제2 영역(200) 및 제3 영역(300)에 비하여 산화막의 성장 속도가 느리므로 더 얇게 형성된다. 제1 영역(100)에 형성되는 산화막의 두께는 10 내지 50Å인 것이 바람직하다.
다음에는, 제1 영역(100) 및 제2 영역(200)을 노출시키는 제2 포토레지스트 패턴(50)을 제3 영역(300)에 형성하고 제2 포토레지스트 패턴(50)을 마스크로 제1 영역(100)및 제 2 영역(200)에 대한 식각 공정을 수행하여 제1 영역(100)의 산화막(40)을 제거한다. 제1 영역(100)의 산화막(40)은 제2 영역(200)의 산화막(40)에 비하여 상대적으로 두께가 얇기 때문에 식각 공정에 의하여 제1 영역(100)의 산화막(40)은 전부 제거되며, 제2 영역(100)의 산화막(40)은 그 두께의 일부가 제거된다. 여기서, 상기 식각 공정은 습식 식각 공정인 것이 바람직하며, 상기 식각 공정에 의하여 식각되는 산화막의 두께는 10 내지 50Å인 것이 바람직하다.
그 다음에, 제2 포토레지스트 패턴(50)을 제거한 후, 산화 공정을 수행하여 반도체 기판(10) 전면에 소정 두께의 삼중 게이트 산화막(70)을 형성한다. 여기서, 제1 영역(100)에 형성되는 산화막(70)의 두께는 40 내지 60Å인 것이 바람직하다.
본 발명에 따른 삼중 게이트 산화막 형성 방법은 각 소자의 특성에 따라 세 개의 다른 두께를 가지는 삼중 게이트 산화막을 제공하여 별도 마스크를 이용하지 않고 이온 주입 공정을 수행하는 것을 가능하게 하여 공정 비용을 감소시키며 단채널 마진을 확보하는 효과가 있다.

Claims (6)

  1. 반도체 기판 상부에 제1 영역, 제2 영역 및 제3 영역을 정의하는 소자 분리막을 형성하는 단계;
    상기 제1 영역을 노출시키는 제1 포토레지스트 패턴을 상기 반도체 기판 상부에 형성하는 단계;
    상기 제1 포토레지스트 패턴을 마스크로 상기 노출된 반도체 기판의 제1 영역에 질소 이온 주입 공정을 수행하는 단계;
    상기 제1 포토레지스트 패턴을 제거하는 단계;
    제1 산화 공정을 수행하여 상기 반도체 기판 전면에 산화막을 형성하는 단계;
    상기 제1 및 제2 영역을 노출시키는 제2 포토레지스트 패턴을 상기 반도체 기판 상부에 형성하는 단계;
    상기 제2 포토레지스트 패턴을 마스크로 제1 및 제 2 영역에 대한 식각 공정을 수행하여 상기 제2 영역의 산화막의 일부 및 상기 제1 영역의 산화막 전부를 제거하는 단계;
    상기 제2 포토레지스트 패턴을 제거하는 단계; 및
    제2 산화 공정을 수행하여 상기 반도체 기판 전면에 삼중 게이트 산화막을 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 삼중 게이트 산화막 형성 방법.
  2. 제1항에 있어서,
    상기 질소 이온 주입 공정은 5 내지 10keV의 에너지 및 1E(exponential)13 atom/cm2 내지 1E(exponential)14 atom/cm2의 도즈량으로 실시하는 것을 특징으로 하는 반도체 소자의 삼중 게이트 산화막 형성 방법.
  3. 제1항에 있어서,
    상기 제1 산화 공정에 의하여 상기 제1 영역에 형성되는 산화막의 두께는 10 내지 50Å인 것을 특징으로 하는 반도체 소자의 삼중 게이트 산화막 형성 방법.
  4. 제1항에 있어서,
    상기 식각 공정은 습식 식각 공정인 것을 특징으로 하는 반도체 소자의 삼중 게이트 산화막 형성 방법.
  5. 제1항 및 제4항 중 어느 하나에 있어서,
    상기 식각 공정에 의하여 식각되는 산화막의 두께는 10 내지 50Å인 것을 특징으로 하는 반도체 소자의 삼중 게이트 산화막 형성 방법.
  6. 제1항에 있어서,
    상기 제2 산화 공정에 의하여 상기 제1 영역에 형성되는 산화막의 두께는 40 내지 60Å인 것을 특징으로 하는 반도체 소자의 삼중 게이트 산화막 형성 방법.
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