JP3196980B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JP3196980B2 JP3196980B2 JP00308593A JP308593A JP3196980B2 JP 3196980 B2 JP3196980 B2 JP 3196980B2 JP 00308593 A JP00308593 A JP 00308593A JP 308593 A JP308593 A JP 308593A JP 3196980 B2 JP3196980 B2 JP 3196980B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- forming
- gate
- resist layer
- side wall
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Drying Of Semiconductors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置及びその製
造方法に関し、特にＬＤＤ型ＣＭＯＳ素子の製造方法に
係る。
造方法に関し、特にＬＤＤ型ＣＭＯＳ素子の製造方法に
係る。
【０００２】
【従来の技術】従来、ＬＤＤ型のＣＭＯＳ素子を実現す
るためには、ｎ+ ／ｐ+ のソース、ドレイン拡散層を形
成するためのイオン注入を打ちわけるために２回、さら
にｎ- ／ｐ- のＬＤＤ（ライトリードープドドレイン）
領域を拡散層とチャネル層の間に形成するために２回、
計４回のリソグラフィーによる工程が必要であった。
るためには、ｎ+ ／ｐ+ のソース、ドレイン拡散層を形
成するためのイオン注入を打ちわけるために２回、さら
にｎ- ／ｐ- のＬＤＤ（ライトリードープドドレイン）
領域を拡散層とチャネル層の間に形成するために２回、
計４回のリソグラフィーによる工程が必要であった。
【０００３】
【発明が解決しようとする課題】従来、ＬＤＤ型ＣＭＯ
Ｓを形成するには、ゲート側壁をマスクとして利用しつ
つ、計４回のリソグラフィーを必要としており、工程が
複雑であるという問題があった。
Ｓを形成するには、ゲート側壁をマスクとして利用しつ
つ、計４回のリソグラフィーを必要としており、工程が
複雑であるという問題があった。
【０００４】さらにゲート側壁に誘電率の高い物質を用
いるとソース、ドレインとゲート間の寄生容量が拡大
し、高速動作には不利になる。又、側壁形成時の異方性
エッチングなどにより基板にダメージが入ると拡散層の
リークを生じさせることになり問題となっていた。
いるとソース、ドレインとゲート間の寄生容量が拡大
し、高速動作には不利になる。又、側壁形成時の異方性
エッチングなどにより基板にダメージが入ると拡散層の
リークを生じさせることになり問題となっていた。
【０００５】本発明は、上記課題に鑑みてなされたもの
であり、その目的とするところは計２回のリソグラフィ
ー工程によりＬＤＤ型のＣＭＯＳ構造を実現し、コスト
を削減すると同時に、ゲート側壁そのものを最終的に除
去してしまうことでソース、ドレイン、ゲート間の寄生
容量を低下させ、さらに酸素ＲＩＥで側壁を形成するこ
とで側壁形成時の基板及び素子分離領域へのダメージを
抑制することである。
であり、その目的とするところは計２回のリソグラフィ
ー工程によりＬＤＤ型のＣＭＯＳ構造を実現し、コスト
を削減すると同時に、ゲート側壁そのものを最終的に除
去してしまうことでソース、ドレイン、ゲート間の寄生
容量を低下させ、さらに酸素ＲＩＥで側壁を形成するこ
とで側壁形成時の基板及び素子分離領域へのダメージを
抑制することである。
【０００６】
【課題を解決するための手段】本発明は半導体基板上に
素子分離領域を形成する工程と、この素子分離領域によ
り分離された隣接する第１の素子領域及び第２の素子領
域に、それぞれ第１導電型、第２導電型のウエルを形成
する工程と、前記第１及び第２の素子領域上にゲート絶
縁膜及びゲート電極を形成する工程と、このゲート電極
の側壁にカーボンからなるゲート側壁を形成する工程
と、前記第１の素子領域上に第１のレジスト層を形成す
る工程と、この第１のレジスト層及び前記素子分離領域
及び第２の素子領域上のゲート電極、ゲート側壁をマス
クに前記第２の素子領域上に第１導電型のイオンを注入
し、ソース、ドレイン拡散層を形成する工程と、前記第
１のレジスト層の少なくとも表面及び前記第２の素子領
域上のゲート側壁をＯ2 プラズマによる異方性エッチン
グにより除去する工程と、前記第２の素子領域上に第１
導電型のイオンを注入しＬＤＤ領域を形成する工程と、
前記第１のレジスト層を除去する工程と、第２の素子領
域上に第２のレジスト層を形成する工程と、この第２の
レジスト層及び前記素子分離領域及び第１の素子領域上
のゲート電極、ゲート側壁をマスクに第２導電型のイオ
ンを注入し、ソース、ドレイン拡散層を形成する工程
と、前記第２のレジスト層の少なくとも表面及び前記第
１の素子領域上のゲート側壁をＯ2 プラズマによる異方
性エッチングにより除去する工程と、前記第１の素子領
域上に第２導電型のイオンを注入しＬＤＤ領域を形成す
る工程と前記第２のレジスト層を除去する工程とを含む
半導体装置の製造方法を提供することを特徴とする。
素子分離領域を形成する工程と、この素子分離領域によ
り分離された隣接する第１の素子領域及び第２の素子領
域に、それぞれ第１導電型、第２導電型のウエルを形成
する工程と、前記第１及び第２の素子領域上にゲート絶
縁膜及びゲート電極を形成する工程と、このゲート電極
の側壁にカーボンからなるゲート側壁を形成する工程
と、前記第１の素子領域上に第１のレジスト層を形成す
る工程と、この第１のレジスト層及び前記素子分離領域
及び第２の素子領域上のゲート電極、ゲート側壁をマス
クに前記第２の素子領域上に第１導電型のイオンを注入
し、ソース、ドレイン拡散層を形成する工程と、前記第
１のレジスト層の少なくとも表面及び前記第２の素子領
域上のゲート側壁をＯ2 プラズマによる異方性エッチン
グにより除去する工程と、前記第２の素子領域上に第１
導電型のイオンを注入しＬＤＤ領域を形成する工程と、
前記第１のレジスト層を除去する工程と、第２の素子領
域上に第２のレジスト層を形成する工程と、この第２の
レジスト層及び前記素子分離領域及び第１の素子領域上
のゲート電極、ゲート側壁をマスクに第２導電型のイオ
ンを注入し、ソース、ドレイン拡散層を形成する工程
と、前記第２のレジスト層の少なくとも表面及び前記第
１の素子領域上のゲート側壁をＯ2 プラズマによる異方
性エッチングにより除去する工程と、前記第１の素子領
域上に第２導電型のイオンを注入しＬＤＤ領域を形成す
る工程と前記第２のレジスト層を除去する工程とを含む
半導体装置の製造方法を提供することを特徴とする。
【０００７】
【作用】本発明によればゲート側壁材としてカーボンを
用いることで、側壁の加工には酸素プラズマによる異方
性エッチングを利用できる。このため基板Ｓｉ及び素子
分離用のＳｉＯ2 は、このエッチングによってほとんど
除去されることなく、又ダメージも入らず、フィールド
エッジ後退による接合リークも生じない。
用いることで、側壁の加工には酸素プラズマによる異方
性エッチングを利用できる。このため基板Ｓｉ及び素子
分離用のＳｉＯ2 は、このエッチングによってほとんど
除去されることなく、又ダメージも入らず、フィールド
エッジ後退による接合リークも生じない。
【０００８】本発明ではカーボンによるゲート側壁を形
成した後、所定領域にリソグラフィー法によりレジスト
マスクを形成し、酸素プラズマによる異方性エッチング
を行う。レジストマスクのエッチングレートはカーボン
よりはおよそ３倍は遅く、レジストマスクはほぼ１〜２
μｍの厚さで形成されているので、カーボン側壁形成
後、さらに酸素プラズマによる処理を追加すれば、カー
ボン側壁と、レジストマスクの表面部を除去することが
できる。すなわち、レジストマスクとカーボン側壁をマ
スクとし、一導電型のソース、ドレイン拡散層を形成
し、その後、酸素プラズマによる処理を追加し、レジス
トマスクを残存させたまま、ゲート側壁だけを除去する
ことができる。このとき、この処理で基板や、素子分離
用ＳｉＯ2 にダメージが入ることはないので十分なプロ
セスマージンをもってこの工程を行うことができる。さ
らに、ソース、ドレイン拡散層形成のための高ドーズの
イオン注入によって変質したレジスト表面もこの処理で
剥離される。素子の微細化に伴いイオン注入のエネルギ
ーは低下し、レジスト表面の変質部も薄くなってくるの
で、この変質部分は酸素プラズマ処理で容易に除去する
ことができる。
成した後、所定領域にリソグラフィー法によりレジスト
マスクを形成し、酸素プラズマによる異方性エッチング
を行う。レジストマスクのエッチングレートはカーボン
よりはおよそ３倍は遅く、レジストマスクはほぼ１〜２
μｍの厚さで形成されているので、カーボン側壁形成
後、さらに酸素プラズマによる処理を追加すれば、カー
ボン側壁と、レジストマスクの表面部を除去することが
できる。すなわち、レジストマスクとカーボン側壁をマ
スクとし、一導電型のソース、ドレイン拡散層を形成
し、その後、酸素プラズマによる処理を追加し、レジス
トマスクを残存させたまま、ゲート側壁だけを除去する
ことができる。このとき、この処理で基板や、素子分離
用ＳｉＯ2 にダメージが入ることはないので十分なプロ
セスマージンをもってこの工程を行うことができる。さ
らに、ソース、ドレイン拡散層形成のための高ドーズの
イオン注入によって変質したレジスト表面もこの処理で
剥離される。素子の微細化に伴いイオン注入のエネルギ
ーは低下し、レジスト表面の変質部も薄くなってくるの
で、この変質部分は酸素プラズマ処理で容易に除去する
ことができる。
【０００９】残存したレジストマスクは、硫酸と過酸化
水素水のような混合液で選択的に剥離可能である。この
後の工程でも、このレジストマスクを利用し、低ドース
のＬＤＤ領域形成用のイオン注入を行い一導電型のＬＤ
Ｄ−ＭＯＳ素子を１つのリソグラフィー工程で達成する
ことができる。
水素水のような混合液で選択的に剥離可能である。この
後の工程でも、このレジストマスクを利用し、低ドース
のＬＤＤ領域形成用のイオン注入を行い一導電型のＬＤ
Ｄ−ＭＯＳ素子を１つのリソグラフィー工程で達成する
ことができる。
【００１０】尚、ＬＤＤ用のイオン注入は、低ドース、
低エネルギーで行うので、これによりレジストマスクは
変質しない。よって、上記のような混合液で処理するこ
とでレジストマスクを選択的に剥離できる。カーボン側
壁はこの混合液には耐性をもっているのでレジスト下の
カーボン側壁も残存する。
低エネルギーで行うので、これによりレジストマスクは
変質しない。よって、上記のような混合液で処理するこ
とでレジストマスクを選択的に剥離できる。カーボン側
壁はこの混合液には耐性をもっているのでレジスト下の
カーボン側壁も残存する。
【００１１】また若干の変質がレジストにみとめられる
場合、ダウンフローアッシャー等の処理で、カーボン側
壁を残存させたままレジストのみを剥離することも可能
である。この一連の工程を用いて、同様に逆導電型のＬ
ＤＤ−ＭＯＳ素子を達成することも可能である。
場合、ダウンフローアッシャー等の処理で、カーボン側
壁を残存させたままレジストのみを剥離することも可能
である。この一連の工程を用いて、同様に逆導電型のＬ
ＤＤ−ＭＯＳ素子を達成することも可能である。
【００１２】よって本発明によれば計２回のリソグラフ
ィー工程でＬＤＤ型−ＣＭＯＳ構造が達成でき、従来の
工程より２回のリソグラフィー工程を削減できる。又追
加される工程は、酸素プラズマ処理だけであり、これは
従来技術のアッシャー工程に対応しているわけで、全工
程数も確実に４工程以上短縮できる。又、酸素ＲＩＥを
もちいているため、素子の性能を劣化させるようなダメ
ージの発生も抑制できる。
ィー工程でＬＤＤ型−ＣＭＯＳ構造が達成でき、従来の
工程より２回のリソグラフィー工程を削減できる。又追
加される工程は、酸素プラズマ処理だけであり、これは
従来技術のアッシャー工程に対応しているわけで、全工
程数も確実に４工程以上短縮できる。又、酸素ＲＩＥを
もちいているため、素子の性能を劣化させるようなダメ
ージの発生も抑制できる。
【００１３】
【実施例】以下、本発明の一実施例を図面を参照しつつ
詳細に説明する。まずＳｉ基板１上にｎ−ｗｅｌｌ領域
２及びｐ−ｗｅｌｌ領域３を形成した後、ＬＯＣＯＳ法
により素子分離用フィールド酸化膜４を形成する。この
後、素子形成部に基板の不純物濃度を調整し、しきい値
を制御するためのイオン注入を行い、ゲート絶縁膜５を
形成する。
詳細に説明する。まずＳｉ基板１上にｎ−ｗｅｌｌ領域
２及びｐ−ｗｅｌｌ領域３を形成した後、ＬＯＣＯＳ法
により素子分離用フィールド酸化膜４を形成する。この
後、素子形成部に基板の不純物濃度を調整し、しきい値
を制御するためのイオン注入を行い、ゲート絶縁膜５を
形成する。
【００１４】この後、ゲート電極となるべきポリシリコ
ン６を例えば２０００オングストロームの厚さに堆積す
る。このときポリシリコンに導電性の不純物が同時に混
入されていても、又、その後の工程で導入されてもかま
わない。次いで、ポリシリコン６に異方性エッチングを
施し、ゲート電極６を形成する（図１(a) ）。
ン６を例えば２０００オングストロームの厚さに堆積す
る。このときポリシリコンに導電性の不純物が同時に混
入されていても、又、その後の工程で導入されてもかま
わない。次いで、ポリシリコン６に異方性エッチングを
施し、ゲート電極６を形成する（図１(a) ）。
【００１５】次に、基板全面に炭素７を例えばスパッタ
法により１０００オングストロームの厚さに堆積したの
ち、この基板を酸素プラズマ中で、例えば流量１００Ｓ
ＣＣＭ、圧力５．３Ｐａ、高周波電力０．８Ｗ／ｃｍ2
の条件で処理しゲート側壁７を形成する。
法により１０００オングストロームの厚さに堆積したの
ち、この基板を酸素プラズマ中で、例えば流量１００Ｓ
ＣＣＭ、圧力５．３Ｐａ、高周波電力０．８Ｗ／ｃｍ2
の条件で処理しゲート側壁７を形成する。
【００１６】次いでｎ−ＭＯＳを形成するためにｎ−ｗ
ｅｌｌ上にレジストマスク８をフォトリソグラフィー法
により形成し、このレジスト８と、カーボン側壁７をマ
スクとしてｐ−ｗｅｌｌ中にＡｓを例えば５×１０15ｃ
ｍ-2、５０ｋｅＶの条件でイオン注入し、ｎ+ ソース、
ドレイン拡散層９を形成する（図１(b) ）。
ｅｌｌ上にレジストマスク８をフォトリソグラフィー法
により形成し、このレジスト８と、カーボン側壁７をマ
スクとしてｐ−ｗｅｌｌ中にＡｓを例えば５×１０15ｃ
ｍ-2、５０ｋｅＶの条件でイオン注入し、ｎ+ ソース、
ドレイン拡散層９を形成する（図１(b) ）。
【００１７】次に、一部変質したｐ−ｗｅｌｌ上のレジ
スト８表面部と、ｎ−ｗｅｌｌ上のカーボンゲート側壁
とを、上記酸素プラズマ中で例えば１分処理することで
同時に除去する。次に例えばＰを７×１０13ｃｍ-2、４
０ｋｅＶの条件でイオン注入し、ｎ- −ＬＤＤ領域１０
を形成する（図２(a) ）。
スト８表面部と、ｎ−ｗｅｌｌ上のカーボンゲート側壁
とを、上記酸素プラズマ中で例えば１分処理することで
同時に除去する。次に例えばＰを７×１０13ｃｍ-2、４
０ｋｅＶの条件でイオン注入し、ｎ- −ＬＤＤ領域１０
を形成する（図２(a) ）。
【００１８】この後、レジストマスク８を例えば、硫酸
と過酸化水素水の混合液で選択剥離する。このとき、レ
ジストが剥離できなければ、ダウンフローアッシャーの
ような手法を用いて、レジスト下のカーボン側壁を残存
させつつレジストのみを剥離してもよい。
と過酸化水素水の混合液で選択剥離する。このとき、レ
ジストが剥離できなければ、ダウンフローアッシャーの
ような手法を用いて、レジスト下のカーボン側壁を残存
させつつレジストのみを剥離してもよい。
【００１９】次に、ｐ−ＭＯＳを形成するために、ｎ−
ｗｅｌｌ上にレジストパターン８´をフォトリソグラフ
ィー法により形成し、ｐ−ｗｅｌｌ上のカーボン側壁７
と、レジストパターン８´をマスクとして、例えば、Ｂ
Ｆ2 を３×１０15ｃｍ-2、３５ｋｅＶの条件でイオン注
入し、ｐ+ 拡散層１１を形成する（図２(b) ）。
ｗｅｌｌ上にレジストパターン８´をフォトリソグラフ
ィー法により形成し、ｐ−ｗｅｌｌ上のカーボン側壁７
と、レジストパターン８´をマスクとして、例えば、Ｂ
Ｆ2 を３×１０15ｃｍ-2、３５ｋｅＶの条件でイオン注
入し、ｐ+ 拡散層１１を形成する（図２(b) ）。
【００２０】次にこの基板を酸素プラズマ中で処理する
ことで、一部変質したｎ−ｗｅｌｌ上のレジスト８´表
面部と、残存したｐ−ｗｅｌｌ上のカーボン側壁７とを
除去する。次に例えばＢＦ2 を５×１０13ｃｍ-2、３５
ｋｅＶの条件でイオン注入し、ｐ- −ＬＤＤ領域１２を
形成する（図３(a) ）。
ことで、一部変質したｎ−ｗｅｌｌ上のレジスト８´表
面部と、残存したｐ−ｗｅｌｌ上のカーボン側壁７とを
除去する。次に例えばＢＦ2 を５×１０13ｃｍ-2、３５
ｋｅＶの条件でイオン注入し、ｐ- −ＬＤＤ領域１２を
形成する（図３(a) ）。
【００２１】この後、レジストパターン８´を剥離し、
例えば１０００℃、２０秒の条件で熱処理を行い、ソー
ス、ドレイン拡散層９，１１及びＬＤＤ領域１０，１２
を活性化させる（図３(a) ）。
例えば１０００℃、２０秒の条件で熱処理を行い、ソー
ス、ドレイン拡散層９，１１及びＬＤＤ領域１０，１２
を活性化させる（図３(a) ）。
【００２２】以上説明したように、本発明によれば２回
のリソグラフィー工程で、ＬＤＤ型のＣＭＯＳ構造を形
成することができる。この後、通常の配線工程を利用し
てＡｌ電極１３及び層間膜１４等を形成する（図３(b)
）。
のリソグラフィー工程で、ＬＤＤ型のＣＭＯＳ構造を形
成することができる。この後、通常の配線工程を利用し
てＡｌ電極１３及び層間膜１４等を形成する（図３(b)
）。
【００２３】
【発明の効果】ゲート側壁材としてカーボンを用い、こ
れを酸素プラズマで加工することにより基板、及びフィ
ールド酸化膜にダメージを与えず側壁が形成できる。
れを酸素プラズマで加工することにより基板、及びフィ
ールド酸化膜にダメージを与えず側壁が形成できる。
【００２４】また、ｎ／ｐ打ちわけのためのレジストマ
スクとカーボン側壁を同時に酸素プラズマにさらすこと
により、基板、フィールド酸化膜を削ることなく、かつ
レジストを残存させたまま、カーボン側壁のみを除去す
ることができ、１回のリソグラフィーで拡散層とＬＤＤ
領域を形成できる。このため素子の劣化を誘起するよう
なダメージを抑制しつつ、工程及びコストを削減するこ
とが可能となる。
スクとカーボン側壁を同時に酸素プラズマにさらすこと
により、基板、フィールド酸化膜を削ることなく、かつ
レジストを残存させたまま、カーボン側壁のみを除去す
ることができ、１回のリソグラフィーで拡散層とＬＤＤ
領域を形成できる。このため素子の劣化を誘起するよう
なダメージを抑制しつつ、工程及びコストを削減するこ
とが可能となる。
【図１】 本発明の実施例を示す工程別素子断面図。
【図２】 本発明の実施例を示す工程別素子断面図。
【図３】 本発明の実施例を示す工程別素子断面図。
１ シリコン基板 ２ ｎ−ｗｅｌｌ領域 ３ ｐ−ｗｅｌｌ領域 ４ フィールド酸化膜 ５ ゲート絶縁膜 ６ ポリシリコンゲート ７ カーボン（炭素）側壁 ８，８´ レジスト ９ ｎ+ 拡散層 １０ ｎ- ＬＤＤ領域 １１ ｐ+ 拡散層 １２ ｐ- ＬＤＤ領域 １３ Ａｌ電極 １４ 層間絶縁膜
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/3065 H01L 21/336 H01L 21/8234 - 21/8238 H01L 27/08 - 27/092 H01L 29/78
Claims (1)
- 【請求項１】半導体基板上に素子分離領域を形成する工
程と、この素子分離領域により分離された隣接する第１
の素子領域及び第２の素子領域に、それぞれ第１導電
型、第２導電型のウエルを形成する工程と、前記第１及
び第２の素子領域上にゲート絶縁膜及びゲート電極を形
成する工程と、このゲート電極の側壁にカーボンのゲー
ト側壁を形成する工程と、前記第１の素子領域上に第１
のレジスト層を形成する工程と、この第１のレジスト層
及び前記素子分離領域及び第２の素子領域上のゲート電
極、ゲート側壁をマスクに前記第２の素子領域上に第１
導電型のイオンを注入し、ソース、ドレイン拡散層を形
成する工程と、前記第１のレジスト層の少なくとも表面
及び前記第２の素子領域上のゲート側壁をＯ2プラズマ
による異方性エッチングにより除去する工程と、前記第
２の素子領域上に第１導電型のイオンを注入しＬＤＤ領
域を形成する工程と、前記第１のレジスト層を除去する
工程と、前記第２の素子領域上に第２のレジスト層を形
成する工程と、この第２のレジスト層及び前記素子分離
領域及び第１の素子領域上のゲート電極、ゲート側壁を
マスクに第２導電型のイオンを注入し、ソース、ドレイ
ン拡散層を形成する工程と、前記第２のレジスト層の少
なくとも表面及び前記第２の素子領域上のゲート側壁を
Ｏ2プラズマによる異方性エッチングにより除去する工
程と、前記第１の素子領域上に第２導電型のイオンを注
入しＬＤＤ領域を形成する工程と、前記第２のレジスト
層を除去する工程とを含むことを特徴とする半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00308593A JP3196980B2 (ja) | 1993-01-12 | 1993-01-12 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00308593A JP3196980B2 (ja) | 1993-01-12 | 1993-01-12 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06209081A JPH06209081A (ja) | 1994-07-26 |
| JP3196980B2 true JP3196980B2 (ja) | 2001-08-06 |
Family
ID=11547509
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP00308593A Expired - Fee Related JP3196980B2 (ja) | 1993-01-12 | 1993-01-12 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3196980B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6022782A (en) * | 1997-05-30 | 2000-02-08 | Stmicroelectronics, Inc. | Method for forming integrated circuit transistors using sacrificial spacer |
| JP4108445B2 (ja) | 2002-10-31 | 2008-06-25 | 富士通株式会社 | 半導体装置の製造方法 |
-
1993
- 1993-01-12 JP JP00308593A patent/JP3196980B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06209081A (ja) | 1994-07-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5610088A (en) | Method of fabricating field effect transistors having lightly doped drain regions | |
| US5460998A (en) | Integrated P+ implant sequence in DPDM process for suppression of GIDL | |
| JP4489467B2 (ja) | 半導体装置の形成方法 | |
| JP2847490B2 (ja) | トランジスタの製造方法 | |
| US5821146A (en) | Method of fabricating FET or CMOS transistors using MeV implantation | |
| US5407839A (en) | MOS manufacturing process having reduced gate insulator defects | |
| JPH05865B2 (ja) | ||
| US20060202273A1 (en) | Method of manufacturing semiconductor device | |
| US7351627B2 (en) | Method of manufacturing semiconductor device using gate-through ion implantation | |
| JP3196980B2 (ja) | 半導体装置の製造方法 | |
| JP3182609B2 (ja) | 半導体素子の製造方法 | |
| US6544849B2 (en) | Method of fabricating semiconductor device for preventing polysilicon line being damaged during removal of photoresist | |
| JPH10284479A (ja) | 半導体集積回路の製造方法 | |
| KR100487504B1 (ko) | 서로 다른 게이트 스페이서 형성 방법 | |
| US7186603B2 (en) | Method of forming notched gate structure | |
| US6602747B1 (en) | Method for fabricating bipolar complementary metal oxide semiconductor (BiCMOS) device structure | |
| US7022576B2 (en) | Method of manufacturing a semiconductor device | |
| KR100357173B1 (ko) | 박막 트랜지스터의 제조 방법 | |
| KR100400319B1 (ko) | 반도체 소자의 콘택 제조방법 | |
| JPH07130997A (ja) | 高耐圧化トランジスタの製造方法 | |
| KR100418855B1 (ko) | 반도체소자의 듀얼게이트 제조방법 | |
| KR100905182B1 (ko) | 반도체 소자 형성 방법 | |
| KR100451463B1 (ko) | 이중 게이트산화막을 가진 반도체소자의 제조방법 | |
| KR100231603B1 (ko) | 반도체소자의 트랜지스터 제조방법 | |
| JP3363675B2 (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090608 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090608 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100608 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100608 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110608 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120608 Year of fee payment: 11 |
|
| LAPS | Cancellation because of no payment of annual fees |