KR100811456B1 - 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 특성을 향상하고, 제조 공정을 단순화 하는 것으로서, 반도체 기판에 소자 분리막을 형성하여 제1, 제2 및 제3 액티브 영역을 형성하는 단계, 제1, 제2 및 제3 액티브 영역 위에 열산화막을 형성하는 단계, 제3 액티브 영역 위에 제1 산소 이온을 주입하는 단계, 제2 및 제3 액티브 영역 위에 제2 산소 이온을 주입하는 단계, 열산화막을 제거하는 단계, 반도체 기판을 열처리하여 제1, 제2 및 제3 액티브 영역 위에 각각 제1, 제2 및 제3 게이트 산화막을 동시에 형성하는 단계를 포함하며, 제2 액티브 영역에 있는 제2 게이트 산화막은 제1 액티브 영역에 있는 제1 게이트 산화막보다 두껍고, 제3 게이트 산화막은 제2 게이트 산화막보다 두껍다. 이와 같이, 산소 이온의 주입 및 1회의 열처리 공정을 통해 서로 다른 두께의 게이트 산화막을 만듦으로써 공정을 단순화하고, 감광막과 접촉하여 오염된 산화막을 제거함으로써 반도체 소자의 특성을 향상할 수 있다.
게이트 산화막, 이온 주입

Description

반도체 소자의 제조 방법{MANUFACTURING METHOD OF SEMICONDUCTOR DEVICE}
도 1 내지 도 5 본 발명의 한 실시예에 따른 반도체 소자의 제조 공정을 단계별로 도시한 단면도이다.
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 반도체 소자의 트리플 게이트(triple gate)의 제조 방법에 관한 것이다.
일반적으로 반도체 소자는 LOCOS(local oxidation of silicon) 또는 STI(swallow trench isolation) 소자 분리 방법에 의해 정의되는 소자 영역에 게이트, 소스 및 드레인으로 이루어진 트랜지스터를 구비하고 있다.
트랜지스터는 싱글 게이트(single gate) 구조, 더블 게이트(double gate) 구조 또는 트리플 게이트(triple gate) 구조를 포함할 수 있다.
싱글 게이트 구조는 반도체 소자 구동 시 모든 액티브 영역에 일정한 전압이 인가되는 반면, 더블 게이트 구조는 각 반도체 소자 제품들의 쓰임새에 따라 LV(low voltage) 영역 및 HV(high voltage) 영역으로 나누어져 각각의 액티브 영역마다 다른 전압이 인가되고, 트리플 게이트 구조 또한 각 반도체 소자 제품들의 쓰 임새에 따라 LV(low voltage) 영역, MV(medium voltage) 및 HV(high voltage) 영역으로 나누어져 각각의 액티브 영역마다 다른 전압이 인가된다. 이에 따라, 각 액티브 영역에 배치되는 산화막은 각 액티브 영역에 인가되는 전압의 크기에 따라 두께가 달라진다.
한편, 트리플 게이트 산화막을 형성하기 위해 제1 및 제2 감광막이 필요하다. 이때, 제1 및 제2 감광막과 HV 게이트 산화막 및 MV 게이트 산화막이 접촉함에 따라 트리플 게이트 산화막이 오염되어 반도체 소자의 특성이 저하될 수 있다.
또한, 트리플 게이트 산화막을 형성하기 위해 3회의 열처리 공정을 진행하므로 제조 공정이 복잡하다.
따라서, 본 발명의 기술적 과제는 반도체 소자의 특성을 향상하고, 제조 공정을 단순화 하는 것이다.
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 반도체 기판에 소자 분리막을 형성하여 제1, 제2 및 제3 액티브 영역을 형성하는 단계, 상기 제1, 제2 및 제3 액티브 영역 위에 열산화막을 형성하는 단계, 상기 제3 액티브 영역 위에 제1 산소 이온을 주입하는 단계, 상기 제2 및 제3 액티브 영역 위에 제2 산소 이온을 주입하는 단계, 상기 열산화막을 제거하는 단계, 상기 반도체 기판을 열처리하여 상기 제1, 제2 및 제3 액티브 영역 위에 각각 제1, 제2 및 제3 게이트 산화막을 동시에 형성하는 단계를 포함하며, 상기 제2 액티브 영역에 있는 제2 게이트 산화 막은 제1 액티브 영역에 있는 제1 게이트 산화막보다 두껍고, 상기 제3 게이트 산화막은 상기 제2 게이트 산화막보다 두껍다.
상기 제1 액티브 영역은 저 전압 영역이고, 상기 제2 액티브 영역은 중간 전압 영역이고, 상기 제3 액티브 영역은 고 전압 영역일 수 있다.
상기 제2 산소 이온은 상기 제1 산소 이온보다 낮은 에너지로 주입할 수 있다.
상기 제1 산소 이온은 10kev 내지 40keV의 에너지로 주입하고, 상기 제2 산소 이온은 10kev 내지 30keV의 에너지로 주입할 수 있다.
상기 제1 열산화막은 HF 또는 BHF로 제거할 수 있다.
첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 위에 있다고 할 때, 이는 다른 부분 바로 위에 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 바로 위에 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
그러면 도 1 내지 도 5를 참고로 하여 반도체 소자의 제조 방법에 대하여 상 세하게 설명한다.
도 1 내지 도 5는 본 발명의 한 실시예에 따른 반도체 소자의 제조 공정을 단계별로 도시한 단면도이다.
도 1에 도시한 바와 같이, 반도체 기판(1) 위에 트렌치(도시하지 않음)를 형성한 다음, 트렌치 내부를 매립하는 소자 분리막(2)을 형성한다.
그 다음, 반도체 기판(1)을 열처리하여 제1 열산화막(3)을 형성한다.
도 1의 도면에서 참조 부호 I은 반도체 기판의 제1 액티브 영역으로서 저전압이 인가되는LV(low voltage) 영역을 나타내고, 참조 부호 II 는 반도체 기판의 제2 액티브 영역으로서 제1 액티브 영역보다 높은 전압이 인가되는 MV(medium voltage) 영역을 나타내고, 참조 부호 III는 반도체 기판의 제3 액티브 영역으로서 제2 액티브 영역보다 높은 전압이 인가되는 HV(high voltage) 영역을 나타낸다.
그런 다음, 도 2에 도시한 바와 같이, 반도체 기판(1)의 제1 액티브 영역(I) 및 제2 액티브 영역(II) 위에 제1 감광막(4)을 형성한다. 이때, 제1 감광막(4)과 접촉하는 제1 열산화막(3)은 오염될 수 있다.
이어, 제1 감광막(4)을 마스크로 삼아 반도체 기판(1)의 제3 액티브 영역(III)에 산소 이온을 주입한다. 이때, 산소 이온은 10kev 내지 40keV의 에너지로 주입하는 것이 바람직하다.
다음, 도 3에 도시한 바와 같이, 제1 감광막(4)을 제거하고 반도체 기판(1)의 제1 액티브 영역(I) 위에 제2 감광막(5)을 형성한다. 이때, 제2 감광막(5)과 접촉하는 제1 열산화막(3)은 오염될 수 있다.
이어, 제2 감광막(5)을 마스크로 삼아 반도체 기판(1)의 제2 액티브 영역(II) 및 제3 액티브 영역(III)에 산소 이온을 주입한다. 여기서, 산소 이온은 10kev 내지 30keV의 에너지로 주입하는 것이 바람직하다.
다음, 도 4에 도시한 바와 같이, 제2 감광막(5)을 제거하고, 반도체 기판(1)전면에 형성되어 있는 제1 열산화막(3)을 HF(BHF)를 이용하여 제거한다. 이와 같이 제1 및 제2 감광막에 의해 오염된 제1 열산화막(3)을 제거함으로써 반도체 소자의 특성을 향상할 수 있다.
그런 다음, 도 5에 도시한 바와 같이, 반도체 기판(1) 전면을 열처리하여 제1 액티브 영역(I), 제2 액티브 영역(II) 및 제3 액티브 영역(III)에 각각 LV 게이트 산화막(6a), MV 게이트 산화막(6b) 및 HV 게이트 산화막(6c)을 형성한다. 이때, 반도체 기판(1)의 제2 액티브 영역(II) 및 제3 액티브 영역(III)은 반도체 기판(1)의 제1 액티브 영역(I)과 달리 산소 이온을 포함하고 있어 MV 게이트 산화막(6b) 및 HV 게이트 산화막(6c)은 LV 게이트 산화막(6a)보다 두껍게 만들어진다.
한편, 앞서 서술한 바와 같이, 반도체 기판(1)의 제3 액티브 영역(III)에 제2 액티브 영역(II)보다 더 많은 산소 이온이 분포되어 있다. 이로 인해 HV 게이트 산화막(6c)은 MV 게이트 산화막(6b)보다 두껍게 만들어진다.
이와 같이, 1회의 열처리 공정을 통해 LV 게이트 산화막(6a), MV 게이트 산화막(6b) 및 HV 게이트 산화막(6c)을 만듦으로써 공정을 단순화 할 수 있다.
본 발명에 따르면 산소 이온의 주입 및 1회의 열처리 공정을 통해 서로 다른 두께의 게이트 산화막을 만듦으로써 공정을 단순화 할 수 있다.
또한, 감광막과 접촉하여 오염된 산화막을 제거함으로써 반도체 소자의 특성을 향상할 수 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만, 본 발명의 권리 범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

Claims (8)

  1. 반도체 기판에 소자 분리막을 형성하여 제1, 제2 및 제3 액티브 영역을 형성하는 단계,
    상기 제1, 제2 및 제3 액티브 영역 위에 열산화막을 형성하는 단계,
    상기 제3 액티브 영역 위에 제1 산소 이온을 주입하는 단계,
    상기 제2 및 제3 액티브 영역 위에 제2 산소 이온을 주입하는 단계,
    상기 열산화막을 제거하는 단계,
    상기 반도체 기판을 열처리하여 상기 제1, 제2 및 제3 액티브 영역 위에 각각 제1, 제2 및 제3 게이트 산화막을 동시에 형성하는 단계
    를 포함하며,
    상기 제2 액티브 영역에 있는 제2 게이트 산화막은 제1 액티브 영역에 있는 제1 게이트 산화막보다 두껍고, 상기 제3 게이트 산화막은 상기 제2 게이트 산화막보다 두꺼운 반도체 소자의 제조 방법.
  2. 제1항에서,
    상기 제1 액티브 영역은 저 전압 영역인 반도체 소자의 제조 방법.
  3. 제1항에서,
    상기 제2 액티브 영역은 중간 전압 영역인 반도체 소자의 제조 방법.
  4. 제1항에서,
    상기 제3 액티브 영역은 고 전압 영역인 반도체 소자의 제조 방법.
  5. 제1항에서,
    상기 제2 산소 이온은 상기 제1 산소 이온보다 낮은 에너지로 주입하는 반도체 소자의 제조 방법.
  6. 제1항 또는 제5항에서,
    상기 제1 산소 이온은 10kev 내지 40keV의 에너지로 주입하는 반도체 소자의 제조 방법.
  7. 제1항 또는 제5항에서,
    상기 제2 산소 이온은 10kev 내지 30keV의 에너지로 주입하는 반도체 소자의 제조 방법.
  8. 제1항에서,
    상기 제1 열산화막은 HF 또는 BHF로 제거하는 반도체 소자의 제조 방법.
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KR20040058799A (ko) * 2002-12-27 2004-07-05 주식회사 하이닉스반도체 삼중 게이트 산화막 형성 방법
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