JP2806234B2 - 半導体装置及びその製造方法 - Google Patents
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Description
【０００１】
【産業上の利用分野】本発明は、半導体装置とその製造
方法に関し、特にＭＯＳ集積回路に搭載されるＭＯＳＦ
ＥＴのしきい値電圧の調整方法に関する。
方法に関し、特にＭＯＳ集積回路に搭載されるＭＯＳＦ
ＥＴのしきい値電圧の調整方法に関する。
【０００２】
【従来の技術】従来、ＭＯＳ集積回路に搭載されるＭＯ
ＳＦＥＴの製造方法として、チャネル・イオン注入によ
るしきい値電圧制御や、ライトリ・ドープト・ドレイン
（ＬＤＤ）構造によるホットキャリア効果の抑制等の技
術が用いられてきた。
ＳＦＥＴの製造方法として、チャネル・イオン注入によ
るしきい値電圧制御や、ライトリ・ドープト・ドレイン
（ＬＤＤ）構造によるホットキャリア効果の抑制等の技
術が用いられてきた。
【０００３】こうした従来技術については、すでに広く
用いられており、多くの例がある。その一例を特開平２
−２２８６２号公報等に見ることができるが、その構造
を図８を用いて説明する。この従来例では、ｐ−ＭＯＳ
ＦＥＴ側にポケット構造を用いて、ショートチャネル効
果の抑制を図っている。図において、左側がｎ−ＭＯＳ
ＦＥＴ側、右側がｐ−ＭＯＳＦＥＴ側であり、１１はｐ
型シリコン基板またはｐウェル、１２はｎウェルまたは
ｎ型シリコン基板、２１は素子分離酸化膜、３３，３４
はチャネル・イオン注入部、４１，４２はゲート酸化
膜、５１，５２はゲート電極、６３，６４は側壁酸化
膜、７３はｎ- リン注入部、７４はポケット・リン注入
部、８３はｎ+ 部、８４はｐ+ 部である。
用いられており、多くの例がある。その一例を特開平２
−２２８６２号公報等に見ることができるが、その構造
を図８を用いて説明する。この従来例では、ｐ−ＭＯＳ
ＦＥＴ側にポケット構造を用いて、ショートチャネル効
果の抑制を図っている。図において、左側がｎ−ＭＯＳ
ＦＥＴ側、右側がｐ−ＭＯＳＦＥＴ側であり、１１はｐ
型シリコン基板またはｐウェル、１２はｎウェルまたは
ｎ型シリコン基板、２１は素子分離酸化膜、３３，３４
はチャネル・イオン注入部、４１，４２はゲート酸化
膜、５１，５２はゲート電極、６３，６４は側壁酸化
膜、７３はｎ- リン注入部、７４はポケット・リン注入
部、８３はｎ+ 部、８４はｐ+ 部である。
【０００４】次に、図９〜図１５を用いて、この従来構
造の製造方法を説明する。
造の製造方法を説明する。
【０００５】まず、図９のように、シリコン半導体基板
上に、ｐ型部またはｐウェル１１およびｎウェルまたは
ｎ型部１２を設け、次に、素子分離酸化膜２１を設けた
後、レジスト９３を設け、フォトリソグラフィによって
ｎ−ＭＯＳＦＥＴ側の窓開けを行い、ボロン、リン等の
イオン注入によってチャネル・イオン注入部３３を形成
した後、フォトレジスト９３を除去する。でき上がり後
のｎ−ＭＯＳＦＥＴのしきい値電圧は、このチャネル・
イオン注入部３３の濃度によって調節される。
上に、ｐ型部またはｐウェル１１およびｎウェルまたは
ｎ型部１２を設け、次に、素子分離酸化膜２１を設けた
後、レジスト９３を設け、フォトリソグラフィによって
ｎ−ＭＯＳＦＥＴ側の窓開けを行い、ボロン、リン等の
イオン注入によってチャネル・イオン注入部３３を形成
した後、フォトレジスト９３を除去する。でき上がり後
のｎ−ＭＯＳＦＥＴのしきい値電圧は、このチャネル・
イオン注入部３３の濃度によって調節される。
【０００６】次に、図１０のように、レジスト９４を設
け、フォトリソグラフィによってｐ−ＭＯＳＦＥＴ側の
窓開けを行い、ボロン、リン等のイオン注入によってチ
ャネル・イオン注入部３４を形成した後、フォトレジス
ト９４を除去する。でき上がり後のｐ−ＭＯＳＦＥＴの
しきい値電圧は、このチャネル・イオン注入部３４の濃
度によって調節される。
け、フォトリソグラフィによってｐ−ＭＯＳＦＥＴ側の
窓開けを行い、ボロン、リン等のイオン注入によってチ
ャネル・イオン注入部３４を形成した後、フォトレジス
ト９４を除去する。でき上がり後のｐ−ＭＯＳＦＥＴの
しきい値電圧は、このチャネル・イオン注入部３４の濃
度によって調節される。
【０００７】次に、図１１のように、ゲート酸化膜４
１，４２を形成し、さらに、多結晶シリコン等でゲート
電極５１，５２を形成する。
１，４２を形成し、さらに、多結晶シリコン等でゲート
電極５１，５２を形成する。
【０００８】次に、図１２のように、リンのイオン注入
によって、ｎ- リン注入部７３およびポケット・リン注
入部７４を形成する。
によって、ｎ- リン注入部７３およびポケット・リン注
入部７４を形成する。
【０００９】次に、図１３のように、ゲート電極の両端
に側壁酸化膜６３，６４を形成する。
に側壁酸化膜６３，６４を形成する。
【００１０】次に、図１４のように、レジスト９５を設
け、フォトリソグラフィによってｎ−ＭＯＳＦＥＴ側の
窓開けを行い、ヒ素等をイオン注入して、ｎ+ 部８３を
形成した後、フォトレジスト９５を除去する。
け、フォトリソグラフィによってｎ−ＭＯＳＦＥＴ側の
窓開けを行い、ヒ素等をイオン注入して、ｎ+ 部８３を
形成した後、フォトレジスト９５を除去する。
【００１１】次に、図１５のように、レジスト９６を設
け、フォトリソグラフィによってｐ−ＭＯＳＦＥＴ側の
窓開けを行い、ボロン等をイオン注入して、Ｐ+ 部８４
を形成した後、フォトレジスト９６を除去する。ここま
での工程でＭＯＳＦＥＴの形成が完了し、その後、アニ
ーリングや配線形成等の工程を経て、ＭＯＳ集積回路が
形成される。
け、フォトリソグラフィによってｐ−ＭＯＳＦＥＴ側の
窓開けを行い、ボロン等をイオン注入して、Ｐ+ 部８４
を形成した後、フォトレジスト９６を除去する。ここま
での工程でＭＯＳＦＥＴの形成が完了し、その後、アニ
ーリングや配線形成等の工程を経て、ＭＯＳ集積回路が
形成される。
【００１２】なお、ここで従来技術として、図１２のよ
うに、１つのリン・イオン注入工程でｎ- リン注入部７
３およびポケット・リン注入部７４を形成する、という
例を取り上げたのは、後述する本発明の技術との違いを
一層明確にするためである。
うに、１つのリン・イオン注入工程でｎ- リン注入部７
３およびポケット・リン注入部７４を形成する、という
例を取り上げたのは、後述する本発明の技術との違いを
一層明確にするためである。
【００１３】
【発明が解決しようとする課題】上述した、ＭＯＳ集積
回路に搭載される従来のＭＯＳＦＥＴの製造方法におい
ては、ＭＯＳＦＥＴのしきい値電圧調節を行うために
は、図９，図１０のようなフォトリソグラフィおよびイ
オン注入の工程が用いられてきた。
回路に搭載される従来のＭＯＳＦＥＴの製造方法におい
ては、ＭＯＳＦＥＴのしきい値電圧調節を行うために
は、図９，図１０のようなフォトリソグラフィおよびイ
オン注入の工程が用いられてきた。
【００１４】しかし、これらの工程を必要としない、さ
らに簡略な製造方法でＭＯＳＦＥＴのしきい値電圧を調
節することによって、製造工数を短縮することが求めら
れる。
らに簡略な製造方法でＭＯＳＦＥＴのしきい値電圧を調
節することによって、製造工数を短縮することが求めら
れる。
【００１５】また、この調節方法は、ＭＯＳＦＥＴのし
きい値電圧の製造ばらつきを抑制し、かつ、設計値どお
りのＭＯＳＦＥＴ特性を実現するためには不十分な場合
がある。
きい値電圧の製造ばらつきを抑制し、かつ、設計値どお
りのＭＯＳＦＥＴ特性を実現するためには不十分な場合
がある。
【００１６】一方、上記の方法に代わるＭＯＳＦＥＴの
しきい値電圧の調節方法としては、基板あるいはウェル
の濃度を調節することが挙げられるが、これによって調
節できるＭＯＳＦＥＴのしきい値電圧の範囲は、前後
０．２Ｖ程度であり、これは、調節の範囲としては不十
分である。その上、基板やウェルの濃度を変更すること
は、ＭＯＳＦＥＴの他の特性にも影響を与え、特にその
濃度を薄める方に調節を行った場合は、ＭＯＳＦＥＴの
ショートチャネル効果の増大などの問題点を引き起こす
ことがある。
しきい値電圧の調節方法としては、基板あるいはウェル
の濃度を調節することが挙げられるが、これによって調
節できるＭＯＳＦＥＴのしきい値電圧の範囲は、前後
０．２Ｖ程度であり、これは、調節の範囲としては不十
分である。その上、基板やウェルの濃度を変更すること
は、ＭＯＳＦＥＴの他の特性にも影響を与え、特にその
濃度を薄める方に調節を行った場合は、ＭＯＳＦＥＴの
ショートチャネル効果の増大などの問題点を引き起こす
ことがある。
【００１７】本発明の目的は、ＭＯＳ集積回路に搭載さ
れるＭＯＳＦＥＴのしきい値電圧を的確に制御できる半
導体装置およびその製造方法を提供することにある。
れるＭＯＳＦＥＴのしきい値電圧を的確に制御できる半
導体装置およびその製造方法を提供することにある。
【００１８】
【課題を解決するための手段】本発明は、同一半導体基
板上に一導電型の第１のＭＯＳＦＥＴと、ライトリ・ド
ープト・ドレイン（ＬＤＤ）構造の逆導電型の第２のＭ
ＯＳＦＥＴとを設けた半導体装置において、前記第１の
ＭＯＳＦＥＴのしきい値電圧の制御をゲート直下の基板
表面領域とソースの間及び前記基板表面領域とドレイン
との間に設けたしきい値電圧制御部で行い、前記第２の
ＭＯＳＦＥＴのしきい値電圧の制御をゲート直下のチャ
ネルイオン注入部で行うことを特徴とする。
板上に一導電型の第１のＭＯＳＦＥＴと、ライトリ・ド
ープト・ドレイン（ＬＤＤ）構造の逆導電型の第２のＭ
ＯＳＦＥＴとを設けた半導体装置において、前記第１の
ＭＯＳＦＥＴのしきい値電圧の制御をゲート直下の基板
表面領域とソースの間及び前記基板表面領域とドレイン
との間に設けたしきい値電圧制御部で行い、前記第２の
ＭＯＳＦＥＴのしきい値電圧の制御をゲート直下のチャ
ネルイオン注入部で行うことを特徴とする。
【００１９】
【実施例】（実施例１）本発明の一実施例を図面を用い
て説明する。図１は、本発明の実施例を示す断面図であ
り、図２〜図７は、その製造方法を説明する工程順断面
図であり、図１６は、しきい値電圧調節方法を説明する
ものである。
て説明する。図１は、本発明の実施例を示す断面図であ
り、図２〜図７は、その製造方法を説明する工程順断面
図であり、図１６は、しきい値電圧調節方法を説明する
ものである。
【００２０】まず、本発明の一実施例の構造を図１を用
いて説明する。
いて説明する。
【００２１】図において、左側がｎ−ＭＯＳＦＥＴ側、
右側がｐ−ＭＯＳＦＥＴ側である。
右側がｐ−ＭＯＳＦＥＴ側である。
【００２２】図において、１１はｐ型シリコン基板また
はｐウェル、１２はｎウェルまたはｎ型シリコン基板、
２１は素子分離酸化膜、３１，３２はチャネルイオン注
入部、４１，４２はゲート酸化膜、５１，５２はゲート
電極、６１，６２は側壁酸化膜、７１はｎ- リン注入
部、７２はしきい値電圧制御リン注入部、８１はＮ
+ 部、８２はＰ+ 部である。
はｐウェル、１２はｎウェルまたはｎ型シリコン基板、
２１は素子分離酸化膜、３１，３２はチャネルイオン注
入部、４１，４２はゲート酸化膜、５１，５２はゲート
電極、６１，６２は側壁酸化膜、７１はｎ- リン注入
部、７２はしきい値電圧制御リン注入部、８１はＮ
+ 部、８２はＰ+ 部である。
【００２３】この実施例では、ｎ−ＭＯＳＦＥＴをＬＤ
Ｄ構造とし、ｐ−ＭＯＳＦＥＴ側では、ソースとチャネ
ルの間およびチャネルとドレインの間の基板表面に、ソ
ース、ドレインとは逆導電型の領域７２を設けている。
Ｄ構造とし、ｐ−ＭＯＳＦＥＴ側では、ソースとチャネ
ルの間およびチャネルとドレインの間の基板表面に、ソ
ース、ドレインとは逆導電型の領域７２を設けている。
【００２４】ここで、ｎ−ＭＯＳＦＥＴのしきい値電圧
は、主にチャネルイオン注入部３１の不純物濃度で決定
しており、ｐ−ＭＯＳＦＥＴのしきい値電圧は、主にし
きい値電圧制御リン注入部７２のリン濃度で決定してい
る。
は、主にチャネルイオン注入部３１の不純物濃度で決定
しており、ｐ−ＭＯＳＦＥＴのしきい値電圧は、主にし
きい値電圧制御リン注入部７２のリン濃度で決定してい
る。
【００２５】次に、その製造方法について、図２〜図７
を用いて説明する。
を用いて説明する。
【００２６】図２〜図７は主要工程を工程順に示したも
のであり、図１と同様に、左側がｎ−ＭＯＳＦＥＴ側、
右側がｐ−ＭＯＳＦＥＴ側である。図において、９１，
９２はフォトレジストである。
のであり、図１と同様に、左側がｎ−ＭＯＳＦＥＴ側、
右側がｐ−ＭＯＳＦＥＴ側である。図において、９１，
９２はフォトレジストである。
【００２７】まず、従来技術と同様に、図２のように、
シリコン半導体基板上に、ｐ型部またはｐウェル１１お
よびｎウェルまたはｎ型部１２を設け、次に、素子分離
酸化膜２１を設けた後、フォトリソグラフィを行わず
に、装置全面に、ボロン、リン等のイオン注入を行っ
て、チャネル・イオン注入部３１と３２とを同時に形成
する。この実施例においては、でき上がり後のｎ−ＭＯ
ＳＦＥＴのしきい値電圧は、このチャネル・イオン注入
部３１の濃度によって調節されるが、ｐ−ＭＯＳＦＥＴ
のしきい値電圧は、チャネル・イオン注入部３２の濃度
によってあまり左右されない。すなわち、ここで、フォ
トリソグラフィ工程無しで、ｎ−ＭＯＳＦＥＴ側のみ、
しきい値電圧の調節ができたことになる。
シリコン半導体基板上に、ｐ型部またはｐウェル１１お
よびｎウェルまたはｎ型部１２を設け、次に、素子分離
酸化膜２１を設けた後、フォトリソグラフィを行わず
に、装置全面に、ボロン、リン等のイオン注入を行っ
て、チャネル・イオン注入部３１と３２とを同時に形成
する。この実施例においては、でき上がり後のｎ−ＭＯ
ＳＦＥＴのしきい値電圧は、このチャネル・イオン注入
部３１の濃度によって調節されるが、ｐ−ＭＯＳＦＥＴ
のしきい値電圧は、チャネル・イオン注入部３２の濃度
によってあまり左右されない。すなわち、ここで、フォ
トリソグラフィ工程無しで、ｎ−ＭＯＳＦＥＴ側のみ、
しきい値電圧の調節ができたことになる。
【００２８】次に、図３のように、従来技術と同様にゲ
ート酸化膜４１，４２、および、ゲート電極５１，５２
を形成する。
ート酸化膜４１，４２、および、ゲート電極５１，５２
を形成する。
【００２９】次に、図４のように、リンのイオン注入に
よって、ｎ- リン注入部７１と、しきい値電圧制御リン
注入部７２とを同時に形成する。この時、リンのイオン
注入エネルギは、領域７２が、全ての製造工程が終了し
た後に、基板表面に達しているように十分浅くなるよう
な値にしておく必要がある。本実施例では４０ｋｅＶ程
度とした。なお、でき上がり後のｐ−ＭＯＳＦＥＴのし
きい値電圧は、このリン・イオン注入部７２の濃度によ
って調節されるが、ｎ−ＭＯＳＦＥＴのしきい値電圧
は、ｎ- 注入部７１の濃度によってあまり左右されな
い。すなわち、ここで、フォトリソグラフィ工程無し
で、ｐ−ＭＯＳＦＥＴ側のみ、しきい値電圧の調節がで
きたことになる。
よって、ｎ- リン注入部７１と、しきい値電圧制御リン
注入部７２とを同時に形成する。この時、リンのイオン
注入エネルギは、領域７２が、全ての製造工程が終了し
た後に、基板表面に達しているように十分浅くなるよう
な値にしておく必要がある。本実施例では４０ｋｅＶ程
度とした。なお、でき上がり後のｐ−ＭＯＳＦＥＴのし
きい値電圧は、このリン・イオン注入部７２の濃度によ
って調節されるが、ｎ−ＭＯＳＦＥＴのしきい値電圧
は、ｎ- 注入部７１の濃度によってあまり左右されな
い。すなわち、ここで、フォトリソグラフィ工程無し
で、ｐ−ＭＯＳＦＥＴ側のみ、しきい値電圧の調節がで
きたことになる。
【００３０】次に、図５のように、従来技術と同様に、
ゲート電極の両端に側壁酸化膜６１，６２を形成する。
ここで、側壁酸化膜の大きさができ上がりのｐ−ＭＯＳ
ＦＥＴのしきい値電圧を左右するため、側壁酸化膜の大
きさの製造精度は、十分高くなければならない。
ゲート電極の両端に側壁酸化膜６１，６２を形成する。
ここで、側壁酸化膜の大きさができ上がりのｐ−ＭＯＳ
ＦＥＴのしきい値電圧を左右するため、側壁酸化膜の大
きさの製造精度は、十分高くなければならない。
【００３１】次に、図６のように、レジスト９１を設
け、フォトリソグラフィによってｎ−ＭＯＳＦＥＴ側の
窓開けを行い、ヒ素等をイオン注入して、ｎ+ 部８１を
形成した後、フォトレジスト９１を除去する。
け、フォトリソグラフィによってｎ−ＭＯＳＦＥＴ側の
窓開けを行い、ヒ素等をイオン注入して、ｎ+ 部８１を
形成した後、フォトレジスト９１を除去する。
【００３２】次に、図７のように、レジスト９２を設
け、フォトリソグラフィによってｐ−ＭＯＳＦＥＴ側の
窓開けを行い、ボロン等をイオン注入して、ｐ+ 部８２
を形成した後、フォトレジストを除去する。ｐ+ 部８２
がリン注入部７２よりも浅いか、深いかは、本発明にお
いては限定はない。
け、フォトリソグラフィによってｐ−ＭＯＳＦＥＴ側の
窓開けを行い、ボロン等をイオン注入して、ｐ+ 部８２
を形成した後、フォトレジストを除去する。ｐ+ 部８２
がリン注入部７２よりも浅いか、深いかは、本発明にお
いては限定はない。
【００３３】ここまで説明した工程まででＭＯＳＦＥＴ
の形成が完了し、その後、アニーリングや配線形成等の
工程を経て、ＭＯＳ集積回路ができあがる。なお、全て
の製造工程が完了した時点で、チャネルイオン注入部３
２部とｐ+ 部８２の間の基板表面にリン注入部７２とｐ
+ 部８２が重ならない部分が残るように、ｐ+ 部８２の
横方向拡散を抑える必要があり、また、アニーリングの
温度、時間等もｐ−ＭＯＳＦＥＴのしきい値電圧に影響
を与えるので、ＭＯＳＦＥＴ形成後の製造工程を精密に
管理しておく必要がある。
の形成が完了し、その後、アニーリングや配線形成等の
工程を経て、ＭＯＳ集積回路ができあがる。なお、全て
の製造工程が完了した時点で、チャネルイオン注入部３
２部とｐ+ 部８２の間の基板表面にリン注入部７２とｐ
+ 部８２が重ならない部分が残るように、ｐ+ 部８２の
横方向拡散を抑える必要があり、また、アニーリングの
温度、時間等もｐ−ＭＯＳＦＥＴのしきい値電圧に影響
を与えるので、ＭＯＳＦＥＴ形成後の製造工程を精密に
管理しておく必要がある。
【００３４】次に、図１６を用いて、この実施例におけ
るｐ−ＭＯＳＦＥＴのしきい値電圧の制御について、よ
り詳しい説明を行う。
るｐ−ＭＯＳＦＥＴのしきい値電圧の制御について、よ
り詳しい説明を行う。
【００３５】図１６中、横軸は、製造工程中の図４の工
程で注入されるリンの注入量φであり、縦軸は、製造工
程完了後のＭＯＳＦＥＴのしきい値電圧Ｖｔｈである。
Ｖｔｈは、ゲート電極の寸法Ｌに依存する。図１にＬ寸
法の場所を示す。
程で注入されるリンの注入量φであり、縦軸は、製造工
程完了後のＭＯＳＦＥＴのしきい値電圧Ｖｔｈである。
Ｖｔｈは、ゲート電極の寸法Ｌに依存する。図１にＬ寸
法の場所を示す。
【００３６】図１６のように、ｎ−ＭＯＳＦＥＴについ
ては、十分長チャネルのＬ＝１０μｍでも、比較的短チ
ャネルのＬ＝０．７μｍでも、Ｖｔｈはリン注入量φに
ほとんど依存しない。一方、ｐ−ＭＯＳＦＥＴについて
は、Ｌ＝１０μｍでも、Ｌ＝０．７μｍでも、あるリン
注入量φ１までは、あまりＶｔｈが変化しないが、φ１
を越えたところから、注入量を多くする毎に、Ｖｔｈが
比較的大きく変化していく。このようにＶｔｈを調節す
るためには、リン注入によって形成される領域の濃度
が、ある程度以上大きくなければならない。ここで、リ
ン注入量の調節によって調節できるｐ−ＭＯＳＦＥＴの
しきい値電圧Ｖｔｈの範囲は、少なくとも前後０．６Ｖ
以上にわたることが確認できており、十分大きな調節能
力が得られている。
ては、十分長チャネルのＬ＝１０μｍでも、比較的短チ
ャネルのＬ＝０．７μｍでも、Ｖｔｈはリン注入量φに
ほとんど依存しない。一方、ｐ−ＭＯＳＦＥＴについて
は、Ｌ＝１０μｍでも、Ｌ＝０．７μｍでも、あるリン
注入量φ１までは、あまりＶｔｈが変化しないが、φ１
を越えたところから、注入量を多くする毎に、Ｖｔｈが
比較的大きく変化していく。このようにＶｔｈを調節す
るためには、リン注入によって形成される領域の濃度
が、ある程度以上大きくなければならない。ここで、リ
ン注入量の調節によって調節できるｐ−ＭＯＳＦＥＴの
しきい値電圧Ｖｔｈの範囲は、少なくとも前後０．６Ｖ
以上にわたることが確認できており、十分大きな調節能
力が得られている。
【００３７】なお、φ１以下のリン注入量について述べ
ると、この範囲のリン注入量を用いる技術は、短チャネ
ル効果の抑制のために、従来も用いられているが、これ
は、十分長チャネルのＭＯＳＦＥＴにわたって、そのし
きい値電圧を制御しようとするものではなく、本発明と
は異なるものである。
ると、この範囲のリン注入量を用いる技術は、短チャネ
ル効果の抑制のために、従来も用いられているが、これ
は、十分長チャネルのＭＯＳＦＥＴにわたって、そのし
きい値電圧を制御しようとするものではなく、本発明と
は異なるものである。
【００３８】φ１の値は、他の工程の条件をどのように
設定するかによって異なってくるが、実験結果から、φ
１の値は、おおむね５×１０12〜５×１０14／ｃｍ2 の
程度と予想される。
設定するかによって異なってくるが、実験結果から、φ
１の値は、おおむね５×１０12〜５×１０14／ｃｍ2 の
程度と予想される。
【００３９】また、しきい値電圧の製造ばらつきに関し
ては、ＭＯＳ集積回路製造工程全般の条件をどのように
精度よく管理するかによるが、図１における側壁酸化膜
６２の大きさと、ＭＯＳＦＥＴ形成後のアニーリングを
精度よく管理することにより、ｐ−ＭＯＳＦＥＴのしき
い値電圧の製造ばらつきを、従来技術を用いて同様のし
きい値電圧の調節を行った場合の同等以下に抑えること
ができた。
ては、ＭＯＳ集積回路製造工程全般の条件をどのように
精度よく管理するかによるが、図１における側壁酸化膜
６２の大きさと、ＭＯＳＦＥＴ形成後のアニーリングを
精度よく管理することにより、ｐ−ＭＯＳＦＥＴのしき
い値電圧の製造ばらつきを、従来技術を用いて同様のし
きい値電圧の調節を行った場合の同等以下に抑えること
ができた。
【００４０】このように、ばらつきを抑制しつつ、本実
施例のようなしきい値電圧調節を行うという方法は、製
造技術の進歩により、製造工程の管理が厳密に行うこと
ができるようになってきたため、初めて可能となったこ
とである。
施例のようなしきい値電圧調節を行うという方法は、製
造技術の進歩により、製造工程の管理が厳密に行うこと
ができるようになってきたため、初めて可能となったこ
とである。
【００４１】（実施例２）本実施例は、実施例１におい
て、ｎ−ＭＯＳＦＥＴ側をＬＤＤ構造とし、ｐ−ＭＯＳ
ＦＥＴ側にしきい値電圧制御部７２を設ける構造および
製造方法としていたものを、逆に、ｐ−ＭＯＳＦＥＴ側
をＬＤＤ構造とし、ｎ−ＭＯＳＦＥＴ側にしきい値電圧
制御部を設けた構造および製造方法としたものである。
この実施例においては、実施例１におけるしきい値電圧
制御リン注入部を形成する工程を、ボロン等のｐ型不純
物の工程に置き換えればよい。
て、ｎ−ＭＯＳＦＥＴ側をＬＤＤ構造とし、ｐ−ＭＯＳ
ＦＥＴ側にしきい値電圧制御部７２を設ける構造および
製造方法としていたものを、逆に、ｐ−ＭＯＳＦＥＴ側
をＬＤＤ構造とし、ｎ−ＭＯＳＦＥＴ側にしきい値電圧
制御部を設けた構造および製造方法としたものである。
この実施例においては、実施例１におけるしきい値電圧
制御リン注入部を形成する工程を、ボロン等のｐ型不純
物の工程に置き換えればよい。
【００４２】
【発明の効果】本発明によれば、ＭＯＳ集積回路搭載の
ＭＯＳＦＥＴのしきい値電圧を的確に、あるいは簡略に
行うことができ、ＭＯＳＦＥＴ特性を設計値に合致する
適正な設定を行ったり、製造工程を短縮することが可能
となる。
ＭＯＳＦＥＴのしきい値電圧を的確に、あるいは簡略に
行うことができ、ＭＯＳＦＥＴ特性を設計値に合致する
適正な設定を行ったり、製造工程を短縮することが可能
となる。
【図１】本発明の一実施例の構造を説明する断面図であ
る。
る。
【図２】図１の実施例の製造方法を説明するための工程
断面図である。
断面図である。
【図３】図１の実施例の製造方法を説明するための工程
断面図である。
断面図である。
【図４】図１の実施例の製造方法を説明するための工程
断面図である。
断面図である。
【図５】図１の実施例の製造方法を説明するための工程
断面図である。
断面図である。
【図６】図１の実施例の製造方法を説明するための工程
断面図である。
断面図である。
【図７】図１の実施例の製造方法を説明するための工程
断面図である。
断面図である。
【図８】従来技術の構造を説明する断面図である。
【図９】従来の製造方法を説明するための工程断面図で
ある。
ある。
【図１０】従来技術の製造方法を説明するための工程断
面図である。
面図である。
【図１１】従来技術の製造方法を説明するための工程断
面図である。
面図である。
【図１２】従来技術の製造方法を説明するための工程断
面図である。
面図である。
【図１３】従来技術の製造方法を説明するための工程断
面図である。
面図である。
【図１４】従来技術の製造方法を説明するための工程断
面図である。
面図である。
【図１５】従来技術の製造方法を説明するための工程断
面図である。
面図である。
【図１６】実施例におけるしきい値電圧調整方法を説明
するグラフである。
するグラフである。
１１ ｐ型シリコン基板またはｐウェル １２ ｎウェルまたはｎ型シリコン基板 ２１ 素子分離酸化膜 ３１，３２，３３，３４ チャネル・イオン注入部 ４１，４２ ゲート酸化膜 ５１，５２ ゲート電極 ６１，６２，６３，６４ 側壁酸化膜 ７１，７３ ｎ- リン注入部 ７２ しきい値電圧制御リン注入部 ７４ ポケット・リン注入部 ８１，８３ ｎ+ 部 ８２，８４ ｐ+ 部 ９１，９２，９３，９４，９５，９６ フォトレジスト
Claims (4)
- 【請求項１】同一半導体基板上に一導電型の第１のＭＯ
ＳＦＥＴと、ライトリ・ドープト・ドレイン（ＬＤＤ）
構造の逆導電型の第２のＭＯＳＦＥＴとを設けた半導体
装置において、前記第１のＭＯＳＦＥＴのしきい値電圧
の制御をゲート直下の基板表面領域とソースの間及び前
記基板表面領域とドレインとの間に設けたしきい値電圧
制御部で行い、前記第２のＭＯＳＦＥＴのしきい値電圧
の制御をゲート直下のチャネルイオン注入部で行うこと
を特徴とする半導体装置。 - 【請求項２】前記しきい値電圧制御部は、前記ソース及
びドレインとは逆導電型であることを特徴とする請求項
１記載の半導体装置。 - 【請求項３】前記しきい値電圧制御部の不純物濃度を、
イオン注入量に対して前記第１のＭＯＳＦＥＴのしきい
値電圧が概略一定な領域から大きく変化する領域までの
範囲の濃度に設定することを特徴とする請求項１記載の
半導体記憶装置。 - 【請求項４】同一半導体基板上に一導電型の第１のＭＯ
ＳＦＥＴと、ライトリ・ドープト・ドレイン（ＬＤＤ）
構造の逆導電型の第２のＭＯＳＦＥＴとを設けた半導体
装置において、前記第１のＭＯＳＦＥＴのしきい値電圧
を制御する、ゲート直下の基板表面領域とソースの間及
び前記基板表面領域とドレインとの間に設けた、しきい
値電圧制御部と前記第２のＭＯＳＦＥＴの低濃度部とを
同一のイオン注入工程によって形成することを特徴とす
る半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5311506A JP2806234B2 (ja) | 1993-12-13 | 1993-12-13 | 半導体装置及びその製造方法 |
| KR1019940033842A KR100265523B1 (ko) | 1993-12-13 | 1994-12-13 | 모스 전계 효과 트랜지스터를 구비한 반도체 장치 및 그 제조방법 |
| US08/843,834 US5796145A (en) | 1993-12-13 | 1997-04-21 | Semiconductor device composed of MOSFET having threshold voltage control section |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5311506A JP2806234B2 (ja) | 1993-12-13 | 1993-12-13 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07161825A JPH07161825A (ja) | 1995-06-23 |
| JP2806234B2 true JP2806234B2 (ja) | 1998-09-30 |
Family
ID=18018060
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5311506A Expired - Fee Related JP2806234B2 (ja) | 1993-12-13 | 1993-12-13 | 半導体装置及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5796145A (ja) |
| JP (1) | JP2806234B2 (ja) |
| KR (1) | KR100265523B1 (ja) |
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|---|---|---|---|---|
| JP2586844B2 (ja) * | 1994-12-28 | 1997-03-05 | 日本電気株式会社 | 半導体装置の製造方法 |
| TW425692B (en) * | 1996-12-13 | 2001-03-11 | Hitachi Ltd | Semiconductor integrated circuit apparatus and its fabrication method |
| TW388087B (en) * | 1997-11-20 | 2000-04-21 | Winbond Electronics Corp | Method of forming buried-channel P-type metal oxide semiconductor |
| JP2002043567A (ja) | 2000-07-27 | 2002-02-08 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| WO2007052334A1 (ja) | 2005-11-01 | 2007-05-10 | Fujitsu Limited | 論理セルの構成処理方法、及び、プログラム |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4376947A (en) * | 1979-09-04 | 1983-03-15 | Texas Instruments Incorporated | Electrically programmable floating gate semiconductor memory device |
| USRE32800E (en) * | 1981-12-30 | 1988-12-13 | Sgs-Thomson Microelectronics, Inc. | Method of making mosfet by multiple implantations followed by a diffusion step |
| JPS60211870A (ja) * | 1984-04-05 | 1985-10-24 | Toshiba Corp | 相補型半導体装置 |
| JPS61194778A (ja) * | 1985-02-25 | 1986-08-29 | Hitachi Ltd | 半導体集積回路装置 |
| JPH0630390B2 (ja) * | 1985-05-17 | 1994-04-20 | 松下電子工業株式会社 | Ｃｍｏｓ型半導体装置の製造方法 |
| JPS6223149A (ja) * | 1985-07-24 | 1987-01-31 | Hitachi Ltd | 半導体記憶装置 |
| JPS62114272A (ja) * | 1985-11-14 | 1987-05-26 | Toshiba Corp | 半導体装置の製造方法 |
| JPS63275179A (ja) * | 1987-05-06 | 1988-11-11 | Nec Corp | Ｍｉｓ型半導体集積回路装置 |
| JPH0222862A (ja) * | 1988-07-11 | 1990-01-25 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH0770727B2 (ja) * | 1989-06-16 | 1995-07-31 | 日本電装株式会社 | Ｍｉｓトランジスタ及び相補形ｍｉｓトランジスタの製造方法 |
| US5170232A (en) * | 1989-08-24 | 1992-12-08 | Nec Corporation | MOS field-effect transistor with sidewall spacers |
| US5158903A (en) * | 1989-11-01 | 1992-10-27 | Matsushita Electric Industrial Co., Ltd. | Method for producing a field-effect type semiconductor device |
| US5171700A (en) * | 1991-04-01 | 1992-12-15 | Sgs-Thomson Microelectronics, Inc. | Field effect transistor structure and method |
| US5401994A (en) * | 1991-05-21 | 1995-03-28 | Sharp Kabushiki Kaisha | Semiconductor device with a non-uniformly doped channel |
-
1993
- 1993-12-13 JP JP5311506A patent/JP2806234B2/ja not_active Expired - Fee Related
-
1994
- 1994-12-13 KR KR1019940033842A patent/KR100265523B1/ko not_active IP Right Cessation
-
1997
- 1997-04-21 US US08/843,834 patent/US5796145A/en not_active Expired - Lifetime
Also Published As
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|---|---|
| JPH07161825A (ja) | 1995-06-23 |
| KR100265523B1 (ko) | 2000-09-15 |
| KR950021721A (ko) | 1995-07-26 |
| US5796145A (en) | 1998-08-18 |
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