JPS60211870A - 相補型半導体装置 - Google Patents
相補型半導体装置Info
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- JPS60211870A JPS60211870A JP59068176A JP6817684A JPS60211870A JP S60211870 A JPS60211870 A JP S60211870A JP 59068176 A JP59068176 A JP 59068176A JP 6817684 A JP6817684 A JP 6817684A JP S60211870 A JPS60211870 A JP S60211870A
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- Japan
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- source
- silicide layer
- semiconductor device
- low resistance
- gate electrode
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0927—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors comprising a P-well only in the substrate
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔光明の技術分野］
本発明は、ソース、ドレイン領域及びゲート電極部分を
改良した相補型半導体装置に関する。
改良した相補型半導体装置に関する。
従来、Ｃ（相補型）ＭＯ３ｈランジスタリスいては、ソ
ース、ドレイン領域は、半導体基板と異なる不純物、例
えば基板がＮ型の場合ボロン、基板がＰ型の場合ヒ素、
リンなどを基板にイオン注入、拡散等をすることによっ
て形成される。また、ゲート電極の材料としては多結晶
シリコン、シリサイドなどが用いられてきた。
ース、ドレイン領域は、半導体基板と異なる不純物、例
えば基板がＮ型の場合ボロン、基板がＰ型の場合ヒ素、
リンなどを基板にイオン注入、拡散等をすることによっ
て形成される。また、ゲート電極の材料としては多結晶
シリコン、シリサイドなどが用いられてきた。
しかしながら、従来技術によれば、トランジスタを微細
化した際チャネル効果が顕著となる。これは、ソース、
ドレイン領域を形成する際にイオン注入、または拡散を
用いるため、特に不純物濃度が高くかつ不純物原子が軽
い場合、不純物領域が横方向に延びてしまうためである
。このようなことから、これを防ぐために不純物濃度を
下げることが考えられるが、かかる場合、シート抵抗が
高くなり、トランジスタの効率を下げるので好ましくな
い。
化した際チャネル効果が顕著となる。これは、ソース、
ドレイン領域を形成する際にイオン注入、または拡散を
用いるため、特に不純物濃度が高くかつ不純物原子が軽
い場合、不純物領域が横方向に延びてしまうためである
。このようなことから、これを防ぐために不純物濃度を
下げることが考えられるが、かかる場合、シート抵抗が
高くなり、トランジスタの効率を下げるので好ましくな
い。
また、従来ゲート電極の材料として多結晶シリコンが使
用されているため、シー１〜抵抗が高く、信号の遅延の
原因となっていた。このため、ゲート電極の材料にシリ
サイド、ポリサイドが使用されつつある。しかしながら
、シリサイドの場合ゲート耐圧に問題があり、ポリサイ
ドの場合多結晶シリコンとシリサイドのオーミック性、
エツチングに問題があった。
用されているため、シー１〜抵抗が高く、信号の遅延の
原因となっていた。このため、ゲート電極の材料にシリ
サイド、ポリサイドが使用されつつある。しかしながら
、シリサイドの場合ゲート耐圧に問題があり、ポリサイ
ドの場合多結晶シリコンとシリサイドのオーミック性、
エツチングに問題があった。
このようなことから、最近、ソース、ドレイン領域及び
グー１〜電極の上部にシリサイドを−【Ｊる技（＋ｉが
内案されている。しかしな力＼ら、ＣＮｌｌ ＯＳ１〜
ランジスタにおいては、同材料のシ１）４ノイ１〜を用
いた場合、シリノー１′ドの基板にり４する障壁の高さ
がＰチャネルＭＯ３，ＮチャネルＩＶＩ ＯＳ １〜ラ
ンジスタのいずれか一方のみに有利になるＩこめ、両ト
ランジスタに１足しうるコンタクト特４生を与えるシリ
サイド層は存在しない。
グー１〜電極の上部にシリサイドを−【Ｊる技（＋ｉが
内案されている。しかしな力＼ら、ＣＮｌｌ ＯＳ１〜
ランジスタにおいては、同材料のシ１）４ノイ１〜を用
いた場合、シリノー１′ドの基板にり４する障壁の高さ
がＰチャネルＭＯ３，ＮチャネルＩＶＩ ＯＳ １〜ラ
ンジスタのいずれか一方のみに有利になるＩこめ、両ト
ランジスタに１足しうるコンタクト特４生を与えるシリ
サイド層は存在しない。
本発明は上記事情に鑑みてなされたもので、ソース、ド
レイン領域での不純物領域の伸びを１甲えるとともに、
ソース、ドレイン領域及びグー［へ電極のシート抵抗を
下げる等種々の効果を得ることのできる相補型半導体装
置を提供することを目臼゛つとするものである。
レイン領域での不純物領域の伸びを１甲えるとともに、
ソース、ドレイン領域及びグー［へ電極のシート抵抗を
下げる等種々の効果を得ることのできる相補型半導体装
置を提供することを目臼゛つとするものである。
本発明は、Ｐチャネルｆｖｌ ＯＳ ｌ〜ランジリス、
ＮヂＶネルＮ＝Ｉ ＯＳ ｌ−ランリスタの両方のソー
ス、ドレイン領域及びゲート電極上に低抵抗層を設ける
とともに、これら低抵抗層の半導体基板ｔ、：対する障
壁の高さを夫々０．５５０ｅＶ以下とすることによって
、前述した目的を達成しようとするものである。
ＮヂＶネルＮ＝Ｉ ＯＳ ｌ−ランリスタの両方のソー
ス、ドレイン領域及びゲート電極上に低抵抗層を設ける
とともに、これら低抵抗層の半導体基板ｔ、：対する障
壁の高さを夫々０．５５０ｅＶ以下とすることによって
、前述した目的を達成しようとするものである。
本発明に係る低抵抗層としてはメタルシリサイド層が上
げられ、具体的にはチタンシリサイド層、モリブデンシ
リサイド層、プラチナシリサイド層、タンタルシリサイ
ド層、タングステンシリサイド層が上げられる。
げられ、具体的にはチタンシリサイド層、モリブデンシ
リサイド層、プラチナシリサイド層、タンタルシリサイ
ド層、タングステンシリサイド層が上げられる。
以下、本発明の一実施例を第１図〜第５図を参照して説
明する。
明する。
（１）、まず、半導体基板としてのＮ型（１００）シリ
コン基板（ウェハ）１表面にＰ型つェル領戚２を形成し
た後、基板１上に素子分離領域３を形成した。つづいて
、前記基板１上に熱酸化膜及び例えば易＆？品シリコン
等の胃極材とを積層した後、これらを同時に写真蝕刻し
てグー１〜絶縁膜４．５と、このゲート絶縁膜４．５上
のゲート電極６゜７を夫々形成したく第１図図示）。次
いで、ＰチャネルＭＯＳトランジスタ（、ＰＭＯ３ｔ−
ランリスタ）形成予定部側に図示しないレジストＩＩ！
を塗布し、ゲート電極６をマスクとしてＮチャネルＭ
ＯＳトランジスタ（Ｎ Ｍ ＯＳ １−ランリスタ）形
成予定部側に例えばリンをイオン注入し、１０１７〜１
０１９ｃｍ″３の低濃度の第１の不純物領域（低不純物
領域＞８ａ、８ｂを形成した。更に、前記レジスト膜を
除去後、ＮＮ＝ＩＯ３＋・ランリスタ形成予定部側に図
示しない別のレジスト膜を塗布し、ゲート電極７をマス
クとしてＰＭＯ３＋−ランリスタ形成予定部側に例えば
ボロンをイオ注入し、１Ｑ１７〜ＩＱ１９ ｃｍ−３の
低濃度の第２の不純物領域（低不純物領域）９ａ、９ｂ
を形成した。しかる後、レジスト膜を除去し、ウェハ１
全面に厚さ２０００〜５０００人のシリコン酸化膜１０
をＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｕｒ ［）ｅ−
ｐｏｓ ｉ ｔ ｉ ｏｎ）法によって堆積した（第２
図図示）。ここで、この酸化膜１０は、被着すべき面の
方向に係わらす略一定の膜厚で被着するため、段差面に
おいてはウェハ１面の垂直方向の膜厚が厚いものとなる
。
コン基板（ウェハ）１表面にＰ型つェル領戚２を形成し
た後、基板１上に素子分離領域３を形成した。つづいて
、前記基板１上に熱酸化膜及び例えば易＆？品シリコン
等の胃極材とを積層した後、これらを同時に写真蝕刻し
てグー１〜絶縁膜４．５と、このゲート絶縁膜４．５上
のゲート電極６゜７を夫々形成したく第１図図示）。次
いで、ＰチャネルＭＯＳトランジスタ（、ＰＭＯ３ｔ−
ランリスタ）形成予定部側に図示しないレジストＩＩ！
を塗布し、ゲート電極６をマスクとしてＮチャネルＭ
ＯＳトランジスタ（Ｎ Ｍ ＯＳ １−ランリスタ）形
成予定部側に例えばリンをイオン注入し、１０１７〜１
０１９ｃｍ″３の低濃度の第１の不純物領域（低不純物
領域＞８ａ、８ｂを形成した。更に、前記レジスト膜を
除去後、ＮＮ＝ＩＯ３＋・ランリスタ形成予定部側に図
示しない別のレジスト膜を塗布し、ゲート電極７をマス
クとしてＰＭＯ３＋−ランリスタ形成予定部側に例えば
ボロンをイオ注入し、１Ｑ１７〜ＩＱ１９ ｃｍ−３の
低濃度の第２の不純物領域（低不純物領域）９ａ、９ｂ
を形成した。しかる後、レジスト膜を除去し、ウェハ１
全面に厚さ２０００〜５０００人のシリコン酸化膜１０
をＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｕｒ ［）ｅ−
ｐｏｓ ｉ ｔ ｉ ｏｎ）法によって堆積した（第２
図図示）。ここで、この酸化膜１０は、被着すべき面の
方向に係わらす略一定の膜厚で被着するため、段差面に
おいてはウェハ１面の垂直方向の膜厚が厚いものとなる
。
（２０次に、ＮＭＯ８ｔ−ランラスタ形成予定部以外を
図示しないレジスト膜で被覆した後、ＲＩＥなどの異方
性エツチングを行なった。この結果、ゲート電極７の端
面の段差部に？Ｉ！！着する酸化膜１０が厚いため、ゲ
ート電［！７及びゲート絶縁Ｉ！５の側壁にシリコン酸
化膜１０′が残存した。つづいで、全面に金属例えばチ
タンをスパッタ、ＣｖＤ、蒸着等により被着した後、例
えばヒ素を加速電圧１４０ＫｅＶ、ドーズｍ２ｘ １０
” ｃｍ−２でイオン注入し、更に例えば５５０〜８０
０ ”Ｃで熱処理した後に例えばアンモニア水とＨ２０
２の混合液でエツチングを行なった。その結果、素子分
離領域３、残存する酸化膜１０′上のチタンは選択的に
エツチングされる。また、基板１上のチタンはシリサイ
ド化してチタンリＶイド１１１ａ、１１ｂとなり、かつ
該シリサイド層１１ａ、１１ｂ下にはＮ＋層１２ａ、１
２ｂが形成され、低不純物領域８ａ、Ｎ′″層１２ａか
らＮ型のソース領域１３が、低不純物領域８ｂ、Ｎ＋層
１２ｂからＮ型のドレイン領域１４が形成された。なお
、ゲート電極７の表面にもチタンシリサイド層１１Ｃが
形成され、シリサイド層１１ａ〜１１Ｇの障壁の高さは
０．５ｅＶである。そして、ソース領域１３、ドレイン
領域１４、ゲート電極７及びゲート絶縁膜４によりＮチ
ャネルトランジスタＴｎが形成された。更に、レジスト
膜を除去したく第３図図示）。
図示しないレジスト膜で被覆した後、ＲＩＥなどの異方
性エツチングを行なった。この結果、ゲート電極７の端
面の段差部に？Ｉ！！着する酸化膜１０が厚いため、ゲ
ート電［！７及びゲート絶縁Ｉ！５の側壁にシリコン酸
化膜１０′が残存した。つづいで、全面に金属例えばチ
タンをスパッタ、ＣｖＤ、蒸着等により被着した後、例
えばヒ素を加速電圧１４０ＫｅＶ、ドーズｍ２ｘ １０
” ｃｍ−２でイオン注入し、更に例えば５５０〜８０
０ ”Ｃで熱処理した後に例えばアンモニア水とＨ２０
２の混合液でエツチングを行なった。その結果、素子分
離領域３、残存する酸化膜１０′上のチタンは選択的に
エツチングされる。また、基板１上のチタンはシリサイ
ド化してチタンリＶイド１１１ａ、１１ｂとなり、かつ
該シリサイド層１１ａ、１１ｂ下にはＮ＋層１２ａ、１
２ｂが形成され、低不純物領域８ａ、Ｎ′″層１２ａか
らＮ型のソース領域１３が、低不純物領域８ｂ、Ｎ＋層
１２ｂからＮ型のドレイン領域１４が形成された。なお
、ゲート電極７の表面にもチタンシリサイド層１１Ｃが
形成され、シリサイド層１１ａ〜１１Ｇの障壁の高さは
０．５ｅＶである。そして、ソース領域１３、ドレイン
領域１４、ゲート電極７及びゲート絶縁膜４によりＮチ
ャネルトランジスタＴｎが形成された。更に、レジスト
膜を除去したく第３図図示）。
（３）８次に、Ｎ〜ｌ０８ｈランジスタ形成予定部上に
例えばＣＶＤＭ化膜１５を形成した。つづいて、Ｐ Ｍ
ＯＳ ＋−ランリスタ形成予定部以外をレジスタ膜て
被覆した後、例えばＲＩＥによりＮ Ｍ ＯＳ ＋−ラ
ンリスタの場合と同１条に、ゲート電ｔｉｉ ５とゲー
ト絶縁膜７の側壁に酸化膜１０″を残した。次いで、前
述と同様に、例えばタングステンをＭａｒし、ボロンを
加速電圧５０ＫｅＶ、ドーズ但３×１０１ Ｓ ｃｍ
−２でイオン注入した後、例えば７００〜８００℃で熱
処理し、前記混合物でエツチングした。その結果、素子
分離領域３、残存する酸化膜１０″上のタングステンは
エツチングされる。また、基板１上のタングステンはシ
リサイド化してタングステンシリサイド層１６ａ、１６
ｂとなり、該シリサイド層１６ａ、１６ｂ下には８１層
１７ａ、１７ｂが形成され、低不粍物領１１！９ａ、Ｐ
”層１７ａからＰ型のソース領域１８が、低不純物、領
域９ｂ、Ｐ＋層１７ｂからＰ型のドレイン領域１９が形
成された。そして、ソース領域１８、ドレイン領域１９
、グーミル電極７及びグー１〜絶縁膜５からＰＭＯＳト
ランジスタが形成された。なお、グー（−電極７上にも
タングステンシリサイド層１７Ｃが形成され、タングス
テンシリサイド層１７ａ〜１７Ｃの障壁の高さは０．４
５ｅＶである。
例えばＣＶＤＭ化膜１５を形成した。つづいて、Ｐ Ｍ
ＯＳ ＋−ランリスタ形成予定部以外をレジスタ膜て
被覆した後、例えばＲＩＥによりＮ Ｍ ＯＳ ＋−ラ
ンリスタの場合と同１条に、ゲート電ｔｉｉ ５とゲー
ト絶縁膜７の側壁に酸化膜１０″を残した。次いで、前
述と同様に、例えばタングステンをＭａｒし、ボロンを
加速電圧５０ＫｅＶ、ドーズ但３×１０１ Ｓ ｃｍ
−２でイオン注入した後、例えば７００〜８００℃で熱
処理し、前記混合物でエツチングした。その結果、素子
分離領域３、残存する酸化膜１０″上のタングステンは
エツチングされる。また、基板１上のタングステンはシ
リサイド化してタングステンシリサイド層１６ａ、１６
ｂとなり、該シリサイド層１６ａ、１６ｂ下には８１層
１７ａ、１７ｂが形成され、低不粍物領１１！９ａ、Ｐ
”層１７ａからＰ型のソース領域１８が、低不純物、領
域９ｂ、Ｐ＋層１７ｂからＰ型のドレイン領域１９が形
成された。そして、ソース領域１８、ドレイン領域１９
、グーミル電極７及びグー１〜絶縁膜５からＰＭＯＳト
ランジスタが形成された。なお、グー（−電極７上にも
タングステンシリサイド層１７Ｃが形成され、タングス
テンシリサイド層１７ａ〜１７Ｃの障壁の高さは０．４
５ｅＶである。
更に、レジスト層を除去した（第４図図示）。この後、
全面に、層間絶Ｒ膜２０を形成した。しかる後、ＮＭＯ
８トランジスタＴｎのソース領域１３、ドレイン領１１
４及びゲート電極６、Ｐ〜１０ＳトランジスタＴｐのソ
ース領域１８、ドレイン領域１９及びゲート電極７の夫
々の一部に対応する層間絶縁膜２０にコンタクトホール
２１・・・を開孔し、これらコンタクトホール２１・・
・にＡ１配線２３・・・を形成してＣＭＯＳトランジス
タを製造した（第５図図示）。
全面に、層間絶Ｒ膜２０を形成した。しかる後、ＮＭＯ
８トランジスタＴｎのソース領域１３、ドレイン領１１
４及びゲート電極６、Ｐ〜１０ＳトランジスタＴｐのソ
ース領域１８、ドレイン領域１９及びゲート電極７の夫
々の一部に対応する層間絶縁膜２０にコンタクトホール
２１・・・を開孔し、これらコンタクトホール２１・・
・にＡ１配線２３・・・を形成してＣＭＯＳトランジス
タを製造した（第５図図示）。
本発明に係るＣＭＯ３＋−ランリスタは、第５図に示す
如くＮＭＯＳトランジスタＴｎのソース領域１３、ドレ
イン領ＩＱ １４及びグーｌ−電唖６上に障壁の高さが
０．５ｅＶのチタンソリサイト層１１ａ〜１１Ｃを、か
”） Ｐ Ｍ ＯＳ ＋−ランジスタ丁ｐのソース領域
１８、ドレイン領域１９及びゲート電極７上に障壁の高
さが０．４５ｅＶのタングステンシリサイド層１６ａ〜
１６ｃを設けた構造となっている。
如くＮＭＯＳトランジスタＴｎのソース領域１３、ドレ
イン領ＩＱ １４及びグーｌ−電唖６上に障壁の高さが
０．５ｅＶのチタンソリサイト層１１ａ〜１１Ｃを、か
”） Ｐ Ｍ ＯＳ ＋−ランジスタ丁ｐのソース領域
１８、ドレイン領域１９及びゲート電極７上に障壁の高
さが０．４５ｅＶのタングステンシリサイド層１６ａ〜
１６ｃを設けた構造となっている。
しかるに、本弁明によれば、チタンシリサイドｔｉｌ１
１ａ〜１１ｃ、タングステンシリサイド層１６ａ〜１６
Ｃの存在により、夫々のソース領域１３．１８、ドレイ
ン領域１４．１９及びグーｌ−電極６．７の抵抗を従来
と比べ低（押えることができ、これによりトランジスタ
の効率を向上できるとともに、信号の遅延を阻止できる
。事実、本発明によるＣ Ｍ ＯＳ ｌ−ランリスタの
抵抗は、従来４０〜２００Ω／口であったの対し、２〜
１０Ω７，７口であった。また、各トランジスタＴｎ、
Ｔｐのソース、ドレイン領域の一部となる低不純物領域
８ａ、８ｂ、９ａ、９ｂがゲート電極６．７下に隣接し
て形成されているため、各ドレイン領域８ｂ、９ｂ１．
：電圧を印加した時、ドレイン領域３Ｊｉ傍に発生する
電界を分散させられ、インバク１〜アイオニゼーシヨン
を制御できるともに、低不純物領域８ｂ、９ｂの伸びを
０．０５〜０．１μ肩に押えられる。更に、ＮＭＯ８ｔ
−ランリスタに対してはチタンシリサイド層１１ａ〜１
１Ｇを、かつ２ＭＯ８ｌ−ランリスタに対してはタング
ステンシリサイド層１６ａ〜１６ｃを用いることにより
、オーミック性が良好となる。
１ａ〜１１ｃ、タングステンシリサイド層１６ａ〜１６
Ｃの存在により、夫々のソース領域１３．１８、ドレイ
ン領域１４．１９及びグーｌ−電極６．７の抵抗を従来
と比べ低（押えることができ、これによりトランジスタ
の効率を向上できるとともに、信号の遅延を阻止できる
。事実、本発明によるＣ Ｍ ＯＳ ｌ−ランリスタの
抵抗は、従来４０〜２００Ω／口であったの対し、２〜
１０Ω７，７口であった。また、各トランジスタＴｎ、
Ｔｐのソース、ドレイン領域の一部となる低不純物領域
８ａ、８ｂ、９ａ、９ｂがゲート電極６．７下に隣接し
て形成されているため、各ドレイン領域８ｂ、９ｂ１．
：電圧を印加した時、ドレイン領域３Ｊｉ傍に発生する
電界を分散させられ、インバク１〜アイオニゼーシヨン
を制御できるともに、低不純物領域８ｂ、９ｂの伸びを
０．０５〜０．１μ肩に押えられる。更に、ＮＭＯ８ｔ
−ランリスタに対してはチタンシリサイド層１１ａ〜１
１Ｇを、かつ２ＭＯ８ｌ−ランリスタに対してはタング
ステンシリサイド層１６ａ〜１６ｃを用いることにより
、オーミック性が良好となる。
また、コンタクトホール２１・・・におけるＡ１配線２
２・・・が、ソース、ドレイン領域１３．１４（あるい
は１８．１９）と直接接続するのではなく、チタンシリ
サイド層１１ａ・〜１１Ｃ（あるいはタングステンシリ
サイド層１６ａ〜１６Ｃ）を介して接続するため、Ａ１
の突扱けを回避できる。
２・・・が、ソース、ドレイン領域１３．１４（あるい
は１８．１９）と直接接続するのではなく、チタンシリ
サイド層１１ａ・〜１１Ｃ（あるいはタングステンシリ
サイド層１６ａ〜１６Ｃ）を介して接続するため、Ａ１
の突扱けを回避できる。
なお、本発明では、チタンシリサイド層、タングステン
シリサイド層を用いた場合について述べたが、これに限
らない。つまり、基板に対する障また、上記実施例では
、半導体基板としてシリコンを、ゲート電極の材料とし
て多結晶シリコンを用いた場合について述べたが、これ
に限らない。
シリサイド層を用いた場合について述べたが、これに限
らない。つまり、基板に対する障また、上記実施例では
、半導体基板としてシリコンを、ゲート電極の材料とし
て多結晶シリコンを用いた場合について述べたが、これ
に限らない。
以上詳述した如く本発明によれば、ソース、ドレイン領
域での不純物領域の伸びを押えるとともに、ソース、１
〜レイン領域及びゲート電極のシート抵抗を下げてトラ
ンジスタの効率の向上、信号の遅延の回避を図り、更に
はオーミック性を良好にてきる等の種々の効果を得るこ
とのできる相補型半導体装置を提供できるものである。
域での不純物領域の伸びを押えるとともに、ソース、１
〜レイン領域及びゲート電極のシート抵抗を下げてトラ
ンジスタの効率の向上、信号の遅延の回避を図り、更に
はオーミック性を良好にてきる等の種々の効果を得るこ
とのできる相補型半導体装置を提供できるものである。
第１図〜第５図は、本発明の一実店例に係る０ＭＯ３ｉ
−ランリスタを製造工程順に示す断面図である。 １・・・Ｎ型（１００）シリコン基板（単導体Ｍ仮）、
２・・・Ｐ型のウェル領域、３・・・素子分離領域、４
．５・・・ゲート絶縁膜、６．７・・・ゲート電極、８
ａ、８ｂ、９ａ、９ ｂ−・・低不純物領域、１０．１
０′、１０″・・・配化膜、１１ａ、１１ｂ・・・チタ
ンシリサイド層、１２ａ、１２ ｂ−Ｎ” 、１３．１
８−・・ソース領域、１４．１９・・・ドレイン領域、
１５・・・ＣＶＤ酸化躾、１６８〜１６ｂ・・・タング
ステンリサイド層、２０・・・層間絶縁膜、２１・・・
コンタクトホール、２２・・・Ａ１配線。 出願人代理人 弁理士 鈴江武彦 第１ 図 第２ 区 第３区
−ランリスタを製造工程順に示す断面図である。 １・・・Ｎ型（１００）シリコン基板（単導体Ｍ仮）、
２・・・Ｐ型のウェル領域、３・・・素子分離領域、４
．５・・・ゲート絶縁膜、６．７・・・ゲート電極、８
ａ、８ｂ、９ａ、９ ｂ−・・低不純物領域、１０．１
０′、１０″・・・配化膜、１１ａ、１１ｂ・・・チタ
ンシリサイド層、１２ａ、１２ ｂ−Ｎ” 、１３．１
８−・・ソース領域、１４．１９・・・ドレイン領域、
１５・・・ＣＶＤ酸化躾、１６８〜１６ｂ・・・タング
ステンリサイド層、２０・・・層間絶縁膜、２１・・・
コンタクトホール、２２・・・Ａ１配線。 出願人代理人 弁理士 鈴江武彦 第１ 図 第２ 区 第３区
Claims (3)
- （１）０表面にウェル領域を有する半導体基板上に形成
されたゲート電極とソース、ドレイン領域とを有するＮ
チャネル〜＋Ｏ８１〜ランジスタ及びＰチャネルＭＯＳ
トランジスタからなる相補型半導体装置において、ソー
ス、トレイン領域が、そのゲート電極をマスクとして形
成された低不純物領域と、同ゲート電極から離間して設
けられた上記低不純物領域に重ねて形成された高不純物
領域とからなるとともに、上記２種のトランジスタの夫
々のソース、ドレイン領域及びグー］・電（勇士に低抵
抗層を設け、かつこれら低抵抗層の前記基板に対する障
壁の高さが０．５５０ｅＶ以下であることを特徴とする
相補型半導体装置。 - （２）、低抵抗層がメタルシリザイド層であることを特
徴とする特許請求の範囲第１項記載の相補型半導体装置
。 - （３）、メタルシリザイド層が、チタンシリサイド層、
モリブデンシリサイド層、プラチナシリ→ノイド層、タ
ンタルシリサイド層、タングステンシリサイド層のいず
れかであることを特徴とする特許請求の範囲第２項記載
の相補型半導体装置。 （３）、半導体基板の材質がシリコンで、かつグー１〜
電極の材質が３４．１品シリコンであることを特徴とす
る特許請求の＆！ｌ１１］第１項記載の相補型半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59068176A JPS60211870A (ja) | 1984-04-05 | 1984-04-05 | 相補型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59068176A JPS60211870A (ja) | 1984-04-05 | 1984-04-05 | 相補型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60211870A true JPS60211870A (ja) | 1985-10-24 |
Family
ID=13366200
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59068176A Pending JPS60211870A (ja) | 1984-04-05 | 1984-04-05 | 相補型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60211870A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07161825A (ja) * | 1993-12-13 | 1995-06-23 | Nec Corp | 半導体装置及びその製造方法 |
| JPH07169845A (ja) * | 1993-12-15 | 1995-07-04 | Nec Corp | 半導体装置及びその製造方法 |
-
1984
- 1984-04-05 JP JP59068176A patent/JPS60211870A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07161825A (ja) * | 1993-12-13 | 1995-06-23 | Nec Corp | 半導体装置及びその製造方法 |
| JPH07169845A (ja) * | 1993-12-15 | 1995-07-04 | Nec Corp | 半導体装置及びその製造方法 |
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