JP2746959B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は、集積回路を構成する金属絶縁膜半導体装置
（以下、MOSトランジスタという）の製造方法、特に相
補型金属絶縁膜半導体装置（同じく、CMOSトランジス
タ）を構成する、電子が電気伝導に寄与するMOSトラン
ジスタ（同じく、NMOS）と、正孔が電気伝導に寄与する
MOSトランジスタ（同じく、PMOS）の夫々のゲート電極
を、多結晶シリコン膜に異なる不純物を添加して形成す
る際に使用して最適な半導体装置の製造方法に関する。
（以下、MOSトランジスタという）の製造方法、特に相
補型金属絶縁膜半導体装置（同じく、CMOSトランジス
タ）を構成する、電子が電気伝導に寄与するMOSトラン
ジスタ（同じく、NMOS）と、正孔が電気伝導に寄与する
MOSトランジスタ（同じく、PMOS）の夫々のゲート電極
を、多結晶シリコン膜に異なる不純物を添加して形成す
る際に使用して最適な半導体装置の製造方法に関する。
（従来の技術） 従来の、上記MOSトランジスタにおけるゲート電極の
形成に至るまでの製造工程を第６図乃至第９図に示す。
形成に至るまでの製造工程を第６図乃至第９図に示す。
先ず、半導体基板１上に、NMOS領域となるＰ型不純物
が添加された半導体基板領域Ｐウェル1aと、PMOS領域と
なるＮ型不純物が添加された半導体基板領域Ｎウェル1b
とを形成する。そして、このＰウェル1a及びＮウェル1b
の周囲を囲む所定の位置に、厚い酸化膜よりなる素子分
離膜２を形成するとともに、この素子分離膜２に囲まれ
た半導体基板１の表面に、ゲート絶縁膜（SiO2膜）３を
形成する。次に、ゲート電極材料としての多結晶シリコ
ン膜４を、この全面に堆積させる。この多結晶シリコン
膜４には、不純物は添加されていない。しかる後、PMOS
領域となるＮウェル1b上の多結晶シリコン膜４の上面の
みをレジスト5bで覆って、NMOS領域となるＰウェル1a上
の多結晶シリコン膜４の表面のみを外部に露出させてお
き、この状態でイオン注入技術を用いて、ここにＮ型不
純物を添加してＮ型不純物領域4aを形成する（第６
図）。
が添加された半導体基板領域Ｐウェル1aと、PMOS領域と
なるＮ型不純物が添加された半導体基板領域Ｎウェル1b
とを形成する。そして、このＰウェル1a及びＮウェル1b
の周囲を囲む所定の位置に、厚い酸化膜よりなる素子分
離膜２を形成するとともに、この素子分離膜２に囲まれ
た半導体基板１の表面に、ゲート絶縁膜（SiO2膜）３を
形成する。次に、ゲート電極材料としての多結晶シリコ
ン膜４を、この全面に堆積させる。この多結晶シリコン
膜４には、不純物は添加されていない。しかる後、PMOS
領域となるＮウェル1b上の多結晶シリコン膜４の上面の
みをレジスト5bで覆って、NMOS領域となるＰウェル1a上
の多結晶シリコン膜４の表面のみを外部に露出させてお
き、この状態でイオン注入技術を用いて、ここにＮ型不
純物を添加してＮ型不純物領域4aを形成する（第６
図）。
次に、上記と逆にNMOS領域となるＰウェル1aの上面の
多結晶シリコン膜４のＮ型不純物領域4aの上面をレジス
ト5aで覆い、PMOS領域となるＮウェル1bの上の多結晶シ
リコン膜４の表面を外部に露出させ、イオン注入技術を
用いて、ここにＰ型不純物を添加してＰ型不純物領域4b
を形成する（第７図）。
多結晶シリコン膜４のＮ型不純物領域4aの上面をレジス
ト5aで覆い、PMOS領域となるＮウェル1bの上の多結晶シ
リコン膜４の表面を外部に露出させ、イオン注入技術を
用いて、ここにＰ型不純物を添加してＰ型不純物領域4b
を形成する（第７図）。
そして、レジスト（図示せず）をマスクとしてエッチ
ングを行うことにより、NMOSゲート電極６およびPMOSゲ
ート電極７を同時に形成する（第８図）。
ングを行うことにより、NMOSゲート電極６およびPMOSゲ
ート電極７を同時に形成する（第８図）。
更に、PMOS領域となるＮウェル1bの領域上をレジスト
8bで覆い、NMOS領域となるＰウェル1aの領域にＮ型不純
物をイオン注入し、自己整合的にＮ型のソース拡散領域
９及びドレイン拡散領域10を形成する（第９図）。
8bで覆い、NMOS領域となるＰウェル1aの領域にＮ型不純
物をイオン注入し、自己整合的にＮ型のソース拡散領域
９及びドレイン拡散領域10を形成する（第９図）。
同様にして、図示しないが、NMOS領域となるＰウェル
1aの領域上をレジストで覆い、PMOS領域となるＮウェル
1bの領域にＰ型不純物をイオン注入し、自己整合的にＰ
型のソース拡散領域及びドレイン拡散領域を形成するの
である。
1aの領域上をレジストで覆い、PMOS領域となるＮウェル
1bの領域にＰ型不純物をイオン注入し、自己整合的にＰ
型のソース拡散領域及びドレイン拡散領域を形成するの
である。
（発明が解決しようとする課題） このような異なる導電型のゲート電極を有するCMOSト
ランジスタでは、両導電型のゲート電極間の電気的な接
続を行うために、両ゲート電極上に高融点金属またはそ
のケイ化物質を堆積させた積層構造をとることが要求さ
れる。このような積層構造をとる場合でも、最終的なゲ
ート電極の膜厚を、積層構造をとらないものと同程度と
して、加工技術の大幅な変更の必要がないようにするこ
とが要求され、この要求に答えるためには、多結晶シリ
コン膜の膜厚を、積層構造をとらないものよりも、この
上に堆積さえる金属等の膜厚の分だけ薄くする必要があ
る。
ランジスタでは、両導電型のゲート電極間の電気的な接
続を行うために、両ゲート電極上に高融点金属またはそ
のケイ化物質を堆積させた積層構造をとることが要求さ
れる。このような積層構造をとる場合でも、最終的なゲ
ート電極の膜厚を、積層構造をとらないものと同程度と
して、加工技術の大幅な変更の必要がないようにするこ
とが要求され、この要求に答えるためには、多結晶シリ
コン膜の膜厚を、積層構造をとらないものよりも、この
上に堆積さえる金属等の膜厚の分だけ薄くする必要があ
る。
しかしながら、上記従来例においては、多結晶シリコ
ン膜への不純物の添加をイオン注入で行っているため、
この膜厚が薄いとイオン注入の際に、不純物がゲート電
極を通り抜けてゲート絶縁膜、更には半導体基板にまで
達してしまう。いわゆる突き抜け現象が生じて半導体装
置としての機能を発揮しないことがある。従って、この
突き抜け現象を防止するために、多結晶シリコン膜の膜
厚には、一定の下限があるのが現状であった。
ン膜への不純物の添加をイオン注入で行っているため、
この膜厚が薄いとイオン注入の際に、不純物がゲート電
極を通り抜けてゲート絶縁膜、更には半導体基板にまで
達してしまう。いわゆる突き抜け現象が生じて半導体装
置としての機能を発揮しないことがある。従って、この
突き抜け現象を防止するために、多結晶シリコン膜の膜
厚には、一定の下限があるのが現状であった。
例えば、ボロンを30KeVの加速電圧で多結晶シリコン
膜にイオン注入をすると、上記突き抜け現象の生じない
多結晶シリコン膜の膜厚は、約100nm以上となる。
膜にイオン注入をすると、上記突き抜け現象の生じない
多結晶シリコン膜の膜厚は、約100nm以上となる。
一方、加工技術における微細化の面からも、ゲート電
極の薄膜化の要請がある。
極の薄膜化の要請がある。
即ち、素子は厚み方向（縦方向）にも縮小すること
で、加工時のプロセス余裕、つまりゲート電極を形成す
る際に要するエッチング時間を短縮して、ゲート絶縁膜
等の下地膜との選択比の余裕を大きくしたり、或いは引
き続く配線工程での層間絶縁膜表面の凹凸を小さくし
て、パターン形成を容易にするため等に対処するため、
ゲート電極全体を薄膜化したい。
で、加工時のプロセス余裕、つまりゲート電極を形成す
る際に要するエッチング時間を短縮して、ゲート絶縁膜
等の下地膜との選択比の余裕を大きくしたり、或いは引
き続く配線工程での層間絶縁膜表面の凹凸を小さくし
て、パターン形成を容易にするため等に対処するため、
ゲート電極全体を薄膜化したい。
このため、従来のものよりも、薄い多結晶シリコン膜
をゲート電極として使用し、しかも不純物の突き抜け現
象が生じてしまうことなく、均一に多結晶シリコン膜へ
の不純物の添加を行えるものの開発が強く望まれてい
た。
をゲート電極として使用し、しかも不純物の突き抜け現
象が生じてしまうことなく、均一に多結晶シリコン膜へ
の不純物の添加を行えるものの開発が強く望まれてい
た。
本発明は上記要請に答えるため、薄い多結晶シリコン
膜への不純物添加に際して、不純物のゲート絶縁膜への
突き抜け現象を防止して、PMOS及びNMOSのゲート電極用
の多結晶シリコン膜に夫々異なる不純物を添加すること
ができるものを提供することを目的とする。
膜への不純物添加に際して、不純物のゲート絶縁膜への
突き抜け現象を防止して、PMOS及びNMOSのゲート電極用
の多結晶シリコン膜に夫々異なる不純物を添加すること
ができるものを提供することを目的とする。
（課題を解決するための手段） 上記目的を達成するため、本発明にかかる半導体装置
の製造方法は、半導体基板上に形成したＰ型半導体基板
領域とＮ型半導体基板領域の周囲を素子分離膜で囲み、
この素子分離膜で囲まれた２つの基板領域の表面に、該
領域と異なるＰ型またはＮ型不純物を添加した多結晶シ
リコン膜によるゲート電極を、ゲート絶縁膜を介して形
成するようにした半導体装置の製造方法において、上記
Ｐ型不純物はボロンイオンまたはボロンイオンを含有す
る不純物であり、このＰ型不純物を多結晶シリコンを堆
積させながら該シリコン内に導入し、しかる後、上記Ｐ
型半導体基板領域上の多結晶シリコン膜にのみ選択的に
Ｐ型不純物より高い濃度で他方のＮ型不純物を導入する
ようにしたものである。
の製造方法は、半導体基板上に形成したＰ型半導体基板
領域とＮ型半導体基板領域の周囲を素子分離膜で囲み、
この素子分離膜で囲まれた２つの基板領域の表面に、該
領域と異なるＰ型またはＮ型不純物を添加した多結晶シ
リコン膜によるゲート電極を、ゲート絶縁膜を介して形
成するようにした半導体装置の製造方法において、上記
Ｐ型不純物はボロンイオンまたはボロンイオンを含有す
る不純物であり、このＰ型不純物を多結晶シリコンを堆
積させながら該シリコン内に導入し、しかる後、上記Ｐ
型半導体基板領域上の多結晶シリコン膜にのみ選択的に
Ｐ型不純物より高い濃度で他方のＮ型不純物を導入する
ようにしたものである。
（作用） 上記のように構成した本発明によれば、不純物のイオ
ン注入を行うことなく、ゲート電極となる多結晶シリコ
ン膜に夫々異なる不純物を均一に、しかも確実に添加す
ることができるため、不純物の突き抜け現状を防止し、
ゲート電極材料の薄膜化を実現することができる。
ン注入を行うことなく、ゲート電極となる多結晶シリコ
ン膜に夫々異なる不純物を均一に、しかも確実に添加す
ることができるため、不純物の突き抜け現状を防止し、
ゲート電極材料の薄膜化を実現することができる。
（実施例） 以下、本発明の一実施例を第１図乃至第５図を参照し
て説明する。
て説明する。
先図、半導体基板１上に、NMOS領域となるＰウェル1a
とPMOS領域となるＮウェル1bとを形成する。そして、こ
のＰウェル1a及びＮウェル1bの周囲を囲む所定の位置に
素子分離膜２を形成するとともに、この素子分離膜２に
囲まれた半導体基板１の表面に、ゲート絶縁膜３を、例
えば10nm程度の膜厚で形成する。次に、ゲート電極材料
としての多結晶シリコンを堆積させながらＰ型不純物、
例えばボロンイオンＢ+を導入することにより、Ｐ型不
純物が添加されたＰ型不純物領域4bのみからなる多結晶
シリコン膜４を、例えば50nmの膜厚で形成する。このボ
ロンイオンＢ+の添加は、多結晶シリコンを化学気相成
長法（CVD法）によって堆積させ、この堆積中に、シボ
ラン（Ｂ2Ｈ6）ガスを、例えば膜中のボロンイオンＢ+
の濃度が５×1019cm-3となる程度に混入して行う。すか
る後、多結晶シリコン膜４の上面に、CVD法等により、
シリコン酸化膜11を、例えば150nmの厚さに堆積させる
（第１図）。
とPMOS領域となるＮウェル1bとを形成する。そして、こ
のＰウェル1a及びＮウェル1bの周囲を囲む所定の位置に
素子分離膜２を形成するとともに、この素子分離膜２に
囲まれた半導体基板１の表面に、ゲート絶縁膜３を、例
えば10nm程度の膜厚で形成する。次に、ゲート電極材料
としての多結晶シリコンを堆積させながらＰ型不純物、
例えばボロンイオンＢ+を導入することにより、Ｐ型不
純物が添加されたＰ型不純物領域4bのみからなる多結晶
シリコン膜４を、例えば50nmの膜厚で形成する。このボ
ロンイオンＢ+の添加は、多結晶シリコンを化学気相成
長法（CVD法）によって堆積させ、この堆積中に、シボ
ラン（Ｂ2Ｈ6）ガスを、例えば膜中のボロンイオンＢ+
の濃度が５×1019cm-3となる程度に混入して行う。すか
る後、多結晶シリコン膜４の上面に、CVD法等により、
シリコン酸化膜11を、例えば150nmの厚さに堆積させる
（第１図）。
次に、レジストでPMOS領域となるＮウェル1bの上面の
シリコン酸化膜11をレジスト（図示せず）で覆い、NMOS
領域となるＰウェル1aの上面を覆うシリコン酸化膜11を
エッチングにより除去する。そして、この露出したＰウ
ェル1aの領域部分の多結晶シリコン膜４にのみ、Ｎ型不
純物たるリンイオンＰ+を、例えば900℃に加熱したPOCl
3により気相拡散させる。この時の膜中のリンイオンＰ+
の濃度は、上記多結晶シリコンの堆積中に添加したボロ
ンイオンＢ+の濃度より多い、例えば１×1020cm-3とす
る。これにより、Ｐウェル1aの領域上の多結晶シリコン
膜４をＮ型不純物領域4aとする。なお、この時、Ｎウェ
ル1bの領域上の多結晶シリコン膜４は、シリコン酸化膜
11に覆われているため、リンイオンＰ+は添加されない
こととなる（第２図）。
シリコン酸化膜11をレジスト（図示せず）で覆い、NMOS
領域となるＰウェル1aの上面を覆うシリコン酸化膜11を
エッチングにより除去する。そして、この露出したＰウ
ェル1aの領域部分の多結晶シリコン膜４にのみ、Ｎ型不
純物たるリンイオンＰ+を、例えば900℃に加熱したPOCl
3により気相拡散させる。この時の膜中のリンイオンＰ+
の濃度は、上記多結晶シリコンの堆積中に添加したボロ
ンイオンＢ+の濃度より多い、例えば１×1020cm-3とす
る。これにより、Ｐウェル1aの領域上の多結晶シリコン
膜４をＮ型不純物領域4aとする。なお、この時、Ｎウェ
ル1bの領域上の多結晶シリコン膜４は、シリコン酸化膜
11に覆われているため、リンイオンＰ+は添加されない
こととなる（第２図）。
次に、Ｎウェル1bの領域上のシリコン酸化膜11を除去
し、両導電型のゲート電極6,7間の電気的な接続を行う
ための金属ケイ化膜たるモリブデンシリサイド（MoS
i2）膜12を、例えば150nm堆積させる（第３図）。
し、両導電型のゲート電極6,7間の電気的な接続を行う
ための金属ケイ化膜たるモリブデンシリサイド（MoS
i2）膜12を、例えば150nm堆積させる（第３図）。
そして、レジスト（図示せず）をマスクとしてエッチ
ングを行うことにより、モリブデンシリサイド膜12によ
って表面を被覆されたNMOSゲート電極６及びPMOSゲート
電極７を同時に形成する（第４図）。
ングを行うことにより、モリブデンシリサイド膜12によ
って表面を被覆されたNMOSゲート電極６及びPMOSゲート
電極７を同時に形成する（第４図）。
更に、PMOS領域となるＮウェル1bの領域をレジスト5b
で覆い、NMOS領域となるＰウェル1aの領域にＮ型不純物
をイオン注入し、自己整合的にＮ型のソース拡散領域９
及びドレイン拡散領域10を形成する（第５図）。
で覆い、NMOS領域となるＰウェル1aの領域にＮ型不純物
をイオン注入し、自己整合的にＮ型のソース拡散領域９
及びドレイン拡散領域10を形成する（第５図）。
同様にして、図示しないが、NMOS領域となるＰウェル
1aの領域上をレジストで覆い、PMOS領域となるＮウェル
1aの領域にＰ型不純物をイオン注入し、自己整合的にＰ
型のソース拡散領域及びドレイン拡散領域を形成するの
である。
1aの領域上をレジストで覆い、PMOS領域となるＮウェル
1aの領域にＰ型不純物をイオン注入し、自己整合的にＰ
型のソース拡散領域及びドレイン拡散領域を形成するの
である。
なお、上記実施例において、両導電型のゲート電極6,
7間の電気的な接続を行うためのものとしてモリブデン
シリサイド膜12を用いたが、他の金属膜およびそのケイ
化膜、例えばタングステンシリサイド、チタンシリサイ
ド、コバルトシリサイド、モリブデン、およびタングス
テン等の膜を用いても良いことは勿論である。
7間の電気的な接続を行うためのものとしてモリブデン
シリサイド膜12を用いたが、他の金属膜およびそのケイ
化膜、例えばタングステンシリサイド、チタンシリサイ
ド、コバルトシリサイド、モリブデン、およびタングス
テン等の膜を用いても良いことは勿論である。
更に、不純物の選択的導入に際して、上記実施例の気
相拡散の代わりに、不純物を含有する膜、例えばリンガ
ラスを堆積させた後、固相拡散により導入するようにす
ることもできる。
相拡散の代わりに、不純物を含有する膜、例えばリンガ
ラスを堆積させた後、固相拡散により導入するようにす
ることもできる。
本発明は上記のような構成であるので、薄い多結晶シ
リコン膜への不純物添加に際して、不純物がボロンイオ
ンまたはボロンイオンを含有する不純物である場合に、
不純物のゲート絶縁膜への突き抜け現象を防止して、多
結晶シリコン膜に夫々異なる不純物を均一に添加したゲ
ート電極を形成することができるのである。
リコン膜への不純物添加に際して、不純物がボロンイオ
ンまたはボロンイオンを含有する不純物である場合に、
不純物のゲート絶縁膜への突き抜け現象を防止して、多
結晶シリコン膜に夫々異なる不純物を均一に添加したゲ
ート電極を形成することができるのである。
また、ボロンイオンまたはボロンイオンを含有する不
純物からなるＰ型不純物を多結晶シリコンを堆積させな
がら多結晶シリコン内に導入するようにしたので、ゲー
ト絶縁膜と多結晶シリコン膜との境界近傍における多結
晶シリコン膜内にＰ型不純物を十分な濃度で分布させる
ことが可能になり、不純物の空乏化を防止することがで
き、この結果、半導体装置のスレショールド電圧の絶対
値が高くなることを防止できるのである。
純物からなるＰ型不純物を多結晶シリコンを堆積させな
がら多結晶シリコン内に導入するようにしたので、ゲー
ト絶縁膜と多結晶シリコン膜との境界近傍における多結
晶シリコン膜内にＰ型不純物を十分な濃度で分布させる
ことが可能になり、不純物の空乏化を防止することがで
き、この結果、半導体装置のスレショールド電圧の絶対
値が高くなることを防止できるのである。
また、ゲート絶縁膜と多結晶シリコン膜との境界近傍
における多結晶シリコン膜内にＰ型不純物を十分な濃度
で分布させることが可能になるので、多結晶シリコン膜
内のＰ型不純物に熱活処理を行って電気的に活性化させ
る場合に、多結晶シリコン膜上に形成されるモリブデン
シリサイド膜等の金属膜内へ不純物が拡散しても、多結
晶シリコン膜内の不純物の濃度を空乏化が発生しないレ
ベルに保持できるのである。
における多結晶シリコン膜内にＰ型不純物を十分な濃度
で分布させることが可能になるので、多結晶シリコン膜
内のＰ型不純物に熱活処理を行って電気的に活性化させ
る場合に、多結晶シリコン膜上に形成されるモリブデン
シリサイド膜等の金属膜内へ不純物が拡散しても、多結
晶シリコン膜内の不純物の濃度を空乏化が発生しないレ
ベルに保持できるのである。
以上のように、従来よりも遥かに微細な表面チャンネ
ル型CMOSトランジスタを実現することができ、高速度化
及び高集積化を図ることができるといった効果がある。
ル型CMOSトランジスタを実現することができ、高速度化
及び高集積化を図ることができるといった効果がある。
第１図乃至第５図は本発明の一実施例を工程順に示す断
面図、第６図乃至第９図は従来例を工程順に示す断面図
である。 １……半導体基板、1a……Ｐウェル、1b……Ｎウェル、
２……素子分離膜、３……ゲート絶縁膜、４……多結晶
シリコン膜、4a……Ｎ型不純物を添加した多結晶シリコ
ン膜、4b……Ｐ型不純物を添加した多結晶シリコン膜、
5b,8b……レジスト、６……NMOSゲート電極、７……PMO
Sゲート電極、９……ソース拡散層領域、10……ドレイ
ン拡散層領域、12……モリブデンシリサイド膜。
面図、第６図乃至第９図は従来例を工程順に示す断面図
である。 １……半導体基板、1a……Ｐウェル、1b……Ｎウェル、
２……素子分離膜、３……ゲート絶縁膜、４……多結晶
シリコン膜、4a……Ｎ型不純物を添加した多結晶シリコ
ン膜、4b……Ｐ型不純物を添加した多結晶シリコン膜、
5b,8b……レジスト、６……NMOSゲート電極、７……PMO
Sゲート電極、９……ソース拡散層領域、10……ドレイ
ン拡散層領域、12……モリブデンシリサイド膜。
Claims (1)
- 【請求項１】半導体基板上に形成したＰ型半導体基板領
域とＮ型半導体基板領域の周囲を素子分離膜で囲み、こ
の素子分離膜で囲まれた２つの基板領域の表面に、該領
域と異なるＰ型またはＮ型不純物を添加した多結晶シリ
コン膜によるゲート電極を、ゲート絶縁膜を介して形成
するようにした半導体装置の製造方法において、上記Ｐ
型不純物はボロンイオンまたはボロンイオンを含有する
不純物であり、このＰ型不純物を多結晶シリコンを堆積
させながら該シリコン内に導入し、しかる後、上記Ｐ型
半導体基板領域上の多結晶シリコン膜にのみ選択的にＰ
型不純物より高い濃度で他方のＮ型不純物を導入するこ
とを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63305000A JP2746959B2 (ja) | 1988-12-01 | 1988-12-01 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63305000A JP2746959B2 (ja) | 1988-12-01 | 1988-12-01 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02151064A JPH02151064A (ja) | 1990-06-11 |
| JP2746959B2 true JP2746959B2 (ja) | 1998-05-06 |
Family
ID=17939873
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63305000A Expired - Fee Related JP2746959B2 (ja) | 1988-12-01 | 1988-12-01 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2746959B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3125943B2 (ja) * | 1991-09-17 | 2001-01-22 | 日本電信電話株式会社 | 半導体装置の製造方法 |
| JPH0810765B2 (ja) * | 1993-05-13 | 1996-01-31 | 日本電気株式会社 | 半導体装置の製造方法 |
| JP2669333B2 (ja) * | 1993-12-13 | 1997-10-27 | 日本電気株式会社 | 半導体装置の製造方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5245277A (en) * | 1975-10-08 | 1977-04-09 | Hitachi Ltd | Method for production of complementary mis-ic |
| US4555842A (en) * | 1984-03-19 | 1985-12-03 | At&T Bell Laboratories | Method of fabricating VLSI CMOS devices having complementary threshold voltages |
| JPH065711B2 (ja) * | 1987-02-19 | 1994-01-19 | 日本電気株式会社 | Ｃｍｏｓ半導体装置の製造方法 |
-
1988
- 1988-12-01 JP JP63305000A patent/JP2746959B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02151064A (ja) | 1990-06-11 |
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