JPH0423428B2 - - Google Patents
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- JPH0423428B2 JPH0423428B2 JP57224151A JP22415182A JPH0423428B2 JP H0423428 B2 JPH0423428 B2 JP H0423428B2 JP 57224151 A JP57224151 A JP 57224151A JP 22415182 A JP22415182 A JP 22415182A JP H0423428 B2 JPH0423428 B2 JP H0423428B2
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- 229910021344 molybdenum silicide Inorganic materials 0.000 claims description 72
- YXTPWUNVHCYOSP-UHFFFAOYSA-N bis($l^{2}-silanylidene)molybdenum Chemical compound [Si]=[Mo]=[Si] YXTPWUNVHCYOSP-UHFFFAOYSA-N 0.000 claims description 71
- 239000010410 layer Substances 0.000 claims description 65
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 59
- 229910052710 silicon Inorganic materials 0.000 claims description 59
- 239000010703 silicon Substances 0.000 claims description 59
- 239000000758 substrate Substances 0.000 claims description 56
- 239000012535 impurity Substances 0.000 claims description 50
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 38
- 239000004065 semiconductor Substances 0.000 claims description 36
- 229920005591 polysilicon Polymers 0.000 claims description 34
- 238000004519 manufacturing process Methods 0.000 claims description 28
- 229910021332 silicide Inorganic materials 0.000 claims description 28
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 26
- 229910052751 metal Inorganic materials 0.000 claims description 24
- 239000002184 metal Substances 0.000 claims description 24
- 238000000034 method Methods 0.000 claims description 16
- 238000010438 heat treatment Methods 0.000 claims description 13
- 238000005468 ion implantation Methods 0.000 claims description 13
- 229910052782 aluminium Inorganic materials 0.000 claims description 5
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 5
- 239000011229 interlayer Substances 0.000 claims description 5
- 239000000463 material Substances 0.000 claims description 5
- 230000009466 transformation Effects 0.000 claims description 5
- 229910052715 tantalum Inorganic materials 0.000 claims description 4
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 claims description 4
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 claims description 4
- 229910021342 tungsten silicide Inorganic materials 0.000 claims description 4
- ZXEYZECDXFPJRJ-UHFFFAOYSA-N $l^{3}-silane;platinum Chemical compound [SiH3].[Pt] ZXEYZECDXFPJRJ-UHFFFAOYSA-N 0.000 claims description 3
- 229910021339 platinum silicide Inorganic materials 0.000 claims description 3
- 229910021341 titanium silicide Inorganic materials 0.000 claims description 3
- 230000001376 precipitating effect Effects 0.000 claims description 2
- 230000003213 activating effect Effects 0.000 claims 3
- 238000000059 patterning Methods 0.000 claims 3
- 238000000151 deposition Methods 0.000 claims 2
- 230000004913 activation Effects 0.000 claims 1
- 230000005669 field effect Effects 0.000 claims 1
- 150000002500 ions Chemical class 0.000 description 16
- 238000002955 isolation Methods 0.000 description 14
- 238000010586 diagram Methods 0.000 description 12
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 11
- 229910052698 phosphorus Inorganic materials 0.000 description 11
- 239000011574 phosphorus Substances 0.000 description 11
- 238000000605 extraction Methods 0.000 description 10
- 230000001133 acceleration Effects 0.000 description 8
- 230000000694 effects Effects 0.000 description 8
- 239000000203 mixture Substances 0.000 description 8
- 125000004429 atom Chemical group 0.000 description 5
- 229910052796 boron Inorganic materials 0.000 description 5
- 238000009792 diffusion process Methods 0.000 description 5
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 4
- 230000000295 complement effect Effects 0.000 description 4
- 230000001681 protective effect Effects 0.000 description 4
- 229910052785 arsenic Inorganic materials 0.000 description 3
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 239000007943 implant Substances 0.000 description 2
- 238000002844 melting Methods 0.000 description 2
- 230000008018 melting Effects 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 239000002244 precipitate Substances 0.000 description 2
- 238000001556 precipitation Methods 0.000 description 2
- 239000007787 solid Substances 0.000 description 2
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 239000002784 hot electron Substances 0.000 description 1
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical group [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 125000004430 oxygen atom Chemical group O* 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
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Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、金属シリサイドをゲート電極や配
線層として用いる半導体装置の製造方法に関す
る。
線層として用いる半導体装置の製造方法に関す
る。
従来の相補型インバータの製造方法を図面とと
もに説明する。第１図ａにおいて、Ｎ型（100）
Si（シリコン）基板１に深さ約5μｍのＰ型ウエル
２を形成し、Si基板１表面に素子分離用不純物層
３およびこの素子分離用不純物層３上に素子分離
用の酸化膜４をそれぞれ形成し分離領域５と成
す。次に第１図ｂに示すように素子形成領域に
100〜500〓の膜厚を有するゲート酸化膜６を熱酸
化法によつて形成し、Ｎ型多結晶シリコン層を被
着し、それを写真食刻してゲート電極７を形成す
る。その後、例えば砒素（As）イオン等Ｎ型不
純物の選択イオン注入によりＮチヤネルトランジ
スタのソース・ドレイン８、Si基板１の電位取出
し部９をそれぞれ形成する。次いで、例えばボロ
ンＢイオンのようなＰ型不純物を選択的にイオン
注入し、Ｐチヤネルトランジスタのソース・ドレ
イン１０、Ｐ型ウエル２の電位取出し部１１をそ
れぞれ形成する。
もに説明する。第１図ａにおいて、Ｎ型（100）
Si（シリコン）基板１に深さ約5μｍのＰ型ウエル
２を形成し、Si基板１表面に素子分離用不純物層
３およびこの素子分離用不純物層３上に素子分離
用の酸化膜４をそれぞれ形成し分離領域５と成
す。次に第１図ｂに示すように素子形成領域に
100〜500〓の膜厚を有するゲート酸化膜６を熱酸
化法によつて形成し、Ｎ型多結晶シリコン層を被
着し、それを写真食刻してゲート電極７を形成す
る。その後、例えば砒素（As）イオン等Ｎ型不
純物の選択イオン注入によりＮチヤネルトランジ
スタのソース・ドレイン８、Si基板１の電位取出
し部９をそれぞれ形成する。次いで、例えばボロ
ンＢイオンのようなＰ型不純物を選択的にイオン
注入し、Ｐチヤネルトランジスタのソース・ドレ
イン１０、Ｐ型ウエル２の電位取出し部１１をそ
れぞれ形成する。
次に、第１図ｃに示すように保護用酸化膜１２
をCVD法等によつて形成し、電極引出し部を開
口してアルミニウム１３による配線パターンを形
成する。
をCVD法等によつて形成し、電極引出し部を開
口してアルミニウム１３による配線パターンを形
成する。
このような第１図で示した技術は、相補型半導
体装置の一般的な製造技術であり、広く用いられ
ている。ここで、ゲート電極７等の配線材料とし
ては、ゲート電極７をマスクとした自己整合法に
よるソース・ドレイン領域の形成ができ且つ高温
の熱処理に耐え得る多結晶シリコンが用いられて
いたが、この多結晶シリコンは高濃度の不純物を
ドープしても比抵抗が10-3Ω・cm程度にしか下が
らず、微細な素子では素子の高速化を制限してい
た。このため最近では多結晶シリコンの代わりに
比抵抗が約１桁低いモリブデンシリサイド等の金
属シリサイドが用いられる傾向にある。
体装置の一般的な製造技術であり、広く用いられ
ている。ここで、ゲート電極７等の配線材料とし
ては、ゲート電極７をマスクとした自己整合法に
よるソース・ドレイン領域の形成ができ且つ高温
の熱処理に耐え得る多結晶シリコンが用いられて
いたが、この多結晶シリコンは高濃度の不純物を
ドープしても比抵抗が10-3Ω・cm程度にしか下が
らず、微細な素子では素子の高速化を制限してい
た。このため最近では多結晶シリコンの代わりに
比抵抗が約１桁低いモリブデンシリサイド等の金
属シリサイドが用いられる傾向にある。
しかし、ゲート電極等にモリブデンシリサイド
を用いると次に列挙するような欠点がある。
を用いると次に列挙するような欠点がある。
(a) 例えば、ゲート電極にモリブデンシリサイド
を用いてＮチヤネル型のトランジスタを形成す
る場合、閾値電圧を0.4〜1.0Vの適切な値に設
定しようとすると、チヤネル近傍のＰ型不純物
濃度をきわめて低くするか、Ｎ型にする必要が
ある。これは、シヨートチヤネル効果、パンチ
スルー効果等の微細のトランジスタ特有の劣化
現象を増大させる。
を用いてＮチヤネル型のトランジスタを形成す
る場合、閾値電圧を0.4〜1.0Vの適切な値に設
定しようとすると、チヤネル近傍のＰ型不純物
濃度をきわめて低くするか、Ｎ型にする必要が
ある。これは、シヨートチヤネル効果、パンチ
スルー効果等の微細のトランジスタ特有の劣化
現象を増大させる。
(b) また、Ｎチヤネル型のトランジスタに限ら
ず、モリブデンシリサイドをゲート電極とした
場合、モリブデンシリサイド膜の組成比が1.7
≦Si／Mo＜2.2の範囲では、少しでも組成比が変 化すると大きく閾値が変動する。（この閾値変
動幅は約0.8Vである。）尚、化学量論組成での
組成比（Si／Mo）は２であり、Si／Moの値が2.2を 超え、その値が大きくなればなる程物性的にポ
リシリコンに近づき、逆にSi／Moが1.7よりも小 さくなるとモリブデンシリサイドが機械的にも
ろくなり実用的でなくなる。
ず、モリブデンシリサイドをゲート電極とした
場合、モリブデンシリサイド膜の組成比が1.7
≦Si／Mo＜2.2の範囲では、少しでも組成比が変 化すると大きく閾値が変動する。（この閾値変
動幅は約0.8Vである。）尚、化学量論組成での
組成比（Si／Mo）は２であり、Si／Moの値が2.2を 超え、その値が大きくなればなる程物性的にポ
リシリコンに近づき、逆にSi／Moが1.7よりも小 さくなるとモリブデンシリサイドが機械的にも
ろくなり実用的でなくなる。
(c) 同様にゲート電極としてモリブデンシリサイ
ドを用いた場合、モリブデンシリサイド中に含
まれていた不純物がゲート酸化膜との界面に不
安定に析出するため設計値から閾値電圧が大き
くずれる。
ドを用いた場合、モリブデンシリサイド中に含
まれていた不純物がゲート酸化膜との界面に不
安定に析出するため設計値から閾値電圧が大き
くずれる。
(d) 素子の微細化に伴い問題となるシヨートチヤ
ネル効果、パンチスルー耐圧低下、キヤリア移
動度の低下、ホツトエレクトロンによる素子の
誤動作等の対策として埋め込みチヤネルを有す
るトランジスタを形成したい場合がある。この
埋込チヤネル型のトランジスタでは、ソース・
ドレイン間のチヤネル領域が、基板のやや深目
の部位に形成できるように、ソース・ドレイン
間にまず、基板と同一導電型の不純物を表面に
充分にイオン注入し、次に基板と逆導電型の不
純物を高加速電圧で深い領域にイオン注入し
て、基板表面がチヤネルとならないようにす
る。ここで、通常、ゲート電極としてはＮ型ポ
リシリコンが用いられるが、例えはＮチヤネル
の埋込チヤネル型トランジスタをＮ型ポリシリ
コンをゲート電極として形成する場合、ゲート
電極と基板半導体の仕事函数の差φMSが、チヤ
ネル付近の基板半導体のエネルギーバンドを埋
込みチヤネルとして不都合な方向に大きく曲げ
るため、前述のイオン注入における注入不純物
のドーズ量をかなり大きくしなければならな
い。このドーズ量の増加に伴ない、イオン注入
のコントロールが厳しくなり、埋込チヤネル型
のトランジスタの形成は困難となる。埋込チヤ
ネルの形成は、ゲート電極を不純物を含まない
モリブデンシリサイドによつて形成する場合
も、やはり容易なものではなく、前記のａ，ｂ
で述べたような閾値の不安定さが問題となる。
ことになる。これらの問題点は、モリブデンシ
リサイドとシリコンとの仕事函数差、モリブデ
ンシリサイドの相変態の不安定性等に起因する
ものである。
ネル効果、パンチスルー耐圧低下、キヤリア移
動度の低下、ホツトエレクトロンによる素子の
誤動作等の対策として埋め込みチヤネルを有す
るトランジスタを形成したい場合がある。この
埋込チヤネル型のトランジスタでは、ソース・
ドレイン間のチヤネル領域が、基板のやや深目
の部位に形成できるように、ソース・ドレイン
間にまず、基板と同一導電型の不純物を表面に
充分にイオン注入し、次に基板と逆導電型の不
純物を高加速電圧で深い領域にイオン注入し
て、基板表面がチヤネルとならないようにす
る。ここで、通常、ゲート電極としてはＮ型ポ
リシリコンが用いられるが、例えはＮチヤネル
の埋込チヤネル型トランジスタをＮ型ポリシリ
コンをゲート電極として形成する場合、ゲート
電極と基板半導体の仕事函数の差φMSが、チヤ
ネル付近の基板半導体のエネルギーバンドを埋
込みチヤネルとして不都合な方向に大きく曲げ
るため、前述のイオン注入における注入不純物
のドーズ量をかなり大きくしなければならな
い。このドーズ量の増加に伴ない、イオン注入
のコントロールが厳しくなり、埋込チヤネル型
のトランジスタの形成は困難となる。埋込チヤ
ネルの形成は、ゲート電極を不純物を含まない
モリブデンシリサイドによつて形成する場合
も、やはり容易なものではなく、前記のａ，ｂ
で述べたような閾値の不安定さが問題となる。
ことになる。これらの問題点は、モリブデンシ
リサイドとシリコンとの仕事函数差、モリブデ
ンシリサイドの相変態の不安定性等に起因する
ものである。
(e) 第２図にSi基板とモリブデンシリサイド配線
とのコンタクト特性を示す。すなわち、Si基板
上にモリブデンシリサイド配線を形成した後、
Si基板とモリブデンシリサイドとの接続点を挾
んで電圧Ｖを印加し、この接続点間に流れる電
流Ｉを調べたものである。この付から明らかな
ように、モリブデンシリサイド配線とSi基板と
の接続点においてはオーミツクコンタクトが得
られない。
とのコンタクト特性を示す。すなわち、Si基板
上にモリブデンシリサイド配線を形成した後、
Si基板とモリブデンシリサイドとの接続点を挾
んで電圧Ｖを印加し、この接続点間に流れる電
流Ｉを調べたものである。この付から明らかな
ように、モリブデンシリサイド配線とSi基板と
の接続点においてはオーミツクコンタクトが得
られない。
(f) 第３図にモリブデンシリサイドとポリシリコ
ン膜とのコンタクト特性を示す。すなわち、モ
リブデンシリサイド上にポリシリコン配線を形
成した後、900℃でリンをポリシリコン配線に
拡散させたものによつて第２図の場合と同様の
電圧−電流特性を測定した結果を示したもので
ある。この図から明らかなように、モリブデン
シリサイド配線とポリシリコンとの接続点はオ
ーミツクコンタクトを成していないため、配線
としてモリブデンシリサイドを用いることは好
ましくない。
ン膜とのコンタクト特性を示す。すなわち、モ
リブデンシリサイド上にポリシリコン配線を形
成した後、900℃でリンをポリシリコン配線に
拡散させたものによつて第２図の場合と同様の
電圧−電流特性を測定した結果を示したもので
ある。この図から明らかなように、モリブデン
シリサイド配線とポリシリコンとの接続点はオ
ーミツクコンタクトを成していないため、配線
としてモリブデンシリサイドを用いることは好
ましくない。
このようにシリコンとモリブデンシリサイドと
のコンタクト性が悪いのは、主に次の２つの原因
による。すなわち、通常のシリコンを充分に含ま
ないモリブデンシリサイド配線では、接続すべき
シリコンとの界面に伝導に寄与しない不純物であ
る酸素が集合する性質があり、上記界面に薄い酸
化膜が形成され易い。加えて、たとえシリコンを
充分に含むモリブデンシリサイドを配線に用いて
も、モリブデンシリサイド配線に接続すべき基板
やポリシリコンのコンタクト部付近に存在するＮ
型或いはＰ型の不純物がモリブデンシリサイド配
線中に拡散し、コンタクト部付近の不純物濃度が
低下してコンタクト抵抗が増加することなどが挙
げられる。
のコンタクト性が悪いのは、主に次の２つの原因
による。すなわち、通常のシリコンを充分に含ま
ないモリブデンシリサイド配線では、接続すべき
シリコンとの界面に伝導に寄与しない不純物であ
る酸素が集合する性質があり、上記界面に薄い酸
化膜が形成され易い。加えて、たとえシリコンを
充分に含むモリブデンシリサイドを配線に用いて
も、モリブデンシリサイド配線に接続すべき基板
やポリシリコンのコンタクト部付近に存在するＮ
型或いはＰ型の不純物がモリブデンシリサイド配
線中に拡散し、コンタクト部付近の不純物濃度が
低下してコンタクト抵抗が増加することなどが挙
げられる。
尚、上記のような問題点はモリブデンシリサイ
ドに限らずタングステンシリサイド或いはタンタ
ルシリサイド等の金属シリサイド一般にあてはま
るものである。
ドに限らずタングステンシリサイド或いはタンタ
ルシリサイド等の金属シリサイド一般にあてはま
るものである。
この発明は上記のような点に鑑みなされたもの
で、複雑な工程を必要とせずに低配線抵抗の金属
シリサイドから成る電極・配線層の仕事函数を安
定して広い範囲で設定することができ、シリコン
基板やポリシリコン配線とは良好なコンタクト性
を保証できる半導体装置の製造方法を提供し、微
細化された高性能の半導体集積回路装置や微細な
素子特有のシヨートチヤネル効果およびパンチス
ルー現象等の低減された集積回路装置を容易に製
造できるようにすることを目的とする。
で、複雑な工程を必要とせずに低配線抵抗の金属
シリサイドから成る電極・配線層の仕事函数を安
定して広い範囲で設定することができ、シリコン
基板やポリシリコン配線とは良好なコンタクト性
を保証できる半導体装置の製造方法を提供し、微
細化された高性能の半導体集積回路装置や微細な
素子特有のシヨートチヤネル効果およびパンチス
ルー現象等の低減された集積回路装置を容易に製
造できるようにすることを目的とする。
すなわち、この発明に係る半導体装置の製造方
法では、ゲート電極層或は配線層として、シリコ
ンを化学量論組成（例えばモリブデンシリサイド
MoXSiYにおいてＹ／Ｘ＝２）よりも過剰に含む高融 点金属シリサイドにＮ型或はＰ型の不純物を添加
したものを形成した後、上記金属シリサイドの相
変態温度より高温で熱処理し、上記熱処理により
上記金属シリサイドとSi基板或いはポリシリコン
或いはゲート酸化膜等との界面に上記Ｎ型或いは
Ｐ型の不純物を含んだシリコンを析出させるもの
である。そして、ゲート電極・配線の仕事函数を
この析出された不純物を含むシリコンで設定させ
ることによつて、必要に応じ簡便な閾値の設定或
いは簡便な埋込チヤネルトランジスタの形成を実
現できるようにすると共に、シリコン基板やポリ
シリコン配線層と接続するものでは、良好なオー
ミツクコンタクト性と低いコンタクト抵抗を得ら
れるようにしたものである。
法では、ゲート電極層或は配線層として、シリコ
ンを化学量論組成（例えばモリブデンシリサイド
MoXSiYにおいてＹ／Ｘ＝２）よりも過剰に含む高融 点金属シリサイドにＮ型或はＰ型の不純物を添加
したものを形成した後、上記金属シリサイドの相
変態温度より高温で熱処理し、上記熱処理により
上記金属シリサイドとSi基板或いはポリシリコン
或いはゲート酸化膜等との界面に上記Ｎ型或いは
Ｐ型の不純物を含んだシリコンを析出させるもの
である。そして、ゲート電極・配線の仕事函数を
この析出された不純物を含むシリコンで設定させ
ることによつて、必要に応じ簡便な閾値の設定或
いは簡便な埋込チヤネルトランジスタの形成を実
現できるようにすると共に、シリコン基板やポリ
シリコン配線層と接続するものでは、良好なオー
ミツクコンタクト性と低いコンタクト抵抗を得ら
れるようにしたものである。
以下図面を参照してこの発明の一実施例につき
説明する。第４図にモリブデンシリサイド層をゲ
ート電極として用いたインバータを製造過程と共
に示す。
説明する。第４図にモリブデンシリサイド層をゲ
ート電極として用いたインバータを製造過程と共
に示す。
第４図ａにおいて、比抵抗１〜10ΩcmのＮ型
（100）Si基板１に３〜5μｍの深さを有するＰ型ウ
エル２を形成する。続いて第４図ｂに示すように
素子分離領域予定部のSi基板１表面に素子分離用
不純物層３を形成し、この分離用不純物層３上に
素子分離用の酸化膜４を形成して分離領域５と成
す。
（100）Si基板１に３〜5μｍの深さを有するＰ型ウ
エル２を形成する。続いて第４図ｂに示すように
素子分離領域予定部のSi基板１表面に素子分離用
不純物層３を形成し、この分離用不純物層３上に
素子分離用の酸化膜４を形成して分離領域５と成
す。
次に、第４図ｃに示すように、素子形成領域に
100〜500〓の膜厚を有するゲート酸化膜６を形成
した後、層厚3000〓〜6000〓のモリブデンシリサ
イド層を被着し写真食刻法によつてパターニング
してゲート電極２０Ｎ，２０Ｐを形成する。ここ
で、上記モリブデンシリサイド層は、MoXSiYの
組成比がＹ／Ｘ＞２となるようなものを使用する。
100〜500〓の膜厚を有するゲート酸化膜６を形成
した後、層厚3000〓〜6000〓のモリブデンシリサ
イド層を被着し写真食刻法によつてパターニング
してゲート電極２０Ｎ，２０Ｐを形成する。ここ
で、上記モリブデンシリサイド層は、MoXSiYの
組成比がＹ／Ｘ＞２となるようなものを使用する。
尚、Ｙ／Ｘ≧３程度が望ましい。
続いて、Ｎチヤネルトランジスタ側のソース・
ドレイン領域予定部およびゲート電極２０ＮとSi
基板電位取出し部とが露出するようにレジスト２
１を部分的に被着し、As（砒素）イオンを、例え
ば加速電圧40KeV、ドーズ量３×1015cm-2の条件
で選択イオン注入して、Ｎチヤネルトランジスタ
のソース・ドレイン８およびSi基板電位取出し部
９をそれぞれ形成する。
ドレイン領域予定部およびゲート電極２０ＮとSi
基板電位取出し部とが露出するようにレジスト２
１を部分的に被着し、As（砒素）イオンを、例え
ば加速電圧40KeV、ドーズ量３×1015cm-2の条件
で選択イオン注入して、Ｎチヤネルトランジスタ
のソース・ドレイン８およびSi基板電位取出し部
９をそれぞれ形成する。
次に、上記レジスト２１を剥離した後第４図ｄ
に示すようにＰチヤネルトランジスタのソース・
ドレイン領域予定部およびゲート電極２０ＰとＰ
ウエル電位取出し部とが露出するようにレジスト
２２を部分的に被着し、B+（ボロン）イオンを例
えば加速電圧40KeV、ドーズ量３×1015cm-2の条
件でイオン注入することによりＰチヤネルトラン
ジスタのソース・ドレイン１０およびＰウエル電
位取出し部１１を形成する。
に示すようにＰチヤネルトランジスタのソース・
ドレイン領域予定部およびゲート電極２０ＰとＰ
ウエル電位取出し部とが露出するようにレジスト
２２を部分的に被着し、B+（ボロン）イオンを例
えば加速電圧40KeV、ドーズ量３×1015cm-2の条
件でイオン注入することによりＰチヤネルトラン
ジスタのソース・ドレイン１０およびＰウエル電
位取出し部１１を形成する。
その後、450℃〜1000℃の熱処理を行い、モリ
ブデンシリサイド層から成るゲート電極２０Ｎ，
２０Ｐ中の過剰なシリコンをゲート電極とゲート
酸化膜との界面に析出させシリコン析出層Ｓを形
成する。ここで、Ｎチヤネルトランジスタのゲー
ト電極２０ＮにはAs+が、Ｐチヤネルトランジス
タのゲート電極２０ＰにはB+がそれぞれイオン
注入されているため、Ｎチヤネル側のゲート酸化
膜２０Ｎ上にはＮ型のシリコンがＰチヤンル側の
ゲート酸化膜２０Ｐ上にはＰ型のシリコンが析出
する。
ブデンシリサイド層から成るゲート電極２０Ｎ，
２０Ｐ中の過剰なシリコンをゲート電極とゲート
酸化膜との界面に析出させシリコン析出層Ｓを形
成する。ここで、Ｎチヤネルトランジスタのゲー
ト電極２０ＮにはAs+が、Ｐチヤネルトランジス
タのゲート電極２０ＰにはB+がそれぞれイオン
注入されているため、Ｎチヤネル側のゲート酸化
膜２０Ｎ上にはＮ型のシリコンがＰチヤンル側の
ゲート酸化膜２０Ｐ上にはＰ型のシリコンが析出
する。
続いて、第４図ｅに示すように周知の技術を用
いて保護用酸化膜１２をCVD法などにより形成
し、電極引き出し部を開口して、アルミニウム１
３による配線パターンを形成する。上記のように
して形成したＮチヤネルトランジスタおよびＰチ
ヤネルトランジスタの閾値電圧は、Si基板１の不
純物濃度が５×1015cm-3、Ｐウエル２の不純物濃
度が２×1015cm-3の時それぞれ約＋0.8V、−0.8V
になる。
いて保護用酸化膜１２をCVD法などにより形成
し、電極引き出し部を開口して、アルミニウム１
３による配線パターンを形成する。上記のように
して形成したＮチヤネルトランジスタおよびＰチ
ヤネルトランジスタの閾値電圧は、Si基板１の不
純物濃度が５×1015cm-3、Ｐウエル２の不純物濃
度が２×1015cm-3の時それぞれ約＋0.8V、−0.8V
になる。
第５図は上記のようにして形成したモリブデン
シリサイドのゲートを有するＰチヤネルトランジ
スタ（PMOS）におけるゲート長と閾値電圧VTH
との関係を示す。ここで曲線AM，BMはそれぞれ
閾値電圧VTHを標準設計状態で1.1Vおよび0.8Vに
設定し、ゲート長を変化させた場合のモリブデン
シリサイドゲートトランジスタの閾値電圧VTHを
プロツトしたものであり、AN，BNはそれぞれ標
準設計状態での閾値電圧VTHを1.1Vおよび0.8Vに
設定し、ゲート長を変化させた場合のN+ポリシ
リコンゲートトランジスタの閾値電圧VTHをプロ
ツトしたものである。
シリサイドのゲートを有するＰチヤネルトランジ
スタ（PMOS）におけるゲート長と閾値電圧VTH
との関係を示す。ここで曲線AM，BMはそれぞれ
閾値電圧VTHを標準設計状態で1.1Vおよび0.8Vに
設定し、ゲート長を変化させた場合のモリブデン
シリサイドゲートトランジスタの閾値電圧VTHを
プロツトしたものであり、AN，BNはそれぞれ標
準設計状態での閾値電圧VTHを1.1Vおよび0.8Vに
設定し、ゲート長を変化させた場合のN+ポリシ
リコンゲートトランジスタの閾値電圧VTHをプロ
ツトしたものである。
ここに示すように、Ｐチヤネルトランジスタで
はN+型のポリシコンゲート電極を有するトラン
ジスタよりもＰ型不純物を含むモリブデンシリサ
イド電極を有するトランジスタの方がシヨートチ
ヤネル効果のあらわれ方が少ない。
はN+型のポリシコンゲート電極を有するトラン
ジスタよりもＰ型不純物を含むモリブデンシリサ
イド電極を有するトランジスタの方がシヨートチ
ヤネル効果のあらわれ方が少ない。
第６図には、チヤネル領域のシリコン基板表面
における不純物濃度を横軸にとり、縦軸にゲート
長をとつて、閾値電圧VTHが0.6V〜1.1Vの範囲の
PMOSトランジスタを設計する場合の設計適正
範囲を示す。図ではモリブデンシリサイドゲート
の場合およびN+ポリシリコンゲートの場合をそ
れぞれ領域Ｍおよび領域Ｎに示してある。
における不純物濃度を横軸にとり、縦軸にゲート
長をとつて、閾値電圧VTHが0.6V〜1.1Vの範囲の
PMOSトランジスタを設計する場合の設計適正
範囲を示す。図ではモリブデンシリサイドゲート
の場合およびN+ポリシリコンゲートの場合をそ
れぞれ領域Ｍおよび領域Ｎに示してある。
ここに示すようにモリブデンシリサイドゲート
のものでは、N+ポリシリコンのものに比べてゲ
ート長が短かい領域において広い設計適正領域を
有している。これはＰ型不純物を含むモリブデン
シリサイドによるゲート電極では、熱処理によつ
てゲート酸化膜上にＰ型不純物を含むシリコンが
析出し、析出したシリコンとその直下の基板との
仕事函数差が、N+ポリシリコンの場合よりも設
計し易い値となるためである。Ｎチヤネル側のモ
リブデンシリサイドのゲート電極２０Ｐにソー
ス・ドレインを形成する際、Ｎ型不純物が注入さ
れるためゲート絶縁膜上にＮ型不純物を含むシリ
コンが析出し設計上好ましいものとなる。
のものでは、N+ポリシリコンのものに比べてゲ
ート長が短かい領域において広い設計適正領域を
有している。これはＰ型不純物を含むモリブデン
シリサイドによるゲート電極では、熱処理によつ
てゲート酸化膜上にＰ型不純物を含むシリコンが
析出し、析出したシリコンとその直下の基板との
仕事函数差が、N+ポリシリコンの場合よりも設
計し易い値となるためである。Ｎチヤネル側のモ
リブデンシリサイドのゲート電極２０Ｐにソー
ス・ドレインを形成する際、Ｎ型不純物が注入さ
れるためゲート絶縁膜上にＮ型不純物を含むシリ
コンが析出し設計上好ましいものとなる。
以上のようにソース・ドレインの形成時にシリ
コンを過剰に含むモリブデンシリサイドのゲート
電極へ選択的に不純物を注入した後熱処理を行う
ことによつて、ＮチヤネルおよびＰチヤネルのど
ちらのトランジスタの閾値も安定したものにする
ことができる。すなわち、従来のN+ポリシリコ
ンゲートのものではＰチヤネルMOSトランジス
タの閾値設定が難しく、また素子の高速化の目的
でモリブデンシリサイドゲートを用いた素子にお
いてもモリブデンシリサイドの物性的不安定性の
ために、閾値の制御が難しいものであつたが、シ
リコンが過剰となるようにモリブデンシリサイド
の組成比を設定し、充分な熱処理によりシリコン
を界面に析出させることにより、閾値制御を安定
に且つ容易に行うことができる。
コンを過剰に含むモリブデンシリサイドのゲート
電極へ選択的に不純物を注入した後熱処理を行う
ことによつて、ＮチヤネルおよびＰチヤネルのど
ちらのトランジスタの閾値も安定したものにする
ことができる。すなわち、従来のN+ポリシリコ
ンゲートのものではＰチヤネルMOSトランジス
タの閾値設定が難しく、また素子の高速化の目的
でモリブデンシリサイドゲートを用いた素子にお
いてもモリブデンシリサイドの物性的不安定性の
ために、閾値の制御が難しいものであつたが、シ
リコンが過剰となるようにモリブデンシリサイド
の組成比を設定し、充分な熱処理によりシリコン
を界面に析出させることにより、閾値制御を安定
に且つ容易に行うことができる。
第７図はモリブデンシリサイドをゲート電極と
して用いた埋込チヤネル型のインバータの形成過
程を示す図である。尚、以下第４図と同一構成部
分には同一符号を符して一部説明を省略する。
して用いた埋込チヤネル型のインバータの形成過
程を示す図である。尚、以下第４図と同一構成部
分には同一符号を符して一部説明を省略する。
すなわち、第７図ａにおいて第４図ｂと同様の
Ｐウエル２の形成されたSi基板１に素子分離領域
５として素子分離用不純物層３および素子分離用
の酸化膜４を形成する。
Ｐウエル２の形成されたSi基板１に素子分離領域
５として素子分離用不純物層３および素子分離用
の酸化膜４を形成する。
続いて、Ｎチヤネルトランジスタのチヤネル領
域にB+（ボロン）を例えば加速電圧120KeV、ド
ーズ量1.5×1012cm-2の条件でイオン注入し、次い
で同じ部位にAs+イオンを例えば加速電圧
140KeV、ドーズ量1.0×1012cm-2の条件でイオン
注入して基板表面に高い濃度のＢ原子が多数存在
し、やや基板の深い部位にAs原子が多数存在す
るイオン注入層３０Ｎを形成する。
域にB+（ボロン）を例えば加速電圧120KeV、ド
ーズ量1.5×1012cm-2の条件でイオン注入し、次い
で同じ部位にAs+イオンを例えば加速電圧
140KeV、ドーズ量1.0×1012cm-2の条件でイオン
注入して基板表面に高い濃度のＢ原子が多数存在
し、やや基板の深い部位にAs原子が多数存在す
るイオン注入層３０Ｎを形成する。
同様にＰチヤネルトランジスタのチヤネル領域
にP+（リン）イオンを例えば加速電圧320KeV、
ドーズ量2.0×1012cm-2の条件でイオン注入し、次
いで同じ部位にB+イオンを例えば加速電圧
40KeV、ドーズ量1.1×1012cm-2の条件でイオン
注入して、基板表面に高濃度のP+（リン）原子
が、基板のやや深い部位に高濃度のＢ原子がそれ
ぞれ存在するようなイオン注入層３０Ｐを形成す
る。
にP+（リン）イオンを例えば加速電圧320KeV、
ドーズ量2.0×1012cm-2の条件でイオン注入し、次
いで同じ部位にB+イオンを例えば加速電圧
40KeV、ドーズ量1.1×1012cm-2の条件でイオン
注入して、基板表面に高濃度のP+（リン）原子
が、基板のやや深い部位に高濃度のＢ原子がそれ
ぞれ存在するようなイオン注入層３０Ｐを形成す
る。
この後、第７図ｂにおいて第４図実施例と同様
にゲート酸化膜６を形成した後シリコンを過剰に
含むモリブデンシリサイド層（MoXSiY、Ｙ／Ｘ≧ 2.5）を基板上に形成し、ゲート電極２０N′，２
０P′にパターニングする。
にゲート酸化膜６を形成した後シリコンを過剰に
含むモリブデンシリサイド層（MoXSiY、Ｙ／Ｘ≧ 2.5）を基板上に形成し、ゲート電極２０N′，２
０P′にパターニングする。
続いてＮチヤネルソース・ドレイン領域予定
部、Si基板電位取出し部およびＰチヤネルトラン
ジスタ側のモリブデンシリサイドのゲート電極２
０P′とにAs+イオンを例えば加速電圧40KeV、ド
ーズ量３×1015cm-3の条件で、レジストをマスク
とした選択イオン注入を行い、Ｎチヤネルソー
ス・ドレイン８およびSi基板電位取出し部９を形
成する。
部、Si基板電位取出し部およびＰチヤネルトラン
ジスタ側のモリブデンシリサイドのゲート電極２
０P′とにAs+イオンを例えば加速電圧40KeV、ド
ーズ量３×1015cm-3の条件で、レジストをマスク
とした選択イオン注入を行い、Ｎチヤネルソー
ス・ドレイン８およびSi基板電位取出し部９を形
成する。
同様にＰチヤネルソース・ドレイン領域予定
部、Ｐウエル電位取出し部およびＮチヤネルトラ
ンジスタ側のゲート電極２０N′にB+イオンを例
えば加速電圧40KeV、ドーズ量３×1015cm-3の条
件でイオン注入し、Ｐチヤネルソース・ドレイン
１０およびＰウエル電位取出し部１１を形成す
る。
部、Ｐウエル電位取出し部およびＮチヤネルトラ
ンジスタ側のゲート電極２０N′にB+イオンを例
えば加速電圧40KeV、ドーズ量３×1015cm-3の条
件でイオン注入し、Ｐチヤネルソース・ドレイン
１０およびＰウエル電位取出し部１１を形成す
る。
次いで、450℃〜1000℃の熱処理を行い、モリ
ブデンシリサイド層中の過剰なシリコンを析出さ
せシリコン層Ｓを形成する。すなわち、Ｎチヤネ
ル側のゲート電極２０′Ｎとゲート酸化膜６との
界面にＰ型不純物（Ｂ原子）を含むシリコンが析
出し、Ｐチヤネル側のゲート電極２０′Ｐとゲー
ト酸化膜６との界面にＮ型不純物（As原子）を
含むシリコンが析出する。
ブデンシリサイド層中の過剰なシリコンを析出さ
せシリコン層Ｓを形成する。すなわち、Ｎチヤネ
ル側のゲート電極２０′Ｎとゲート酸化膜６との
界面にＰ型不純物（Ｂ原子）を含むシリコンが析
出し、Ｐチヤネル側のゲート電極２０′Ｐとゲー
ト酸化膜６との界面にＮ型不純物（As原子）を
含むシリコンが析出する。
続いて、保護用酸化膜１２やアルミニウム１３
による配線パターンを形成する。
による配線パターンを形成する。
ここで本実施例によれば、Ｎチヤネルトランジ
スタのゲート電極にＰ型不純物が導入されている
ため、このゲート電極とゲート電極直下のSi基板
との仕事函数差が、従来のN+ポリシリコンゲー
トのものや従来のモリブデンシリサイドゲートの
ものに比べ改善される。このため、従来のN+ポ
リシリコンゲートのものに比べチヤネル領域へ打
ち込むAs+イオンのドーズ量が約１桁（1/10）に
も低減され、このイオン注入量を制御を精度良く
行うことができ、閾値の設定精度を改善できる。
スタのゲート電極にＰ型不純物が導入されている
ため、このゲート電極とゲート電極直下のSi基板
との仕事函数差が、従来のN+ポリシリコンゲー
トのものや従来のモリブデンシリサイドゲートの
ものに比べ改善される。このため、従来のN+ポ
リシリコンゲートのものに比べチヤネル領域へ打
ち込むAs+イオンのドーズ量が約１桁（1/10）に
も低減され、このイオン注入量を制御を精度良く
行うことができ、閾値の設定精度を改善できる。
尚、Ｐチヤネルトランジスタでは、そのゲート
極にＮ型不純物が導入されるため、従来のN+ポ
リシリコンゲートのものと同様に容易にＰチヤネ
ル型の埋込チヤンネルを形成することができるも
のである。
極にＮ型不純物が導入されるため、従来のN+ポ
リシリコンゲートのものと同様に容易にＰチヤネ
ル型の埋込チヤンネルを形成することができるも
のである。
次に第８図を用いてシリコンを過剰に含むモリ
ブデンシリサイドを、Si基板やポリシリコン配線
層と接続する例えば１次配線の配線材料として用
いた場合につき述べる。
ブデンシリサイドを、Si基板やポリシリコン配線
層と接続する例えば１次配線の配線材料として用
いた場合につき述べる。
第８図ａにおいて比抵抗１〜10ΩcmのＰ型
（100）Si基板１′に周知の技術によつて、分離用
不純物層３および分離用酸化膜４からなる素子分
離領域５を形成し、素子領域に200〜500〓のゲー
ト酸化膜６を形成する。
（100）Si基板１′に周知の技術によつて、分離用
不純物層３および分離用酸化膜４からなる素子分
離領域５を形成し、素子領域に200〜500〓のゲー
ト酸化膜６を形成する。
次に第８図ｂに示すように１次配線用のコンタ
クトホール４０を写真食刻により形成した後、シ
リコンを化学量論組成よりも過剰に含むモリブデ
ンシリサイド層４１を3000〜5000〓の層厚で全面
に被着し、900℃、20分のリンの気体拡散を行う。
この際に、リンがコンタクトホール４０を通して
Si基板１′にも拡散し、Ｎ型不純物４２が形成さ
れる。この後、上記モリブデンシリサイド層４１
を所定のパターンに写真食刻し、ゲート電極４
３、第１配線４４を形成する。
クトホール４０を写真食刻により形成した後、シ
リコンを化学量論組成よりも過剰に含むモリブデ
ンシリサイド層４１を3000〜5000〓の層厚で全面
に被着し、900℃、20分のリンの気体拡散を行う。
この際に、リンがコンタクトホール４０を通して
Si基板１′にも拡散し、Ｎ型不純物４２が形成さ
れる。この後、上記モリブデンシリサイド層４１
を所定のパターンに写真食刻し、ゲート電極４
３、第１配線４４を形成する。
その後、素子領域にAs+イオンを加速電圧
40KeV、ドーズ量３×1015cm-2の条件でイオン注
入し、Ｎチヤネルトランジスタのソース・ドレイ
ン８を形成する。
40KeV、ドーズ量３×1015cm-2の条件でイオン注
入し、Ｎチヤネルトランジスタのソース・ドレイ
ン８を形成する。
次に第８図ｃに示すように層間絶縁膜４５を
CVD法等により形成した後、この層間絶縁膜４
５にコンタクトホール４６を開口し、ポリシリコ
ン膜４７を積層被着させ、このポリシリコン膜４
７を２次配線としての所定のパターンに写真食刻
する。
CVD法等により形成した後、この層間絶縁膜４
５にコンタクトホール４６を開口し、ポリシリコ
ン膜４７を積層被着させ、このポリシリコン膜４
７を２次配線としての所定のパターンに写真食刻
する。
続いて、800℃〜1000℃の熱処理を施す。この
際第１配線４４中のリンがコンタクトホール４６
付近において上層のポリシリコン膜４７中にしみ
出すと共に、モリブデンシリサイド層中の過剰な
シリコンがこのモリブデンシリサイド層の周囲の
酸化膜やSi基板１′、ポリシリコン膜４７との界
面に析出し、第１配線４４を覆うようにシリコン
析出層Ｓが形成される。
際第１配線４４中のリンがコンタクトホール４６
付近において上層のポリシリコン膜４７中にしみ
出すと共に、モリブデンシリサイド層中の過剰な
シリコンがこのモリブデンシリサイド層の周囲の
酸化膜やSi基板１′、ポリシリコン膜４７との界
面に析出し、第１配線４４を覆うようにシリコン
析出層Ｓが形成される。
続いて、保護用酸化膜１２を形成して電極引き
出し部を開口し、アルミニウム１３による配線パ
ターンを形成する。
出し部を開口し、アルミニウム１３による配線パ
ターンを形成する。
以上のようにして形成したモリブデンシリサイ
ド配線では、熱処理によつてモリブデンシリサイ
ド中の過剰なシリコンがSi基板１′やポリシリコ
ン配線との界面に析出すると共にモリブデンシリ
サイド層に導入した不純物（リン）がSi基板１′
やポリシリコン配線にしみ出す。
ド配線では、熱処理によつてモリブデンシリサイ
ド中の過剰なシリコンがSi基板１′やポリシリコ
ン配線との界面に析出すると共にモリブデンシリ
サイド層に導入した不純物（リン）がSi基板１′
やポリシリコン配線にしみ出す。
第９図には、Si基板とリンおよび過剰なシリコ
ンを含んだモリブデンシリサイド配線とのコンタ
クト部を介した電圧−電流特性を第２図の従来の
ものと同様の条件で測定した結果を示し、第１０
図にリンを含んだポリシリコン配線とリンおよび
過剰なシリコンを含んだモリブデンシリサイド配
線とのコンタクト部の電圧−電流特性を第３図の
ものと同様の条件で測定した結果を示す。
ンを含んだモリブデンシリサイド配線とのコンタ
クト部を介した電圧−電流特性を第２図の従来の
ものと同様の条件で測定した結果を示し、第１０
図にリンを含んだポリシリコン配線とリンおよび
過剰なシリコンを含んだモリブデンシリサイド配
線とのコンタクト部の電圧−電流特性を第３図の
ものと同様の条件で測定した結果を示す。
上記第９図および第１０図で明らかなように、
不純物としてリンが導入されシリコンを過剰に含
むモリブデンシリサイド配線ではSi基板およびポ
リシリコンとの良好なオーミツクコンタクトが得
られる。また、従来のモリブデンシリサイド配線
によるコンタクト部のコンタクト抵抗が10-4〜
10-3Ωcm2程度であつたが第８図実施例のものでは
４〜６×10-7Ωcm2という極めて低い値となつた。
不純物としてリンが導入されシリコンを過剰に含
むモリブデンシリサイド配線ではSi基板およびポ
リシリコンとの良好なオーミツクコンタクトが得
られる。また、従来のモリブデンシリサイド配線
によるコンタクト部のコンタクト抵抗が10-4〜
10-3Ωcm2程度であつたが第８図実施例のものでは
４〜６×10-7Ωcm2という極めて低い値となつた。
これは従来シリコンを充分に含まないモリブデ
ンシリサイドと、シリコンとの界面に不純物とし
て含まれていた酸素が集合する性質があるため上
記界面に薄い酸化膜が形成されてしまいオーミツ
クコンタクト性やコンタクト抵抗を著しく悪化さ
せていたが、本実施例では過剰なシリコンがモリ
ブデンシリサイドとシリコンとの界面に析出する
ため酸素原子の集中を緩和させることができるた
めである。
ンシリサイドと、シリコンとの界面に不純物とし
て含まれていた酸素が集合する性質があるため上
記界面に薄い酸化膜が形成されてしまいオーミツ
クコンタクト性やコンタクト抵抗を著しく悪化さ
せていたが、本実施例では過剰なシリコンがモリ
ブデンシリサイドとシリコンとの界面に析出する
ため酸素原子の集中を緩和させることができるた
めである。
加えて従来のモリブデン配線とシリコンとのコ
ンタクト部において、どちらか不純物濃度の低い
方へ不純物が逃げてしまいコンタクト性を悪化さ
せていたが、モリブデンシリサイド配線に充分な
量の電気伝導を寄与する不純物を導入することに
より、コンタクト性の悪化を防止できることがあ
る。
ンタクト部において、どちらか不純物濃度の低い
方へ不純物が逃げてしまいコンタクト性を悪化さ
せていたが、モリブデンシリサイド配線に充分な
量の電気伝導を寄与する不純物を導入することに
より、コンタクト性の悪化を防止できることがあ
る。
また、明らかなことであるが不純物が充分に導
入されシリコンを過剰に含んだモリブデンシリサ
イド配線では、ポリシリコン配線に比べ配線抵抗
自体が極めて低くしかも上記のようにコンタクト
性が良好なため、集積回路の高速化を図ることが
でき、メモリ素子等では特に有効である。
入されシリコンを過剰に含んだモリブデンシリサ
イド配線では、ポリシリコン配線に比べ配線抵抗
自体が極めて低くしかも上記のようにコンタクト
性が良好なため、集積回路の高速化を図ることが
でき、メモリ素子等では特に有効である。
尚、上記実施例では、モリブデンシリサイド膜
への不純物導入をリンの気体拡散を示したが、ひ
素、ボロン等の固体拡散或いはイオン注入法を用
いても効果は全く同じである。
への不純物導入をリンの気体拡散を示したが、ひ
素、ボロン等の固体拡散或いはイオン注入法を用
いても効果は全く同じである。
以上のように不純物が導入されシリコンを過剰
に有するモリブデンシリサイドはゲート電極およ
び配線層として優れた特性を有したものである。
に有するモリブデンシリサイドはゲート電極およ
び配線層として優れた特性を有したものである。
尚、上記第４図、第７図および第８図実施例で
はそれぞれの相補型インバータのゲート電極、埋
込チヤネルのトランジスタを用いた相補型インバ
ータのゲート電極、ポリシリコン配線やシリコン
基板に接続する一次配線の場合につき説明した
が、ゲート電極と配線層は本質的には同一のもの
であるので、上記３種の実施例を組み合わせ、イ
オンの導入部位を適宜選定することにより一般の
MOSトランジスタ、埋込チヤネルのトランジス
タおよび基板、ポリシリコンとオーミツクコンタ
クトを有する配線層を同時に形成できることは明
らかである。
はそれぞれの相補型インバータのゲート電極、埋
込チヤネルのトランジスタを用いた相補型インバ
ータのゲート電極、ポリシリコン配線やシリコン
基板に接続する一次配線の場合につき説明した
が、ゲート電極と配線層は本質的には同一のもの
であるので、上記３種の実施例を組み合わせ、イ
オンの導入部位を適宜選定することにより一般の
MOSトランジスタ、埋込チヤネルのトランジス
タおよび基板、ポリシリコンとオーミツクコンタ
クトを有する配線層を同時に形成できることは明
らかである。
また、上記実施例ではゲート電極・配線層材と
してモリブデンシリサイドを用いた場合につき述
べたが、タングステンシリサイド、タンタルシリ
サイド、プラチナシリサイド、チタンシリサイド
等の高融点金属シリサイドであればいずれも可能
であり、イオンの導入法もイオン注入法や気体拡
散の他に例えば固体拡散等他の方法によつて導入
しても良い。
してモリブデンシリサイドを用いた場合につき述
べたが、タングステンシリサイド、タンタルシリ
サイド、プラチナシリサイド、チタンシリサイド
等の高融点金属シリサイドであればいずれも可能
であり、イオンの導入法もイオン注入法や気体拡
散の他に例えば固体拡散等他の方法によつて導入
しても良い。
以上のようにこの発明に係る半導体装置の製造
方法によれば、複雑な工程を必要とせずにゲート
電極・配線の仕事函数を広い範囲に安定して設定
できると共に、ゲート電極・配線を、シリコンと
のオーミツクコンタクト性があり且つ低コンタク
ト抵抗、低配線抵抗のものとすることができる。
従つて通常の微細化されたMOSトランジスタは
勿論のこと、シヨートチヤネル効果およびパンチ
スルー現象等の低減できる埋込チヤネルのトラン
ジスタを容易に形成でき、これらの素子の高速化
も実現できることができる。
方法によれば、複雑な工程を必要とせずにゲート
電極・配線の仕事函数を広い範囲に安定して設定
できると共に、ゲート電極・配線を、シリコンと
のオーミツクコンタクト性があり且つ低コンタク
ト抵抗、低配線抵抗のものとすることができる。
従つて通常の微細化されたMOSトランジスタは
勿論のこと、シヨートチヤネル効果およびパンチ
スルー現象等の低減できる埋込チヤネルのトラン
ジスタを容易に形成でき、これらの素子の高速化
も実現できることができる。
第１図は従来の半導体装置の製造方法を製造工
程順に示す図、第２図は従来の製造方法で形成さ
れた半導体装置におけるモリブデンシリサイド配
線とシリコン基板とのコンタクト性を示す図、第
３図は従来の製造方法で形成された半導体装置に
おけるモリブデンシリサイド配線とポリシリコン
配線とのコンタクト性を示す図、第４図はこの発
明の一実施例に係る半導体装置の製造方法を製造
工程順に示す図、第５図はこの発明による製造方
法で形成された半導体装置のゲート長と閾値電圧
の関係を従来のものと対比して示す図、第６図は
この発明の製造方法で形成された半導体装置の設
計適性領域を従来のPMOSと対比して示す図、
第７図および第８図はそれぞれこの発明の他の実
施例に係る半導体装置の製造方法を製造工程順に
示す図、第９図はこの発明の製造方法により形成
された半導体装置におけるモリブデンシリサイド
配線とシリコン基板とのコンタクト性を示す図、
第１０図はこの発明の製造方法により形成された
半導体装置におけるモリブデンシリサイド配線と
ポリシリコン配線とのコンタクト性を示す図であ
る。 １……Si（シリコン）基板、２……Ｐウエル、
６……ゲート酸化膜、８……ソース・ドレイン、
９……ソース・ドレイン、２０Ｎ，２０Ｐ，２
０′Ｎ，２０′Ｐ，４３……ゲート電極、３０Ｎ，
３０Ｐ……イオン注入層、４１……モリブデンシ
リサイド層、４３……第１配線、４７……ポリシ
リコン膜、Ｓ……シリコン析出層。
程順に示す図、第２図は従来の製造方法で形成さ
れた半導体装置におけるモリブデンシリサイド配
線とシリコン基板とのコンタクト性を示す図、第
３図は従来の製造方法で形成された半導体装置に
おけるモリブデンシリサイド配線とポリシリコン
配線とのコンタクト性を示す図、第４図はこの発
明の一実施例に係る半導体装置の製造方法を製造
工程順に示す図、第５図はこの発明による製造方
法で形成された半導体装置のゲート長と閾値電圧
の関係を従来のものと対比して示す図、第６図は
この発明の製造方法で形成された半導体装置の設
計適性領域を従来のPMOSと対比して示す図、
第７図および第８図はそれぞれこの発明の他の実
施例に係る半導体装置の製造方法を製造工程順に
示す図、第９図はこの発明の製造方法により形成
された半導体装置におけるモリブデンシリサイド
配線とシリコン基板とのコンタクト性を示す図、
第１０図はこの発明の製造方法により形成された
半導体装置におけるモリブデンシリサイド配線と
ポリシリコン配線とのコンタクト性を示す図であ
る。 １……Si（シリコン）基板、２……Ｐウエル、
６……ゲート酸化膜、８……ソース・ドレイン、
９……ソース・ドレイン、２０Ｎ，２０Ｐ，２
０′Ｎ，２０′Ｐ，４３……ゲート電極、３０Ｎ，
３０Ｐ……イオン注入層、４１……モリブデンシ
リサイド層、４３……第１配線、４７……ポリシ
リコン膜、Ｓ……シリコン析出層。
Claims (1)
- 【特許請求の範囲】 １ 半導体基体にウエル領域を形成する工程と、
このウエル領域上および上記半導体基体上に絶縁
膜を選択的に形成する工程と、上記半導体基体上
にシリコンを過剰に含む金属シリサイド層を被着
する工程と、上記半導体基体上および上記ウエル
領域上の金属シリサイド層上に異なる不純物を選
択的に導入した後、パターニングすることによつ
て金属シリサイドから成るゲート電極を形成する
工程と、上記半導体基体の素子領域に不純物を選
択的にイオン注入しその後活性化せしめてソー
ス、ドレイン領域を形成する工程と、上記金属シ
リサイド層の相変態温度よりも高温の熱処理を行
ない上記金属シリサイド相の支持表面と接触する
界面に上記金属シリサイド層のシリコンを析出さ
せ析出シリコン層を生成する工程とを具備するこ
とを特徴とする半導体装置の製造方法。 ２ 上記金属シリサイド層材として、モリブデン
シリサイド、タングステンシリサイド、タンタル
シリサイド、プラチナシリサイド、およびチタン
シリサイドのいずれかを用いることを特徴とする
特許請求の範囲第１項記載の半導体装置の製造方
法。 ３ 上記イオン注入された不純物の活性化工程
と、上記金属シリサイド層の相変態温度よりも高
温の熱処理を行ないシリコンを析出させ析出シリ
コン層を形成する工程とを同時に行なうことを特
徴とする特許請求の範囲第１項または第２項記載
の半導体装置の製造方法。 ４ 半導体基体上に絶縁膜を選択的に形成する工
程と、上記半導体基体上にシリコンを過剰に含む
金属シリサイド層を被着する工程と、上記金属シ
リサイド層に不純物を導入した後、パターニング
することによつて金属シリサイドから成るゲート
電極および第１の配線層を形成する工程と、上記
半導体基体の素子領域に不純物を選択的にイオン
注入しその後活性化せしめてソース、ドレイン領
域を形成する工程と、上記金属シリサイド層の相
変態温度よりも高温の熱処理を行ない上記金属シ
リサイド層の支持表面と接触する界面に上記金属
シリサイド層のシリコンを析出させ析出シリコン
層を生成する工程と、上記第１配線層上および上
記絶縁ゲート電界効果型トランジスタのゲート電
極上に層間絶縁膜を形成する工程と、この層間絶
縁膜上に上記第１配線層と接続される半導体を主
成分とする第２の配線層を形成する工程と、この
第２配線層上および上記層間絶縁膜上にアルミ配
線層を形成する工程とを具備したことを特徴とす
る半導体装置の製造方法。 ５ 上記金属シリサイド層材として、モリブデン
シリサイド、タングステンシリサイド、タンタル
シリサイド、プラチナシリサイド、およびチタン
シリサイドのいずれかを用いることを特徴とする
特許請求の範囲第４項記載の半導体装置の製造方
法。 ６ 上記イオン注入された不純物の活性化工程
と、上記金属シリサイド層の相変態温度よりも高
温の熱処理を行ないシリコンを析出させ析出シリ
コン層を形成する工程とを同時に行なうことを特
徴とする特許請求の範囲第４項または第５項記載
の半導体装置の製造方法。 ７ 上記半導体基体の全面に被着した金属シリサ
イド層を配線パターンにパターニングした後、ソ
ース、ドレイン領域の形成のための選択的なイオ
ン注入工程と同時に上記配線パターンに不純物を
イオン注入することにより不純物の導入された配
線層を形成することを特徴とする特許請求の範囲
第４項ないし第６項いずれか１つの項記載の半導
体装置の製造方法。 ８ 上記半導体を主成分とした第２の配線層がポ
リシリコン配線層であることを特徴とする特許請
求の範囲第４項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57224151A JPS59114859A (ja) | 1982-12-21 | 1982-12-21 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57224151A JPS59114859A (ja) | 1982-12-21 | 1982-12-21 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59114859A JPS59114859A (ja) | 1984-07-03 |
| JPH0423428B2 true JPH0423428B2 (ja) | 1992-04-22 |
Family
ID=16809336
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57224151A Granted JPS59114859A (ja) | 1982-12-21 | 1982-12-21 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59114859A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6269664A (ja) * | 1985-09-24 | 1987-03-30 | Toshiba Corp | 相補ｍｏｓ型半導体装置 |
| US5851889A (en) * | 1997-01-30 | 1998-12-22 | Advanced Micro Devices, Inc. | Semiconductor gate conductor with a substantially uniform doping profile having minimal susceptibility to dopant penetration into the underlying gate dielectric |
-
1982
- 1982-12-21 JP JP57224151A patent/JPS59114859A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59114859A (ja) | 1984-07-03 |
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