JPS6194370A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6194370A JPS6194370A JP21665084A JP21665084A JPS6194370A JP S6194370 A JPS6194370 A JP S6194370A JP 21665084 A JP21665084 A JP 21665084A JP 21665084 A JP21665084 A JP 21665084A JP S6194370 A JPS6194370 A JP S6194370A
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
- H01L29/4925—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement
- H01L29/4933—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement with a silicide layer contacting the silicon layer, e.g. Polycide gate
-
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、ＭＯ８構造を持つ半導体装置の製造方法に関
するものであシ、新規な製造方法によって、ｐｏｌｙｓ
ｉ、ポリサイド等の様な半導体膜を含むゲート電極の仕
事関数値を制御し、半導体装置の動作速度を向上させる
ことを目的とする。
するものであシ、新規な製造方法によって、ｐｏｌｙｓ
ｉ、ポリサイド等の様な半導体膜を含むゲート電極の仕
事関数値を制御し、半導体装置の動作速度を向上させる
ことを目的とする。
従来例の構成とその問題点
集積回路を高集積化、高密度化するためには、それを構
成するトランジスタの寸法を縮少しなければならない。
成するトランジスタの寸法を縮少しなければならない。
スケーリング則に従ってＭＯ５型トランジスタのゲート
長を短縮すると、ゲート酸化膜厚または薄くする必要が
生じる。基板濃度が同じ場合、従来のスケーリングしな
いトランジスタと同じしきい電圧ｖＴＨを得るだめには
、より多くの不純物イオンをチャンネル領域に注入しな
ければならない。例えば、ｐ型シリコン、基板濃度２
Ｘ １０’ ５４でｎ＋ｐｏｌｙ Ｓｉゲート、ゲート
長１．５μｍ、ゲート５ｉＯ７膜厚３６０人のｎチャン
ネルトランジスタにおいてｖＴＨ””○、ｅＶを得るだ
めのチャンネル領域へのボロンイオン注入量は６×１０
”／’ｃｄでよいが、同じ基板濃度で、ｎ＋ｐｏｌｙ
Ｓｉゲートのゲート長が１．２μｍ、ゲート５ｉ０２膜
厚が２００八にスケーリングした場合ｖＴＨ＝ ０．６
Ｖを得るためには、１．７５Ｘ１０１２／ｉのボロン
イオン注入が必要であることが計算によシ求められる。
長を短縮すると、ゲート酸化膜厚または薄くする必要が
生じる。基板濃度が同じ場合、従来のスケーリングしな
いトランジスタと同じしきい電圧ｖＴＨを得るだめには
、より多くの不純物イオンをチャンネル領域に注入しな
ければならない。例えば、ｐ型シリコン、基板濃度２
Ｘ １０’ ５４でｎ＋ｐｏｌｙ Ｓｉゲート、ゲート
長１．５μｍ、ゲート５ｉＯ７膜厚３６０人のｎチャン
ネルトランジスタにおいてｖＴＨ””○、ｅＶを得るだ
めのチャンネル領域へのボロンイオン注入量は６×１０
”／’ｃｄでよいが、同じ基板濃度で、ｎ＋ｐｏｌｙ
Ｓｉゲートのゲート長が１．２μｍ、ゲート５ｉ０２膜
厚が２００八にスケーリングした場合ｖＴＨ＝ ０．６
Ｖを得るためには、１．７５Ｘ１０１２／ｉのボロン
イオン注入が必要であることが計算によシ求められる。
この場合、注入されたボロンイオンの電荷による散乱を
受はチャンネルを流れる電子の移動度は約１／１．５に
減少するため、ゲート長を短縮したことによる動作速度
の増加という利点より、所望のｖＴ値を得るために行う
イオン注入量の増加によるキャリヤ移動度低下という悪
影響の方が大きいので総合的なトランジスタの動作速度
は低下する傾向にある。また、チャンネル領域の不純物
濃度が増すことによってドレイン近傍の電界強度も大き
くなり、ｖＴ８の時間的シフトをもたらすホットキャリ
ヤ注入現象が顕著になって来る。従ってこれらの問題を
避けるためにはｖＴ値制御のだめのイオン注入量を減ら
し、チャンネルに存在する不純物濃度を下げる必要があ
る上記では、通常のｎ＋ｐｏｌｙＳｉゲートトランジス
タの例を示したが、ｐｏｌｙ Ｓｉゲートデバイスと同
等の電気的特性、信頼性および製造プロセス互換性を持
ち、ゲート、配線の抵抗が低く、配線遅延の少ない高融
点金属シリサイド／ ｎ＋ｐｏｌｙｓｉ （ポリサイド
）ゲートデバイスにおいても同様の欠点が存在する。
受はチャンネルを流れる電子の移動度は約１／１．５に
減少するため、ゲート長を短縮したことによる動作速度
の増加という利点より、所望のｖＴ値を得るために行う
イオン注入量の増加によるキャリヤ移動度低下という悪
影響の方が大きいので総合的なトランジスタの動作速度
は低下する傾向にある。また、チャンネル領域の不純物
濃度が増すことによってドレイン近傍の電界強度も大き
くなり、ｖＴ８の時間的シフトをもたらすホットキャリ
ヤ注入現象が顕著になって来る。従ってこれらの問題を
避けるためにはｖＴ値制御のだめのイオン注入量を減ら
し、チャンネルに存在する不純物濃度を下げる必要があ
る上記では、通常のｎ＋ｐｏｌｙＳｉゲートトランジス
タの例を示したが、ｐｏｌｙ Ｓｉゲートデバイスと同
等の電気的特性、信頼性および製造プロセス互換性を持
ち、ゲート、配線の抵抗が低く、配線遅延の少ない高融
点金属シリサイド／ ｎ＋ｐｏｌｙｓｉ （ポリサイド
）ゲートデバイスにおいても同様の欠点が存在する。
この様に従来の構造を持つＭＯ３型トランジスタのスケ
ーリングを進めていくと、電気的特性上の不都合な面が
現われて来るのである。
ーリングを進めていくと、電気的特性上の不都合な面が
現われて来るのである。
発明の目的
本発明は、前述の従来例に見られた欠点を、特にゲート
電極の仕事関数値を簡単な方法で制御することによって
除去するものであり、以下にその詳細を説明する。
電極の仕事関数値を簡単な方法で制御することによって
除去するものであり、以下にその詳細を説明する。
発明の構成
＋ΔＶ、 ・・・・・・（
１）と表わすことができる。ここでｖＦＢ ：フラット
バンド電圧、Ｑａ ／ Ｃｏ工：基板濃度に関する項、
φ。
１）と表わすことができる。ここでｖＦＢ ：フラット
バンド電圧、Ｑａ ／ Ｃｏ工：基板濃度に関する項、
φ。
：フェルミ準位、Δｖ、：イオン注入によるｖ、補正項
、φＭ＝ゲート電極の仕事関数、ｘ：シリコンの電子親
和力、ｖｇ：バンドギャップ幅、ｑＳ８：界面電荷量、
ｑ：電子電荷量である。
、φＭ＝ゲート電極の仕事関数、ｘ：シリコンの電子親
和力、ｖｇ：バンドギャップ幅、ｑＳ８：界面電荷量、
ｑ：電子電荷量である。
本発明の特徴は、従来の様に、ｖＴをイオン注入によっ
て、ΔＶ、のみを調節して所望の値に制御するのではな
く、ΔｖＴと共に ゲート電極の仕事関数φ、も同時に
変化させてＶ、値を制御する点にある。上式から明らか
な様に、従来法ではイオン注入量を多くし、ΔＶ、の項
のみで所望のＶ、を得なければならないが、本発明の方
法においては、イオン注入量を少くしてもその補正不足
分をゲート電極のφ、値制御によって補うことができる
のである。従ってトランジスタチャンネル領域へのイオ
ン注入量が小さくできるから、チャンネル部を流れるキ
ャリヤ移動度の低下を紹くことがなく動作速度の大きい
トランジスタを得ることができる。
て、ΔＶ、のみを調節して所望の値に制御するのではな
く、ΔｖＴと共に ゲート電極の仕事関数φ、も同時に
変化させてＶ、値を制御する点にある。上式から明らか
な様に、従来法ではイオン注入量を多くし、ΔＶ、の項
のみで所望のＶ、を得なければならないが、本発明の方
法においては、イオン注入量を少くしてもその補正不足
分をゲート電極のφ、値制御によって補うことができる
のである。従ってトランジスタチャンネル領域へのイオ
ン注入量が小さくできるから、チャンネル部を流れるキ
ャリヤ移動度の低下を紹くことがなく動作速度の大きい
トランジスタを得ることができる。
実施例の説明
本発明において、仕事関数の制御を行なうためには、主
としてゲート電極となるｐｏｌｙ Ｓｉ又はポリサイド
ゲートを構成するｐｏｌｙｓ１層へｎ型、およびｐ型の
導電型を形成するＡｓ 、 ｐ 、 Ｂ等のうち一種以
上の不純物を適当な濃度の組合せで導入するのであり、
不純物導入は、不純物量が正確に制御できるイオン注入
法を用いるのが望ましい。
としてゲート電極となるｐｏｌｙ Ｓｉ又はポリサイド
ゲートを構成するｐｏｌｙｓ１層へｎ型、およびｐ型の
導電型を形成するＡｓ 、 ｐ 、 Ｂ等のうち一種以
上の不純物を適当な濃度の組合せで導入するのであり、
不純物導入は、不純物量が正確に制御できるイオン注入
法を用いるのが望ましい。
第１図は、ゲ・−トＳｉＯ２膜厚２００人、基板ｐ型（
１００） ４Ｘ １０１５／Ｃ１ｒＬ５で不純物を含有
しないｐｏｌｙ Ｓｉ模膜５ｏ○入〜０００人、Ｗ Ｓ
１ｘ膜２５００へのポリサイド構造において、ＷＳｉｘ
上から３０ ＫｅＶ １．５ Ｘ １０” ５〜Ｉ Ｘ
１０１６／’；：ＪでｐｆｆｌとなるＢ＋イオンを注
入した後、９５０°Ｃ１５分Ｎ２中で熱処理してＢをポ
リサイド構造の一部であるｐｏｌｙ Ｓｉ層に拡散させ
、さらに５ｏＫｅＶ、４Ｘ １０” ’／’ｃｄでｎ型
となるＡｓ＋イオン注入し、９００°Ｃ６０分Ｎ２中で
熱処理して人Ｓを上記ｐｏｌｙ Ｓ１層へ拡散させた後
のｖＦＢ値を示す実験結果である。
１００） ４Ｘ １０１５／Ｃ１ｒＬ５で不純物を含有
しないｐｏｌｙ Ｓｉ模膜５ｏ○入〜０００人、Ｗ Ｓ
１ｘ膜２５００へのポリサイド構造において、ＷＳｉｘ
上から３０ ＫｅＶ １．５ Ｘ １０” ５〜Ｉ Ｘ
１０１６／’；：ＪでｐｆｆｌとなるＢ＋イオンを注
入した後、９５０°Ｃ１５分Ｎ２中で熱処理してＢをポ
リサイド構造の一部であるｐｏｌｙ Ｓｉ層に拡散させ
、さらに５ｏＫｅＶ、４Ｘ １０” ’／’ｃｄでｎ型
となるＡｓ＋イオン注入し、９００°Ｃ６０分Ｎ２中で
熱処理して人Ｓを上記ｐｏｌｙ Ｓ１層へ拡散させた後
のｖＦＢ値を示す実験結果である。
イオン注入条件以外の試料製作条件は同一であるので、
第１図におけるｖＦＢ変化は直接、ゲート電極の仕事関
数変化を反映しているものである。第１図から明らかな
様に、ゲート電極へのボロン注入量を変えることによっ
てｖＦＢを正の方向へ容易に変化させることができる。
第１図におけるｖＦＢ変化は直接、ゲート電極の仕事関
数変化を反映しているものである。第１図から明らかな
様に、ゲート電極へのボロン注入量を変えることによっ
てｖＦＢを正の方向へ容易に変化させることができる。
また、ポリサイドゲート電極を構成するｐｏｌｙ Ｓｉ
層の膜厚を適当に選択することによっても、様々なりＦ
Ｂ値が得られるのである。
層の膜厚を適当に選択することによっても、様々なりＦ
Ｂ値が得られるのである。
第１図は、ｐ型溝電型を形成するボロンのイオン注入量
によってｖＦＢを変化させられることを示しているが、
この代シにＷＳＩＸ上から注入量を変化させてｐ型を形
成するリン注入を行った後、第１の熱処理を行い、さら
に、Ｂ＋、ＢＦ２＋等のｐ型を形成する不純物を一定量
だけイオン注入して第２の熱処理をした時も上記と同じ
くｖ７．を変化させることができた。以上の実験結果よ
り、ｐｏｌｙＳｉゲート又はポリサイドゲートを構成す
るｐｏｌｙＳｉ層に、ｐ型およびｐ型となる不純物を適
当な量だけ組合せてイオン注入と熱処理によって導入す
ればｖＦＢすなわちゲート電極の仕事関数を変化させら
れることが確認できた。ｐ型（１００）のシリコン基板
濃度４ Ｘ １０”／ｃｒｎｓ、ゲート酸化膜２００人
の時、従来のＷ ５ｉ）（／ ｎ＋ｐｏｌｙ Ｓｉポリ
サイドゲートにおいてはｖＦＢが約−０，７ｖであるが
、これより０．３ｖ高いｖＦＢすなわち仕事関数を得た
い場合には、第１図よりｐｏｌｙ Ｓλ膜厚を７５０人
、計注大量をＩ Ｘ １０” ６７’ｃｄ、人Ｓ＋注入
量を４×１０’ ”７’；：ｄとすればよいのである。
によってｖＦＢを変化させられることを示しているが、
この代シにＷＳＩＸ上から注入量を変化させてｐ型を形
成するリン注入を行った後、第１の熱処理を行い、さら
に、Ｂ＋、ＢＦ２＋等のｐ型を形成する不純物を一定量
だけイオン注入して第２の熱処理をした時も上記と同じ
くｖ７．を変化させることができた。以上の実験結果よ
り、ｐｏｌｙＳｉゲート又はポリサイドゲートを構成す
るｐｏｌｙＳｉ層に、ｐ型およびｐ型となる不純物を適
当な量だけ組合せてイオン注入と熱処理によって導入す
ればｖＦＢすなわちゲート電極の仕事関数を変化させら
れることが確認できた。ｐ型（１００）のシリコン基板
濃度４ Ｘ １０”／ｃｒｎｓ、ゲート酸化膜２００人
の時、従来のＷ ５ｉ）（／ ｎ＋ｐｏｌｙ Ｓｉポリ
サイドゲートにおいてはｖＦＢが約−０，７ｖであるが
、これより０．３ｖ高いｖＦＢすなわち仕事関数を得た
い場合には、第１図よりｐｏｌｙ Ｓλ膜厚を７５０人
、計注大量をＩ Ｘ １０” ６７’ｃｄ、人Ｓ＋注入
量を４×１０’ ”７’；：ｄとすればよいのである。
従来のポリサイドゲート特性を持つゲート長１．２μｍ
のｎチャンネルトランジスタでＶ、２十〇、６ｖ を得
るためには正確な二次元シュミレーションよす１．７６
Ｘ１０”／ｃ、１のボロン圧入をチャンネル領域に行な
わねばならないが、本発明の方法によってｖＦＢを０．
３ｖ高くしたトランジスタで同−ｖＴを得るだめのボロ
ン注入量は２×１０１１／′ｃｉに減少できる。
のｎチャンネルトランジスタでＶ、２十〇、６ｖ を得
るためには正確な二次元シュミレーションよす１．７６
Ｘ１０”／ｃ、１のボロン圧入をチャンネル領域に行な
わねばならないが、本発明の方法によってｖＦＢを０．
３ｖ高くしたトランジスタで同−ｖＴを得るだめのボロ
ン注入量は２×１０１１／′ｃｉに減少できる。
この様にして製作したトランジスタにおける電子のチャ
ンネル移動度は、従来法によるものより約１．８倍高い
値を示し、本発明による方法を用いてトランジスタの動
作速度を改善できることがわかった。
ンネル移動度は、従来法によるものより約１．８倍高い
値を示し、本発明による方法を用いてトランジスタの動
作速度を改善できることがわかった。
第２図は、Ｎチャンネル、ポリサイドゲートのＭＯ３４
ｊ）ランジスタを本発明の方法を用いて製造する工程断
面図を示している。工程を説明すると、先ず工程人では
、ｐ型（１ｏ○）、不純物濃度２×１０１”／’ｍ３の
シリコン基板１に、厚いＳｉＯ□膜２が埋置され、さら
に１の他の部分には膜厚２００人のゲート５ｉ０２膜が
形成されている。次に、この表面に７６０人のｐｏｌｙ
Ｓｉ膜４をＣＶＤ法等によって形成し、続いてタング
ステンシリサイドＷＳユｘ５を、電子ビーム蒸着、スパ
ッタリングあるいはＣＶＤ法等を用いて膜厚２５００人
に成長させる。この様な二層膜は、ＣＶＤ法を用い、同
一成長装置内で連続的にｐｏｌｙ ＳｉとＷ Ｓｉｘと
を積層しても得ることもできる。この後、仕事関数制御
を目的として３ｏ ＫｅＶ 、 １Ｘ １ｏ１６／Ｃ，
１でボロン注入し、ｗ ５ｉｘｉｓの中へ導入する（工
程Ｂ）。
ｊ）ランジスタを本発明の方法を用いて製造する工程断
面図を示している。工程を説明すると、先ず工程人では
、ｐ型（１ｏ○）、不純物濃度２×１０１”／’ｍ３の
シリコン基板１に、厚いＳｉＯ□膜２が埋置され、さら
に１の他の部分には膜厚２００人のゲート５ｉ０２膜が
形成されている。次に、この表面に７６０人のｐｏｌｙ
Ｓｉ膜４をＣＶＤ法等によって形成し、続いてタング
ステンシリサイドＷＳユｘ５を、電子ビーム蒸着、スパ
ッタリングあるいはＣＶＤ法等を用いて膜厚２５００人
に成長させる。この様な二層膜は、ＣＶＤ法を用い、同
一成長装置内で連続的にｐｏｌｙ ＳｉとＷ Ｓｉｘと
を積層しても得ることもできる。この後、仕事関数制御
を目的として３ｏ ＫｅＶ 、 １Ｘ １ｏ１６／Ｃ，
１でボロン注入し、ｗ ５ｉｘｉｓの中へ導入する（工
程Ｂ）。
二層膜４，５をＣＣｅ４等のガスを用いた異方性エツチ
ング法で選択的に除去し、微細なゲート長を有するゲー
ト電極を形成した後、Ｗ Ｓｉｘ膜５のシート抵抗を約
４０／口に下げると同時に、注入されたボロンをｐｏｌ
ｙ Ｓｉ膜４の内部へ拡散させるため、Ｎ２雰囲気中９
５０’０１５分の熱処理を行なう（工程Ｃ）。ソース・
ドレイン８の形成は、８０ ＫｅＶ 、 ４ Ｘ １
ｏ１５／ｉの条件でλｇ＋７を注入することによって行
なうが、この時、領域８の他、ゲート電極を構成するＷ
Ｓ１ｘ膜中にもＡｓ＋が注入される。この注入はソース
・ドレイン形成と同時に仕事関数制御も兼ねているので
あるＪ工程Ｄ）。
ング法で選択的に除去し、微細なゲート長を有するゲー
ト電極を形成した後、Ｗ Ｓｉｘ膜５のシート抵抗を約
４０／口に下げると同時に、注入されたボロンをｐｏｌ
ｙ Ｓｉ膜４の内部へ拡散させるため、Ｎ２雰囲気中９
５０’０１５分の熱処理を行なう（工程Ｃ）。ソース・
ドレイン８の形成は、８０ ＫｅＶ 、 ４ Ｘ １
ｏ１５／ｉの条件でλｇ＋７を注入することによって行
なうが、この時、領域８の他、ゲート電極を構成するＷ
Ｓ１ｘ膜中にもＡｓ＋が注入される。この注入はソース
・ドレイン形成と同時に仕事関数制御も兼ねているので
あるＪ工程Ｄ）。
この様な状態で、全面にｃｖｎｓ工０２膜９を形成し、
Ｎ２雰囲気中９００’０６０分の熱処理を行うと、ゲー
ト電極に注入されだＡｓの一部 もまたＷ ＳｉＸ膜５
からｐｏｌｙ Ｓｉ中へ拡散することになり、この工程
を経て、従来のポリサイドゲートより０．３ｖ高い仕事
関数が実現される（工程Ｅ）。最後にソース・ドレイン
８の表面にコンタクト窓１０を開口し、ｋｌ ／ Ｓｉ
電極１１を形成する（工程Ｆ）。
Ｎ２雰囲気中９００’０６０分の熱処理を行うと、ゲー
ト電極に注入されだＡｓの一部 もまたＷ ＳｉＸ膜５
からｐｏｌｙ Ｓｉ中へ拡散することになり、この工程
を経て、従来のポリサイドゲートより０．３ｖ高い仕事
関数が実現される（工程Ｅ）。最後にソース・ドレイン
８の表面にコンタクト窓１０を開口し、ｋｌ ／ Ｓｉ
電極１１を形成する（工程Ｆ）。
上記実施例においては、ｐｏｌｙ Ｓｉ層４の上に形成
する膜５としてＷ Ｓｉｘを用いたが、ＭＯ３ＩＸ ｐ
Ｔｉ５ｉＸ、 Ｔａｘｉｘ、 ＰｔＳｉの様な他の金属
シリサイドでこれらシリサイドを二種以上含む合金膜で
あってもよいし、異種シリサイド膜を積層した複合膜で
あってよい。また第２図工程Ｂにおいて膜５として２０
０〜１０００人程度の薄イＭｏ 、 Ｗ 。
する膜５としてＷ Ｓｉｘを用いたが、ＭＯ３ＩＸ ｐ
Ｔｉ５ｉＸ、 Ｔａｘｉｘ、 ＰｔＳｉの様な他の金属
シリサイドでこれらシリサイドを二種以上含む合金膜で
あってもよいし、異種シリサイド膜を積層した複合膜で
あってよい。また第２図工程Ｂにおいて膜５として２０
０〜１０００人程度の薄イＭｏ 、 Ｗ 。
Ｔｉ 、 Ｔａ 、 Ｐｔの様な金属膜を用い、工程Ｃ
あるいは工程Ｅにおける熱処理でｐｏｌｙ Ｓｉと反応
させ、膜５の一部又は全部を上記金属のシリサイドにし
てもよい。さらに工程Ｂにおいて膜５を被着せず、膜４
のみから成るｐｏｌｙ Ｓｉゲートとしてもよい。
あるいは工程Ｅにおける熱処理でｐｏｌｙ Ｓｉと反応
させ、膜５の一部又は全部を上記金属のシリサイドにし
てもよい。さらに工程Ｂにおいて膜５を被着せず、膜４
のみから成るｐｏｌｙ Ｓｉゲートとしてもよい。
発明の詳細
な説明した様に、本発明による製造方法では、ゲート電
極膜を形成後、その電極膜にＰ型およびＮ型となる不純
物を導入して熱処理するという簡単な方法によって、仕
事関数を所定の値に容易に制御することができる。これ
によってＶアを制御するためシリコン基板のチャンネル
となるべき領域に導入する不純物濃度を減少させること
ができるので、キャリヤの移動度が増加し、動作速度の
大きいトランジスタを得ることが可能となる。また、チ
ャンネル部の不純物濃度の減少にエリ、ドレイン近傍で
のホットキャリヤ注入等の様な特性上の不都合も著しく
軽減される。従って、本発明は、高集積度、微細素子を
有する半導体装置の高速化、高性能化にその効果を発揮
するものである。
極膜を形成後、その電極膜にＰ型およびＮ型となる不純
物を導入して熱処理するという簡単な方法によって、仕
事関数を所定の値に容易に制御することができる。これ
によってＶアを制御するためシリコン基板のチャンネル
となるべき領域に導入する不純物濃度を減少させること
ができるので、キャリヤの移動度が増加し、動作速度の
大きいトランジスタを得ることが可能となる。また、チ
ャンネル部の不純物濃度の減少にエリ、ドレイン近傍で
のホットキャリヤ注入等の様な特性上の不都合も著しく
軽減される。従って、本発明は、高集積度、微細素子を
有する半導体装置の高速化、高性能化にその効果を発揮
するものである。
第１図は本発明による方法で製造したポリサイドゲート
ＭＯ８構造におけるｖＦＢのボロン注大量依存性を示す
図、第２図Ａ〜Ｆは本発明によって仕事関数が制御され
たＭＯＳ ｌ−ランジスタを製造する工程断面図である
。 １・・・・・・シリコン基板、２・・・・・・厚いＳｉ
Ｏ２膜、３・・・・・・ゲートＳｉｏ２膜、４・・・・
・・ｐｏｌｙ Ｓｉ、６・・・・・・ＷＳｉｘ、６・・
・・・・ボロンイオン、７・・・・・・人Ｓ＋イオン、
８・・・・・・ソース・ドレイン、９・・・・・・ＣＶ
Ｄ５ｉＯ，、ｌ［，１０・・・・・・コンタクト窓、１
１・・・・・・人１ ／ Ｓｉ 。
ＭＯ８構造におけるｖＦＢのボロン注大量依存性を示す
図、第２図Ａ〜Ｆは本発明によって仕事関数が制御され
たＭＯＳ ｌ−ランジスタを製造する工程断面図である
。 １・・・・・・シリコン基板、２・・・・・・厚いＳｉ
Ｏ２膜、３・・・・・・ゲートＳｉｏ２膜、４・・・・
・・ｐｏｌｙ Ｓｉ、６・・・・・・ＷＳｉｘ、６・・
・・・・ボロンイオン、７・・・・・・人Ｓ＋イオン、
８・・・・・・ソース・ドレイン、９・・・・・・ＣＶ
Ｄ５ｉＯ，、ｌ［，１０・・・・・・コンタクト窓、１
１・・・・・・人１ ／ Ｓｉ 。
Claims (2)
- （１）半導体基板の一主面に形成された絶縁膜上に電極
となるべき半導体膜を形成する工程と、前記半導体膜中
へ、Ｎ型となる不純物を導入する工程と、前記半導体膜
中へ、Ｐ型となる不純物を導入する工程と、前記不純物
を導入された前記半導体膜を熱処理して、前記半導体膜
の所望の仕事関数を得る工程を含むことを特徴とする半
導体装置の製造方法。 - （２）半導体基板の一主面に形成された絶縁膜上に半導
体膜を形成し、該半導体膜上に、少なくとも一種類の金
属を含む導電膜を被着して前記半導体膜および導電膜か
ら構成される電極膜を形成する工程と、前記電極膜中へ
Ｎ型不純物を導入する工程と、前記電極膜中へＰ型不純
物を導入する工程と、前記不純物を導入された前記電極
膜を熱処理して前記電極膜の所望の仕事関数を得る工程
を含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21665084A JPS6194370A (ja) | 1984-10-16 | 1984-10-16 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21665084A JPS6194370A (ja) | 1984-10-16 | 1984-10-16 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6194370A true JPS6194370A (ja) | 1986-05-13 |
Family
ID=16691769
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21665084A Pending JPS6194370A (ja) | 1984-10-16 | 1984-10-16 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6194370A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63119266A (ja) * | 1986-11-06 | 1988-05-23 | Nippon Telegr & Teleph Corp <Ntt> | Ｍｏｓ型半導体装置の製造方法 |
| JPH02281619A (ja) * | 1989-04-21 | 1990-11-19 | Seikosha Co Ltd | 絶縁ゲート型トランジスタの製造方法 |
| JPH0391247A (ja) * | 1989-08-24 | 1991-04-16 | Delco Electron Corp | Ｍｏｓｆｅｔ空乏デバイス |
| JPH05217936A (ja) * | 1992-01-31 | 1993-08-27 | Victor Co Of Japan Ltd | 半導体装置及びその製造方法 |
-
1984
- 1984-10-16 JP JP21665084A patent/JPS6194370A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63119266A (ja) * | 1986-11-06 | 1988-05-23 | Nippon Telegr & Teleph Corp <Ntt> | Ｍｏｓ型半導体装置の製造方法 |
| JPH02281619A (ja) * | 1989-04-21 | 1990-11-19 | Seikosha Co Ltd | 絶縁ゲート型トランジスタの製造方法 |
| JPH0391247A (ja) * | 1989-08-24 | 1991-04-16 | Delco Electron Corp | Ｍｏｓｆｅｔ空乏デバイス |
| JPH05217936A (ja) * | 1992-01-31 | 1993-08-27 | Victor Co Of Japan Ltd | 半導体装置及びその製造方法 |
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