JPS63119266A - Ｍｏｓ型半導体装置の製造方法 - Google Patents
Ｍｏｓ型半導体装置の製造方法Info
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- JPS63119266A JPS63119266A JP26472486A JP26472486A JPS63119266A JP S63119266 A JPS63119266 A JP S63119266A JP 26472486 A JP26472486 A JP 26472486A JP 26472486 A JP26472486 A JP 26472486A JP S63119266 A JPS63119266 A JP S63119266A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は微細にして信頼性の高いＭＯＳ ＦＥＴあるい
はＭＯＳＬＳＩ等の半導体装置の製造方法に関するもの
である。
はＭＯＳＬＳＩ等の半導体装置の製造方法に関するもの
である。
ＭＯＳ ＬＳＩの高密度化、微細化、大規模化とともに
光露光技術によるパタンの微細化も急速に進展し、０６
♂μｍ −ｏ、 ｓμｍ程度のパタン幅まで形成可能に
なりつつある。しかしながら、使用できる光の波長の制
限から上記のパタン幅よシ小さいパタンは光露光技術で
は実現が困難であシ、０．１μｍ〜Ｏ０ｊμｍ程度のパ
タン幅より微細なパタンを形成する領域では電子ビーム
（ＥＢ）露光技術やＸ線露光技術が使用されていくもの
と考えられている。
光露光技術によるパタンの微細化も急速に進展し、０６
♂μｍ −ｏ、 ｓμｍ程度のパタン幅まで形成可能に
なりつつある。しかしながら、使用できる光の波長の制
限から上記のパタン幅よシ小さいパタンは光露光技術で
は実現が困難であシ、０．１μｍ〜Ｏ０ｊμｍ程度のパ
タン幅より微細なパタンを形成する領域では電子ビーム
（ＥＢ）露光技術やＸ線露光技術が使用されていくもの
と考えられている。
ＥＢ露光やＸ線露光はパタンの寸法制御等に検討課題を
有しているが、実用化に於てはＭＯＳ素子へのこれらの
露光に起因する損傷問題も、解決を必要とする大きな課
題の一つである。
有しているが、実用化に於てはＭＯＳ素子へのこれらの
露光に起因する損傷問題も、解決を必要とする大きな課
題の一つである。
以下プロセス中に発生する損傷のメカニズムを第３図に
よシ説明する。ゲート電極材料はＭＯＳＬＳＩ使用実績
のあるｎ型ポリＳｉゲートに対して説明する。第３図は
ｐ型Ｓｉを基板に用いた場合のＭＯＳのエネルギーバン
ド図式である。Ｍはゲート電極、Ｏはゲート酸化膜、Ｓ
は８１基板領域である。
よシ説明する。ゲート電極材料はＭＯＳＬＳＩ使用実績
のあるｎ型ポリＳｉゲートに対して説明する。第３図は
ｐ型Ｓｉを基板に用いた場合のＭＯＳのエネルギーバン
ド図式である。Ｍはゲート電極、Ｏはゲート酸化膜、Ｓ
は８１基板領域である。
また、図中／はゲート電極のフェルミ準位、２はｎ型Ｓ
ｉのフェルミ準位、３は伝導帯の底、弘は価電子帯の上
端である。夕はゲート電極とｐ型基板の仕事関数差で、
このだめにゲート酸化膜中には図に示すようなポテンシ
ャルの勾配が生じている。
ｉのフェルミ準位、３は伝導帯の底、弘は価電子帯の上
端である。夕はゲート電極とｐ型基板の仕事関数差で、
このだめにゲート酸化膜中には図に示すようなポテンシ
ャルの勾配が生じている。
Ｅ］３やＸ線がこのＭＯＳに照射されるとゲート酸化膜
中でホール２と電子７の対が発生し、酸化膜中のポテン
シャルの勾配によって図に示す矢印の方向にホール２と
電子７は移動し、ホール２は電子７よりトラップされや
すいためトラップざに捕獲される。一方、電子は移動度
が犬で容易にゲート電極Ｍへ流れ込む。この様にしてゲ
ート酸化膜ＯとＳｌ基板Ｓの界面近傍にホールが多数捕
獲されて固定電荷や界面準位を発生させ、ＭＯＳ素子の
信頼性を低下させる。
中でホール２と電子７の対が発生し、酸化膜中のポテン
シャルの勾配によって図に示す矢印の方向にホール２と
電子７は移動し、ホール２は電子７よりトラップされや
すいためトラップざに捕獲される。一方、電子は移動度
が犬で容易にゲート電極Ｍへ流れ込む。この様にしてゲ
ート酸化膜ＯとＳｌ基板Ｓの界面近傍にホールが多数捕
獲されて固定電荷や界面準位を発生させ、ＭＯＳ素子の
信頼性を低下させる。
第弘図はｎ型Ｓｉを基板に用いた場合のＭＯＳのエネル
ギーバンド図式である。りはゲート電極のフェルミ準位
、ＩＯはｎ型Ｓ１のフェルミ準位、／／。
ギーバンド図式である。りはゲート電極のフェルミ準位
、ＩＯはｎ型Ｓ１のフェルミ準位、／／。
／２はそれぞれ伝導帯の底、価電子帯の上端である。
／３はゲート電極とｎ型基板の仕事関数差である。
Ｅ ＋３露光あるいはＸ線露光により第３図と同様、ホ
ール／ｌＩｔと電子／夕の対が発生し、ホールはゲート
酸化膜０とＳｉ基板Ｓの界面近傍のトラップ／乙に捕獲
される。このため固定電荷や界面準位を発生させ、ＭＯ
Ｓ素子の信頼性を低下させる。
ール／ｌＩｔと電子／夕の対が発生し、ホールはゲート
酸化膜０とＳｉ基板Ｓの界面近傍のトラップ／乙に捕獲
される。このため固定電荷や界面準位を発生させ、ＭＯ
Ｓ素子の信頼性を低下させる。
第３図及び第弘図においてはＥＢ露光あるいはＸ線露光
の工程中はゲート電極にバイアスは与えられておらず電
気的には浮いているが、露光前はＭＯＳは熱平衡状態に
あるためゲート電極のフェルミ準位とＳｉ基板のフェル
ミ準位は一致しているものとした。又、ゲート電極がＡ
ｔや、その上層にシリサイド等信の材料を接触して有す
るｎ型ポＩＪＳｉの場合でも仕事関数が約’Ａ ／ ｅ
Ｖと小さいため第３図・第７図と同様のエネルギーバン
ド図式で説明される。又、仕事関数が約ＩＡ ７ ｅＶ
と大きなＭｏの場合でもｐ型Ｓ＋基板に対しては第３図
と同様のエネルギーバンド図式となるためＮＭＯＳＦＥ
Ｔに対しては損傷発生は犬である。このようにＥＢ露光
やＸ線露光を用いた従来の製造方法ではいずれも第３図
と第弘図の関係が成立し、損傷発生が大きく問題となっ
ていた。
の工程中はゲート電極にバイアスは与えられておらず電
気的には浮いているが、露光前はＭＯＳは熱平衡状態に
あるためゲート電極のフェルミ準位とＳｉ基板のフェル
ミ準位は一致しているものとした。又、ゲート電極がＡ
ｔや、その上層にシリサイド等信の材料を接触して有す
るｎ型ポＩＪＳｉの場合でも仕事関数が約’Ａ ／ ｅ
Ｖと小さいため第３図・第７図と同様のエネルギーバン
ド図式で説明される。又、仕事関数が約ＩＡ ７ ｅＶ
と大きなＭｏの場合でもｐ型Ｓ＋基板に対しては第３図
と同様のエネルギーバンド図式となるためＮＭＯＳＦＥ
Ｔに対しては損傷発生は犬である。このようにＥＢ露光
やＸ線露光を用いた従来の製造方法ではいずれも第３図
と第弘図の関係が成立し、損傷発生が大きく問題となっ
ていた。
上記の問題点を解決するだめ本発明は、半導体基板の仕
事関数よりも大きな仕事関数をもつ材料をゲート電極と
して使用することにより、半導体基板とゲート電極の間
にはさまれているゲート絶縁膜中に半導体基板の側よシ
もゲート電極の側の電位が低くなるような電位勾配を生
じせしめ、その後食なくとも７回以上電子ビーム露光法
あるいはＸ線露光法を用いてパタンを形成するものであ
る。
事関数よりも大きな仕事関数をもつ材料をゲート電極と
して使用することにより、半導体基板とゲート電極の間
にはさまれているゲート絶縁膜中に半導体基板の側よシ
もゲート電極の側の電位が低くなるような電位勾配を生
じせしめ、その後食なくとも７回以上電子ビーム露光法
あるいはＸ線露光法を用いてパタンを形成するものであ
る。
上記のゲート電極材料として仕事関数が約ｌＡｇｅＶ程
度以上の高仕事関数の材料をゲート電極材料として用い
る。その様な材料として例えば、Ｐｔ。
度以上の高仕事関数の材料をゲート電極材料として用い
る。その様な材料として例えば、Ｐｔ。
ｐｔシリサイド＋５ｅｒＰ型ポリＳ１、あるいは又Ｐ型
ポリシリコンの上層にシリサイド等信の材料を積層した
構造を有するゲート電極等を用いる。
ポリシリコンの上層にシリサイド等信の材料を積層した
構造を有するゲート電極等を用いる。
上記のゲート絶縁膜中の電位勾配は、電子ピー−５〜
ム露光あるいはＸ線露光中にゲート酸化膜中で発生した
ホールが、ゲート電極側に流れるようにする。
ホールが、ゲート電極側に流れるようにする。
このため、ゲート酸化膜と半導体基板の界面近傍に存在
するトラップにホールが捕獲されにくくなる。
するトラップにホールが捕獲されにくくなる。
本発明の第１の実施例として、ゲート電極にＰ型ポ！Ｊ
Ｓｉ、Ｓｉ基板にＰ型基板を用いた例を示す。
Ｓｉ、Ｓｉ基板にＰ型基板を用いた例を示す。
第１図は本発明の第１の実施例のＭＯＳ構造に対するエ
ネルギーバンド図式である。図中、Ｍはゲート電極、０
はゲート酸化膜、ＳはＳｉ基板領域である。
ネルギーバンド図式である。図中、Ｍはゲート電極、０
はゲート酸化膜、ＳはＳｉ基板領域である。
又、／７はゲート電極のフェルミ準位、／♂、／り。
２０はそれぞれＰ型Ｓ！のフェルミ準位、伝導帯の底１
価電子帯の上端である。２≠はゲート電極とＳｉ基板の
仕事関数差である。ＥＢ露光あるいはＸ線露光の工程中
に発生したホール２／と電子２２は図中の矢印の方向に
流れるためホールは電極とゲート酸化膜の界面近傍のト
ラップ２３に捕獲され−〇 − る。この捕獲される位置はゲート酸化膜とＳｉ基板の界
面からは離れているためＭＯＳ特性に影響を与える固定
電荷、界面準位の発生は著しく減少する。
価電子帯の上端である。２≠はゲート電極とＳｉ基板の
仕事関数差である。ＥＢ露光あるいはＸ線露光の工程中
に発生したホール２／と電子２２は図中の矢印の方向に
流れるためホールは電極とゲート酸化膜の界面近傍のト
ラップ２３に捕獲され−〇 − る。この捕獲される位置はゲート酸化膜とＳｉ基板の界
面からは離れているためＭＯＳ特性に影響を与える固定
電荷、界面準位の発生は著しく減少する。
次に、本発明の第２の実施例として、ゲート電極にＰ型
ポ１Ｊｓｉ＋ｓｉ基板にｎ型基板を用いたものを示す。
ポ１Ｊｓｉ＋ｓｉ基板にｎ型基板を用いたものを示す。
第２図は本発明の第２の実施例のＭＯＳ構造に対するエ
ネルギーバンド図式である。
ネルギーバンド図式である。
図中、２ｊはＰ型ポリＳＩゲートのフェルミ準位、２乙
はｎ型Ｓｉ基板のフェルミ準位、２７．２１は各々ｎ型
Ｓｉ基板の伝導帯の底２価電子帯の上端１．２りはゲー
ト電極とＳｉ基板の仕事関数差である。
はｎ型Ｓｉ基板のフェルミ準位、２７．２１は各々ｎ型
Ｓｉ基板の伝導帯の底２価電子帯の上端１．２りはゲー
ト電極とＳｉ基板の仕事関数差である。
第１の実施例と同様、ＥＢ露光あるいはＸ線露光の工程
中に発生したホール３０はゲート電極側に流れトラップ
３２に捕獲される。電子３／は基板中へ流れる。このた
めＭＯＳ％性に影響を与える固定電荷、界面準位の発生
は著しく減少する。
中に発生したホール３０はゲート電極側に流れトラップ
３２に捕獲される。電子３／は基板中へ流れる。このた
めＭＯＳ％性に影響を与える固定電荷、界面準位の発生
は著しく減少する。
以上述べた第１及び第２の実施例は、Ｐ型ポリＳｉゲー
トの場合であるが、ゲート電極として、４４７ｅＶ程度
以上の高仕事関数を有する先に述べた材料や、あるいは
又Ｐ型ポリシリコンの上層にシリサイド等信の材料を積
層した多層構造を有するゲート電極を用いても良い。
トの場合であるが、ゲート電極として、４４７ｅＶ程度
以上の高仕事関数を有する先に述べた材料や、あるいは
又Ｐ型ポリシリコンの上層にシリサイド等信の材料を積
層した多層構造を有するゲート電極を用いても良い。
以上説明したように、本発明を用いると、ＥＢ露光やＸ
線露光でゲート酸化膜中に発生するホールが、ゲート酸
化膜の半導体基板側のトラップに捕獲されにくくなるの
で、ＭＯＳ特性への影響を少なくすることができ、信頼
性の高い微細高密度ＭＯＳＬＳＩを製造することが可能
となる。
線露光でゲート酸化膜中に発生するホールが、ゲート酸
化膜の半導体基板側のトラップに捕獲されにくくなるの
で、ＭＯＳ特性への影響を少なくすることができ、信頼
性の高い微細高密度ＭＯＳＬＳＩを製造することが可能
となる。
又、本発明は０ＭＯＳＬＳＩの製造においても顕著な効
果を生ずる。
果を生ずる。
すなわち、本発明を用いると、０ＭＯＳにおいて使用さ
れるＩ’ＭＯＳ，ＮＭＯＳ両者に対する上記露光法に起
因する損傷を同時に低減できるという大きな特徴を有す
るだめ、ＥＢ露光やＸ線露光の損傷が著しく小さな信頼
性の高い微細高密度大規模な０ＭＯＳＬＳＩを製造でき
る。
れるＩ’ＭＯＳ，ＮＭＯＳ両者に対する上記露光法に起
因する損傷を同時に低減できるという大きな特徴を有す
るだめ、ＥＢ露光やＸ線露光の損傷が著しく小さな信頼
性の高い微細高密度大規模な０ＭＯＳＬＳＩを製造でき
る。
又、本発明はＢｉ ０ＭＯＳＬＳＩに含まれるｃＭｏｓ
に上記の高仕事関数の材料をゲート電極として用い、わ
ち、本発明は０ＭＯＳにおいて使用されるＰＭＯＳ。
に上記の高仕事関数の材料をゲート電極として用い、わ
ち、本発明は０ＭＯＳにおいて使用されるＰＭＯＳ。
ＮＭＯＳ両者に対する損傷を同時に低減できるという大
きな特徴を有するため、ＥＢ露光やＸ線露光の損傷が著
しく小さ々微細高密度大規模なり１０Ｍ０８ＬＳＩを製
造できる。
きな特徴を有するため、ＥＢ露光やＸ線露光の損傷が著
しく小さ々微細高密度大規模なり１０Ｍ０８ＬＳＩを製
造できる。
さらに将来、微細化に伴ってゲート酸化膜の膜厚が薄層
化された場合においても、同一のゲート酸化膜厚で従来
法と比較した場合、酸化膜中の電界が薄層化に伴い増加
するので、本発明のＥＢあるいはＸ線の損傷低減の効果
は増々増大する。ゲート酸化膜厚が、ｚｏｏＸ程度以下
ではこの効果は急激に大きくなる。
化された場合においても、同一のゲート酸化膜厚で従来
法と比較した場合、酸化膜中の電界が薄層化に伴い増加
するので、本発明のＥＢあるいはＸ線の損傷低減の効果
は増々増大する。ゲート酸化膜厚が、ｚｏｏＸ程度以下
ではこの効果は急激に大きくなる。
又、本発明におけるＥＢ露光又はＸ線露光はゲート電極
材料堆積後の工程において、たとえばゲート電極パタン
形成あるいは金属配線パタン形成等のいずれかのパタン
形成の工程に少なくとも７回以上使用した場合に有効で
ある。
材料堆積後の工程において、たとえばゲート電極パタン
形成あるいは金属配線パタン形成等のいずれかのパタン
形成の工程に少なくとも７回以上使用した場合に有効で
ある。
上記露光においては入射電子によりＸ線２．２次−〇
− 電子、散乱電子等が発生するため、直接ゲート電極パタ
ン上を描画しなくても損傷の可能性が十分あるからであ
る。又、ＳＯＲ露光法もその線源の波長領域にＸ線を含
んでいるため本発明はＳＯＲ露光を用いた場合にも有効
である。
− 電子、散乱電子等が発生するため、直接ゲート電極パタ
ン上を描画しなくても損傷の可能性が十分あるからであ
る。又、ＳＯＲ露光法もその線源の波長領域にＸ線を含
んでいるため本発明はＳＯＲ露光を用いた場合にも有効
である。
第１図は本発明の第１の実施例（Ｐ型ポＩＪＳｉゲート
、Ｐ型Ｓ１基板使用）をエネルギーバンド図式を用いて
説明するだめの図、第２図は本発明の第一の実施例（Ｐ
型ポ＋Ｊｓｉゲート、ｎ型Ｓｉ基板使用）をエネルギー
バンド図式を用いて説明するだめの図、第３図は従来の
技術（ｎ型ポ＋）Ｂｉゲート、Ｐ型８ｉ基板使用）をエ
ネルギーバンド図式を用いて説明するための図、第弘図
は従来の技術（ｎ型ポリＳｉゲート、ｎ型Ｓ＋基板使用
）をエネルギーバンド図式を用いて説明するだめの図で
ある。
、Ｐ型Ｓ１基板使用）をエネルギーバンド図式を用いて
説明するだめの図、第２図は本発明の第一の実施例（Ｐ
型ポ＋Ｊｓｉゲート、ｎ型Ｓｉ基板使用）をエネルギー
バンド図式を用いて説明するだめの図、第３図は従来の
技術（ｎ型ポ＋）Ｂｉゲート、Ｐ型８ｉ基板使用）をエ
ネルギーバンド図式を用いて説明するための図、第弘図
は従来の技術（ｎ型ポリＳｉゲート、ｎ型Ｓ＋基板使用
）をエネルギーバンド図式を用いて説明するだめの図で
ある。
Claims (1)
- 半導体基体の仕事関数よりも大きな仕事関数をもつ材料
をゲート電極として使用することにより、該半導体基板
と該ゲート電極の間にはさまれているゲート絶縁膜中に
該半導体基板の側よりも該ゲート電極の側の電位が低く
なるような電位勾配を形成した後、少くとも１回以上電
子ビーム露光法あるいはＸ線露光法を用いてパタンを形
成する工程を含むことを特徴とするＭＯＳ型半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26472486A JPS63119266A (ja) | 1986-11-06 | 1986-11-06 | Ｍｏｓ型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26472486A JPS63119266A (ja) | 1986-11-06 | 1986-11-06 | Ｍｏｓ型半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63119266A true JPS63119266A (ja) | 1988-05-23 |
Family
ID=17407298
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26472486A Pending JPS63119266A (ja) | 1986-11-06 | 1986-11-06 | Ｍｏｓ型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63119266A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2018012598A1 (ja) * | 2016-07-15 | 2018-01-18 | ローム株式会社 | 半導体装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5214383A (en) * | 1975-07-24 | 1977-02-03 | Fujitsu Ltd | Mis-type semiconductor device |
| JPS6194370A (ja) * | 1984-10-16 | 1986-05-13 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
-
1986
- 1986-11-06 JP JP26472486A patent/JPS63119266A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5214383A (en) * | 1975-07-24 | 1977-02-03 | Fujitsu Ltd | Mis-type semiconductor device |
| JPS6194370A (ja) * | 1984-10-16 | 1986-05-13 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2018012598A1 (ja) * | 2016-07-15 | 2018-01-18 | ローム株式会社 | 半導体装置 |
| US10833166B2 (en) | 2016-07-15 | 2020-11-10 | Rohm Co., Ltd. | Semiconductor device including an MIS structure |
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