JPS59181647A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は、半導体装置の製造方法に係り、特に多層電極
配線相互間のコンタクトのとシ方の改良に関するもので
める。

〔発明の技術的背景とその問題点Ｊ 近年、半導体装置の小形化及び高集私化がはかられ、所
謂集積回路（ＩＣ）、大規模集積回路（ＬＳ、Ｉ　）、
さらには超ＬＳＩが試作開発されるに至っている。半導
体装置、特に集積回路の集積密度を向上させるためには
、その回路を構成する素子の寸法を益々小さくしていく
必要がある。

このため、微細加工技術の進歩にはめざましいものがあ
り、ステップアンドリピート方式の縮ｌ」・露光、さら
には電子線露光方式やＸ線露光方式等の開発が進んでい
る。

しかしながら、微細なパターンを正確に形成し、これを
半４８体素子構造に置き換えていくことは容易ではなく
、釉々の解決すべき問題が残っている。−例として加工
寸法の縮小は、そのイ〃度及び信頼性の点で問題が多く
、特に微細なｆｍ　孔パターン（コンタクト孔）の形成
はその形状からいっても最も困難なものとされている。

す々わち、線幅１〔μｍ）程度の溝パターンを解紘可能
な１０，１縮小投影型露光装置を用いたとしても、１（
〃）ｎＪＸｌ（μｍ）の開孔パターンの急像は実用上困
難であり、特に１回の露光面積を１０　（ｉｎ〕ＸＩＯ
ＣｍｍＪ程度とした場合には露光領域周辺部における解
像度の低下が激しく、実用上使用可能な開孔・ぐターン
は１．５〔μｍ）　Ｘ　１．５　Ｃμｍ３以上の寸法の
ものとなってしまう。また、たとえ開孔寸法が１〔μｍ
３８度のレジストパターンが形成された場合にあっても
、通常の光学的方法ではこのパターンをチェックするこ
とが困難であり、プロセスのばらつき等をモニタリング
することができない。レジストの最小）やターンが小さ
い程この困難さは増大することになり、モニタリングの
ためには解像度及び拡大率の高い定歪型電子顕微鏡等が
必要であり、モニタリングに要する費用や時間等が極め
て大きなものとなる。

また一方、集積回路に用いられるコンタクトは隣接する
他の配線、素子分離領域あるいは他のコンタクト部に対
しである一定の距離を離さなければ電気的短絡等の不良
を発生する。この一定距離の中にはレジス）　ｉ４ター
ン形成方法すなわち、レジストパターンの寸法誤差ａ、
エツチング時と後処理等におけるサイドエッチ蓋ｂ、各
マスク合わせ工程間でのマスク位置合わせ誤差Ｃや、電
気的に必要な最低の膜厚ｄ等が含まれる。いま簡単化の
ために多結晶ノリコンダー）　ＭＯＳＦＥＴにおいてダ
ート電極から配線を取シ出す場合を用いて説明する。

第１図（ａ）　、　（ｂ）に示すように、コンタクト孔
１ノの加工可能な最小寸法をｔとするとき、ｒ−ト電極
１２上にコンタクト孔１ノを作成するためには、ケゝ−
ト電極１２はコンタクト孔１１よりも寸法Δｔだけ外側
に広く作成しなければならない。このΔｔとしては、コ
ンタクトパターン寸法誤差ａ。とゲート電極パターンの
寸法誤差ａｇ、コンタクトエツチング時のサイドエッチ
ｉｔ　ｂ。、ダート電極エツチング時のサイドエッチｉ
ｔｂｇ１ゲート［極用マスクとコンタクト孔用マスクの
位置合わせ誤差Ｃ８ｇ、さらにダート電極とコンタクト
間の絶縁等に必要な絶縁膜膜厚ｄｃｇを見込むことが少
なくとも必要である。ａｃ、　ｄｇ　。

ｂＣｅ　ｂｇ　ｒ　ｃＣｇ　ｒ　ｄＣｇは用いられる加
工技術等によシ変動するが、例えばａｃ二ａｇ二〇２μ
ｍ１ｂｃ二ｂｇ＝０．１μｍ　％　　Ｃ：ｌ：０．３　
ｔｔｍ　％　　ｄｃｇ二ｏ、１　μｍｇ と設定するとΔを二１．０μｍ　が必要となる。この結
果ダート電極はコンタクト孔よシも両側で２．０μｍ大
きくなってし、まり。しかしこれではコンタクト孔１１
を１μｍＸ１μｍ　の寸法で加工できるとしでも、ダー
ト電極１２は３０μｍ　となってしまう。通常ではこの
ような事、鴨を避けるために、第２図のようにダート電
極２２を作成し、トランジスタのチャネル形成領域外に
コンタクト孔２）を設け、微細なチャネル長のトランジ
スタを作成している。しかしこれでは、全体としての素
子寸法が大きくなってしまう。同様の問題はソース・ド
レイン１３，１４，２３゜２４上のコンタクト孔１５，
１６．２’５．２６と、ダ７ト電＠！１２．ｚ２との間
や、素子分離領域との間、さらにはコンタクト孔とｈｔ
電極配線との間にも発生することはもちろんである。

このように隣接領域との間に余分々領域を設けることを
避けるため、従来からセルファラインドコンタクト（Ｓ
ＡＣ）と呼ばれる技術が提案されている。例えばシリコ
ン窒化膜を選択酸化のマスクとして用いてダート電極以
外の８１　　露出部分上に熱酸化法によシリコン窒化膜
を形成し、ゲートを他部分は熱酸化されないようにする
ことによシダート電極上にコンタクト開孔をマスク合わ
せなしに形成する方法である。しかし、この方法では、
ソース８ドレイン拡散屓を形成してから熱酸化を行ない
、拡散層上に厚いシリコン酸化膜を形成しなければなら
ないため、長時間の酸化時の熱工程によりンース、ドレ
イン拡散層の接合の深さＸｊやその他の不純物注入層の
幅が大きくなることを避けられず、素子の微細化にとっ
て好ましくない。また、一般にシリコン窒化膜をマスク
としたシリコンの選択酸化では、酸化は深さ方向だけて
はなく横方向へも進行し、ダート電極が細くなってしま
う。

このためいわゆるショートチャネル効果が発生しゃすく
なυ＋−はり素子の微細化、高集積化にとり好ましくな
い等の問題を翁している。

〔発明の目的〕

本発明の目的は、上述した従来法の欠点を解決した剃し
いコンタクト孔の形成方法を利用した半導体装漁の製造
方法を提供するものである。

〔発明の概要〕

本発明はコンタクト孔を形成するゲート電極あるいは配
線部においてその上部の絶縁膜が凸形に形成されること
、およびこのような絶縁膜の凸部がス・ぐツタエツチン
グにより急速に横方向に後退することを利用している。

即ち本発明では、ダート電極等の凸部を々す第１の電極
配線を形成したのち全面を絶縁膜で被覆し、次にコンタ
クト孔を形成しなければならない予定領域を含んだ所望
の領域に開孔を有するマスク材を形成する。次に、基体
全面をスパッタ門ッチングする。これによ＃）露出した
絶縁膜の凸部の＝ｌｆ−が除去されてコンタクト孔が自
己整合的に形成される。この後、第１の電極配線にコン
タクトする第２の電極配置ｆｌｊｊを形成する。

ここでＫＪ記絶絶縁膜凸部を営んだ頒域以夕１をマスク
材で機う理由は、コンタクト形成部分以外にも例えは素
子分離用絶縁膜の存在する領域と素子形成領域との境界
等においても前記絶縁膜は凸部を形成しているからであ
る。このような領域は必すしもコンタクトを必要とする
わけではないので、スパッタエツチング片に絶縁膜が横
方向にエツチングされることは好ましくない。例えば素
子分離領域において上述のことが発生した場合その上に
形成される配線の配線容量が増大したり、素子分離耐圧
や絶縁耐圧が減少などの不都合を生じる。

ところで前記コンタクト孔開孔に際して、コンタクトを
取る第］の電極配線部表面を全て露出させる必要はない
。すなわちコンタクトを取る第１の電極配線部上にあら
かじめスペーサ族を形成しておき、前述したスパッタエ
ツチングでこのスペーサ族の一部を露出させ、次にこの
ス被−サ膜を除去すると同時にその上に残存した絶縁膜
も除去し、第１の電極配線の表面を露出させコンタクト
ラ携ることも可能である。

前記半導体基体上に形成される第１の電極配線としては
、ＭＯＳＦＥＴのダート電極あるいはそれに接続する配
線、キャパシタ電極のほかＡＡ二層配線における第一層
目Ａｔ配線等の基体から上方に突出する導体膜であれば
よい。

本発明で使用する絶縁膜としては、５ｉ０２膜、リンや
ゾロン等を不純物として含んだ５ｉ０２膜、シリコン窒
化膜等を用いることかでき、マスク材としては多結晶シ
リコン等の半導体膜、金属シリコン間化合物膜、　Ａｔ
等の金属膜や各４里絶縁膜を用いることができるＯ またスパッタエツチング後前記マスク材を残存をせるこ
とも可能であり、またその−８６寸たは全部を除去して
も良い。

〔発明の効果〕

本発明によればコンタクト孔形成に際し、マスク合わせ
で′形成するマスク材・ぐターンは、コンタクト孔部の
寸法よりも大きくすること７５；できるだけでなく、露
光・ぐターン形成時の位置合わせ余裕も増大し、微細な
第１の電極西己線」二に確実にコンタクト孔を形成する
ことｄｆ司ｔｆｒ＝となる。このため本発明は、特に小
型化ふ・よび高集積化が望まれる集積回路′力、配線用
コンタクトチＬの形成において特に有効である。また、
本発明の方法は、配線上部の絶縁膜の凸部のみを選市〈
的に除去することになるためコンタクト’′：ｆＬ形成
後の表面形状が平坦化される。このため、次工程で形成
する第２の電極配線がコンタクト孔内部で局所的に薄く
なることが少なく、信頼性が向上する。また次の工程で
の微細〃ロエも容易になる等の利点を有している。

さらに本発明による方法では、コンタクト孔を形成する
絶縁膜の開孔部以外の領域の表面は、スパッタエツチン
グに際してマスク材により保護されておりツノ４ツタエ
ツチング時のダメージや汚染を受けることが少なく素子
の特性も安定する等の利点を有している。

〔発明の実施例〕

本発明の実施例を図面を用いて詳細に日兄明する。第３
図（ａｔ〜（ｆ）は一実施例の製造工程を示している。

まずｐ型Ｓ１基板３１上に、辿瘍′の方法によ、！７素
子分離用Ｐ縁膜３２を形成したのち、素子形成領域にケ
゛−ト絶縁膜３３を形成し、その」二に第１の電極配線
である多結晶ソリコングート電極３４を形成し、ソース
、ドレイン領域３５．３６にＡ＋をイオン注入し、アニ
ールして活性化する（、）。図では省略したが、この除
索子分離領域の下には反転防止用チャネルストッパーと
して基板と同導電型の不純物例えばボロンをイオン注入
し、またチャネル領域には所望の閾値電圧を得るための
チャネルイオン注入を行う。またソース、ドレインへの
Ａ８イオン注入後のアニールはここまでに行う必要はな
く、後工程で行っても良いのはいう址でもない。

次に基板全面に絶縁膜として気相成長法により５ｉ０２
膜３７を１μｍ形成する。この絶縁膜としては、５ｉｏ
２にリンやボロン等を含ませたものや、シリコン窒化膜
あるいはそれらを適当に組合せた被膜を用いることも可
能である。次いで５ｉ０２膜３７上にマスク材として多
結晶シリコン膜３８を形成する（ｂ３゜次にケゞ−ト電
極３４のコンタクト孔形成部分を含む領域にコンタクト
孔予定部分より大きな開孔を有するレノストパターン３
９を形成し、このレジストパターン３９をマスクとして
多結晶シリコン膜３８の露出部分を除去する（ｃ）。

次に基板表面をＮ２を０．１５　Ｔｏｒｒを冶入した平
行平板型電極を有するスパッタエツチング装置に入れ、
試料側電極に１３．５６　Ｍｌ（ｚのＲＦ電力を印加し
て対向電極を接地し、ＲＦ電力警度ＩＷ／ｃｍ２でスパ
ッタエツチングする。これによ５−１Ｓｉ０２７嗅３７
のダート電極３４近傍の傾斜部分が後退しくｄ）、約２
０分のエツチングを行うとついにはゲート電極３４の多
結晶シリコン膜３８によυ規定きれた領域が露出する（
、）。

さらに、表面を０２プラズマや稀釈したＨＦ液等により
洗浄したのち、第２の電極配線としてケゝ−ト電極３４
にコンタクトするＡｔ電極配線４ｔ）Ｉその他のＡｔ電
優配紗４０２を形成するとＭＯ８ＩＴが完成する（ｆｌ
。この際多結晶７リコン膜３８はＡｔ電極配線下にその
まま残存させ、ＡＡパターンの形）戊と同時に不要部分
を除去すれば良い。

なお、ここではスパッタエツチング雰囲気としてＮ２Ｗ
囲気を用いたか、エツチングガスとしては例えばＡｒ　
、　０２　、　ＣＯ２等も全く四殊傾斜部分だけが後退
するので使用することがム」能であるＯ またマスク材としては多結晶ソリコン膜を用いたが、多
結晶シリコン膜に限らす、右後樹脂膜等の絶縁膜、半導
体金属膜を用いても良い。

その場合には材料のエツチングに対する選択性に応じて
不要部分を除去する工程の入り方は異なるのはいうまで
もない。例えばマスク材としてクロム膜やＡｔ膜等の金
属を用いた場合には、多結晶シリコン膜と同様にＡ、を
電＆パターン形成時まで残存させることも可能であるが
、スノクノタエソチング終了時に除去することも容易で
ある。一方シリコン屋化膜や５ｉ０２ｊＱをマスク利と
した場合には、除去する必要はない。またスパッタエツ
チングのマスクは、作成する素子の形状等によってはな
くても良い場合がある。

以上のように本実施例の方法によれば、特に微細なコン
タクト孔の光露光技術によるパターン形成工程なしで、
ダート電極上にコンタクト孔が形成され、Ａｔ竜極配線
との間にコンタクトがとれるため、下地ゲート電極をコ
ンタクト孔の外側に大きく形成する必要がなくなる。丑
だ第３図（Ｃ）に示したように加工後の表面形状が平担
化され、次工程でのＡｔ配線等の微細加工か容易とな９
、素子の高集積化に有利である。

次に本発明の別の実施例を第４図（ａ）〜（Ｃ）を用い
て説明する。なお先の実施例と対応する部分には同一符
号を伺して詳細な説明は省く。この実施例では、コンタ
クトをとるべき多結晶シリコンケ゛−ト電極に予めスペ
ーサ膜を設けておく。

第４図（ａ）は先の実施例の第３図（Ｃ）に対応する状
態であり、ダート電極３４上にスペーサ膜としてシリコ
ン窒化膜４ノを積層しである点で異なっている。この後
、先の実施例と同様、ス・やツタエツチングを行って５
ｉ０２膜３７のダート電極３４上の凸部を後退させて除
去する（ｂ）。そして露出したシリコン窒化膜４ノをエ
ツチング除去してケ゛−ト電極３４を露出させる。この
とき、シリコン望化膜４１上の５ｉ０２膜が完全にエツ
チングされない状態でも、シリコン窒化膜４ノを一部露
出した部分からエツチングすることで、との上に残され
たＳ　ｉ０２膜をいわゆるリフトオフによって除去する
ことが可能である。こうして露出させたケ゛−１・電極
３４に、上記実施例と同様直接コンタクトするようにＡ
７電極配線を形成してもよいが、この実施例ではダート
電極３４上に気相成長法によってタングステン膜４２を
選択成長させて表面を平坦化し、この後Ａ、Ｌ電極配線
４０□、４０２を形成している（Ｃ）。

この実施例によれは、先の実施例と同様の効果が得られ
る他、次のような効果が得られる。

ＰＩ３ちｒ−ト電極上にスペーサ膜を設けて計り、これ
を利用して前述のようにこの上の絶縁膜のリフトオフ加
工が可能となるから、絶縁膜が厚イ場合にもスパッタエ
ツチングの時間をそれ程長くする必要がない。またダー
ト電極がスパッタエツチングに直接さらされることなく
コンタクト孔を形成できるため、素子の信頼性が向上す
る。更に址だ、ケ゛−ト電極とＡｔ電倹配線との間にタ
ングステン膜を介在させることにより、Ａ７電極配線と
ダート電極との反応が抑えられ、ダート電極のダレイン
に沿ってＡｔが侵入してゲート電極の仕事函数を変化さ
せて、しきい値変動をもたらすという現象も防止される
。

なお、スペーサ膜としてはシリコン窒化膜に限らず、シ
リコン窒化膜とシリコン酸化膜の複合膜、多結晶シリコ
ン膜とシリコン酸化膜の複合膜、その他シリコンとシリ
コン酸化膜に対してエツチングの選択性を有するものを
用い得る。

’ｔ、　ｆｃタングステン膜の代シに、チタン、モリブ
デンなど他の高融点金属またはこれらのシリサイドを用
いることもできる。

以上の二つの実施例は、コンタクトをとるべ＠第１の電
極配線が多結晶シリコンダート電極の場合であるが、本
発明は二層Ａｔ配線の相互接続に対しても適用すること
ができる。その実施例を第５図（ａ）〜（ｃ）により説
明する。所望の素子が形成された８１基板５１を５ｉ０
２膜５２でおおい、この上に第１層Ａ７配線５３．，５
３２　　を形成し、更にその表面を５ｉ０２膜５４でお
おう。この後先の実施例と同様に多結晶ソリコン膜５５
をマスク材としてｇ”−１所７　Ａｔ配線５．３１のコ
ンタクト孔位置を含む領域をスパッタエツチングしで第
１７９４　Ａｔ配線５３１の表面を露出させる（ｂ）。

そして露出した第１＋響ｐ、を配線５３１にコンタク）
・する第２層Ａｔ配線５６を形成する（ｃ）。

この実施例によっても先の実施例と同様の効果が得られ
ることは明らかである。

【図面の簡単な説明】

第１　［ｆｆ１（ａ）　、　（ｂ）は従来例のＭＯＳＦ
ＥＴでのＡｔ配線形成前の状態を示す平面図とそのＡ　
−Ａ’断面ンｊ１第２図は他の従来例のＭＯＳＦＥＴで
のＡｔ配線形成前の状態を示す平面図、第３図（ａ）〜
（ｆ）は本発明の一実施例の製造工程を示す断面図、第
４図（ａ）〜（ｃ）は他の実施例の製造工程を示す断面
図、第５図（島）〜（ｃ）は更に他の実施例の製造工程
を示す断面図である。 ３１−　Ｓｔ基板、３４　多結晶シリコンケゝ−ト電極
（第１の電極配線）、３７−５ｉ０２膜、３８・・・多
結晶シリコン膜（マスク材）、３９・・レジストパター
ン、４０＋　　、　４０２　　・・Ａｔ電極配線（第２
の電極配線）、４ノ・・・シリコン璧化膜（スペーサ膜
）、５３１，５３２　　・第１鳩ＡＪａ配線（第１の電
極配線）、５２，５４・・・５ｉ０２　　膜、５５・・
多結晶シリコン膜（マスク材）、５６・・・第２層Ａｔ
配線（第２の電極配線）。 出願人代理人　　弁理士　鈴　江　武　彦へ　　−　　
　　　　　　　　へ　　。 ｍ（”’ｌ　　　　　　　　　　　　　　　ｒワ　　０
第　３　図 第４図

Claims (4)

【特許請求の範囲】
1. （１）　　半導体基板上に凸部をなす第１の電極配線を
   形成する工程と、この第１の電極配線が形成された基板
   全面に絶縁膜を堆積する工程と、この絶縁膜上の前記第
   １の電極配線とのコンタクト孔位置を含む領域に開孔を
   有するマスク材を形成する工程と、スパッタエツチング
   にょシ露出している前記絶縁膜の凸部を後退させて前記
   第１の電極配線の所定領域表面を露出きせる工程と、露
   出した前記第１の電極配線にコンタクトする第２の電極
   配線を形成する工程とを倫えたことを％徴とする半導体
   装置の製造方法。
2. （２）　　前記第１の電極配線には予めスペーサ膜が積
   層されでおり、前記絶に膜をスパッタエツチングして露
   出したスペーサ膜を除去ｆるコトにより前記第１の電極
   配線表面を露出させるようにした特許請求の範囲第１項
   記載の半導体装置の製造方法。
3. （３）　　前記第１の電極配線はＭＯＳＦＥＴの多結晶
   シリコンゲート電極である特許請求の範囲第１項記載の
   半導体装置の製造方法。
4. （４）　　前記第１の電極配線はＡＬ配線である特許請
   求の範囲第１項記載の半導体装置の製造方法。