JP2007035728A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】半導体基板の表面に堆積される層間絶縁膜に於けるコンタクト同士の絶縁不良が防止され、高集積化に対応可能な半導体装置およびその製造方法を得ること。
【解決手段】半導体基板と、前記半導体基板上に形成された各半導体素子を分離する素子分離と、前記半導体基板の表層にチャネル領域を規定するように所定の間隔で形成された活性領域と、前記半導体基板上における前記活性領域に挟まれた領域および前記素子分離上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上において前記ゲート絶縁膜に接するように形成されたゲート電極と、前記ゲート絶縁膜および前記ゲート電極の側面に形成されたサイドウォールスペーサと、を備え、隣接する前記サイドウォールスペーサ間に位置する前記素子分離の上面と、前記素子分離における他の領域の上面と、の高さが略同等とされてなる。
【選択図】 図１−２

Description

本発明は、半導体装置及びその製造方法に関するものであり、特に、サイドウォールスペーサを備えて成り、層間絶縁膜の埋め込み不良をなくした半導体装置及びその製造方法に関するものである。

近年、大規模集積回路装置（ＬＳＩ）などの大規模化とともに、ＭＯＳトランジスタを始めとした半導体素子の微細化が進められている。ＭＯＳトランジスタにおいては、その微細化により該ＭＯＳトランジスタのゲート電極相互間の間隔が減少する。これにより、半導体基板の表面において堆積される層間絶縁膜の基板表面への埋め込みに必要となる領域が狭くなる。そして、半導体素子の微細化に伴う素子パターン、回路パターンのアスペクト比（パターンピッチに対する膜厚の比）が増加するにともない、高アスペクト比における埋め込みを行う必要が生じる。

しかし、従来の層間絶縁膜の埋め込み方法によっては、埋め込み幅の減少により完全な埋め込み性が得られず、埋め込み不良により層間絶縁膜中に空乏領域（ボイド）が発生する現象が生じる。このような層間絶縁膜の埋め込み不良が発生した場合には、次の工程で該層間絶縁膜中にコンタクトを形成する際に、コンタクトホールに埋め込むバリアメタルやタングステンなどの導電性の膜がこの空乏領域（ボイド）に堆積されてしまい、層間絶縁膜に於けるコンタクト同士の絶縁不良（ショート）が発生するという問題があり、高集積化を進める際の問題点の一つとしてあげられている。

このような、層間絶縁膜の埋め込み不良に対処する技術として、たとえば、（１）下部配線の表面層を高品位緻密性シリコン酸化膜で保護し、（２）配線パターンの配線間の溝部に開口部が閉じられる段階の前までシリコン酸化膜を主体とする膜を充填し、（３）上層絶縁膜のオーバーハング部をプラズマ化学エッチングして、開口部を確保し、（４）この開口部に再度シリコン酸化膜を主体とする膜を充填し、必要に応じて再度（３）（４）の工程を繰返す技術が提案されている（たとえば、特許文献１参照）。

特開平１１−２２００２４号公報

しかしながら、特許文献１による製造方法によれば、一層目のシリコン酸化膜をプラズマ化学エッチングするために連続処理が行い難い。また、現在の半導体装置では、ＬＤＤ構造を形成するために、サイドウォールスペーサを形成しているが、該サイドウォールスペーサの形成時に、堆積したサイドウォールスペーサ用の堆積膜に対して１０％〜３０％程度のオーバーエッチングを行っており、これにより隣接するゲート構造間の細い領域では素子分離が大きく削られてしまう。このように素子分離が削られた場合には、層間絶縁膜を埋め込むことが困難な形状が形成されてしまい、結果として埋め込み不良による空乏領域（ボイド）が発生する。これは、上述した層間絶縁膜に於けるコンタクト同士の絶縁不良（ショート）の発生につながり、高集積化を進める際の問題となる。

また、ゲート構造間の細い領域では、他の領域に比べて堆積されたサイドウォールスペーサ用の膜の膜厚が薄いため、素子分離の削れ量はさらに増える。したがって、この後の層間絶縁膜の堆積時に空乏領域（ボイド）が発生しやすい。

本発明は、上記に鑑みてなされたものであって、半導体基板の表面に堆積される層間絶縁膜に於けるコンタクト同士の絶縁不良が防止され、高集積化に対応可能な半導体装置およびその製造方法を得ることを目的とする。

上述した課題を解決し、目的を達成するために、本発明にかかる半導体装置は、半導体基板と、半導体基板上に形成された各半導体素子を分離する素子分離と、半導体基板の表層にチャネル領域を規定するように所定の間隔で形成された活性領域と、半導体基板上における活性領域に挟まれた領域および素子分離上に形成されたゲート絶縁膜と、ゲート絶縁膜上においてゲート絶縁膜に接するように形成されたゲート電極と、ゲート絶縁膜およびゲート電極の側面に形成されたサイドウォールスペーサと、を備え、隣接するサイドウォールスペーサ間に位置する素子分離の上面と、素子分離における他の領域の上面と、の高さが略同等とされてなることを特徴とする。

この発明によれば、半導体基板の表面に堆積される層間絶縁膜中の空乏領域（ボイド）の発生に起因した隣接するコンタクト同士の絶縁不良（ショート）の発生が防止された、歩留まりが良く、信頼性の高い高品質の半導体装置が実現できる、という効果を奏する。そして、この発明にかかる半導体装置は、６５ｎｍ世代以降の微細化した半導体素子を高集積化した大規模集積回路装置（ＬＳＩ）等にも十分対応可能である。

以下に、本発明にかかる半導体装置及びその製造方法の実施の形態を図面に基づいて詳細に説明する。なお、本発明は以下の記述に限定されるものではなく、本発明の要旨を逸脱しない範囲において適宜変更可能である。また、理解の容易のため、各部材の各図面間に於ける尺度が異なる場合がある。

実施の形態１．
図１−１は、本発明の実施の形態１にかかる半導体装置の概略構成を説明するための上面図である。図１−２は、本発明の実施の形態１にかかる半導体装置の概略構成を説明するための図であり、図１−１の線分Ａ−Ａにおける断面図である。図１−３は、本発明の実施の形態１にかかる半導体装置の概略構成を説明するための図であり、図１−１の線分Ｂ−Ｂにおける断面図である。なお、図１−１においては、層間絶縁膜を透かして見た状態を示している。

図１−１〜図１−３に示すように本実施の形態にかかる半導体装置においては、半導体基板１１の表層に、各素子を分離するための素子分離であるＳＴＩ素子分離１２と、該ＳＴＩ素子分離１２間の領域に略平行に帯状に形成された複数の半導体素子の活性領域１３と、ＳＴＩ素子分離１２上および活性領域１３上において該活性領域１３の長手方向と略直角方向に該活性領域１３と該ＳＴＩ素子分離１２とを跨ぐように形成されたゲート絶縁膜１４と、ゲート絶縁膜１４上に形成されたゲート電極１５と、ゲート絶縁膜１４およびゲート電極１５の側壁に設けられたサイドウォールスペーサ１６と、ＳＴＩ素子分離１２と活性領域１３とゲート電極１５とサイドウォールスペーサ１６とを覆うように半導体基板１１の表層に形成された層間絶縁膜１７と、層間絶縁膜１７において該層間絶縁膜１７の上面から活性領域１３に達して導通するコンタクト１８と、を有している。

以上のように構成された本実施の形態にかかる半導体装置においては、隣接するサイドウォールスペーサ１６間に位置するＳＴＩ素子分離１２の上面１２ａと、半導体基板１１の上面１１ａとの高さを略同等とした状態でサイドウォールスペーサ１６が形成されている。そして、隣接するサイドウォールスペーサ１６間に位置するＳＴＩ素子分離１２の上面１２ａと、ＳＴＩ素子分離１２における他の領域の上面と、の高さが略同等とされている。すなわち、隣接するサイドウォールスペーサ１６間に位置するＳＴＩ素子分離１２の上面１２ａがほとんど削られておらず、層間絶縁膜を埋め込むことが困難な形状とされていない。これにより、隣接するサイドウォールスペーサ１６間に位置するＳＴＩ素子分離１２上においても、層間絶縁膜が確実に均一に埋め込まれ、層間絶縁膜に於ける空乏領域（ボイド）の発生が効果的に防止されており、コンタクト１８同士の絶縁不良（ショート）の発生が効果的に防止されている。

したがって、本実施の形態にかかる半導体装置によれば、層間絶縁膜に於ける空乏領域（ボイド）の発生に起因した隣接するコンタクト同士の絶縁不良（ショート）の発生が防止された、歩留まりが良く、信頼性の高い高品質の半導体装置が実現されている。このような本実施の形態にかかる半導体装置は、６５ｎｍ世代以降の微細化した半導体素子を高集積化した大規模集積回路装置（ＬＳＩ）にも十分対応可能である。

なお、ＳＴＩ素子分離１２の上面が半導体基板１１の表面よりも高く形成されている場合には、隣接するサイドウォールスペーサ１６間に位置するＳＴＩ素子分離１２の上面１２ａと、ＳＴＩ素子分離１２における他の領域の上面と、の高さが略同等とされるが、隣接するサイドウォールスペーサ１６間に位置するＳＴＩ素子分離１２の上面１２ａと、半導体基板１１の上面１１ａとの高さは略同等とはならない場合もある。

つぎに、以上のような本実施の形態にかかる半導体装置の製造方法について図２−１〜図２−１２に示す図面を用いて説明する。図２−１〜図２−１２は、本実施の形態にかかる半導体装置の製造方法を説明するための断面図である。まず、図２−１に示すように公知の技術により半導体基板１１であるシリコン基板にＳＴＩ素子分離１２、ウエル等（図示せず）を形成する。つぎに、図２−２に示すように半導体基板１１の表面全体にゲート絶縁膜１４用のたとえば酸化膜１４ａを形成し、さらに図２−３に示すようにゲート電極用のポリシリコン膜１５ａをたとえばＣＶＤ法により半導体基板１１の表面全体に成膜する。

そして、写真製版によりレジストをパターニングして、図２−４に示すようにポリシリコン膜１５ａ上において、ゲート絶縁膜１４とゲート電極１５とからなるゲート構造を形成する部分のみにレジスト２１を残す。

つぎに、レジスト２１をマスクとして、図２−５に示すようにポリシリコン膜１５ａをドライエッチングする。これにより、ゲート絶縁膜１４とゲート電極１５とからなるゲート構造が形成される。

つづいて、図２−６に示すようにレジスト２１を除去し、図２−７に示すように半導体基板１１上にサイドウォールスペーサ用の絶縁膜１６ａを堆積する。そして、絶縁膜１６ａのエッチングを行うことによりサイドウォールスペーサ１６を形成するが、本実施の形態においては、絶縁膜１６ａのエッチングを２段階で行う。

まず、第１のエッチング工程として、ジャストエッチング、すなわち隣接するゲート構造間の幅の狭い狭領域において半導体基板１１の面内のほとんどの部分が図２−８に示すように略均一になるまでエッチングをおこなう。このエッチングの終点は、従来から用いられている発光強度変化をモニタすることにより検出することができる。

引き続き、第２のエッチング工程として、隣接するゲート構造間の幅の狭い狭領域でＳＴＩ素子分離１２の上面１２ａ部の絶縁膜１６ａの膜厚が薄いことや、半導体基板１１の面内における絶縁膜１６ａの膜厚のばらつき、エッチング速度のばらつきの関係で、図２−９に示す状態の部分があるので絶縁膜の残存部分１２ｂを除去するため、オーバーエッチングを行う。図２−１０に示すように上記の隣接するゲート構造間の幅の狭い狭領域以外の領域の残存した絶縁膜１２ｂにおいて半導体基板１１の表面が露出するまでサイドウォールスペーサ用の絶縁膜１６ａのエッチングを行い、サイドウォールスペーサ１６を形成する。ここで、第２のエッチング工程のエッチング条件は電子シェーディングの発生する条件においてエッチングを行う。本条件は、高電子温度の条件で発生しやすい。

この条件下においては、アスペクト比の高い箇所にチャージアップが発生し、高アスペクト比を形成するゲート構造間の底部、すなわち第１のエッチング工程において露出したＳＴＩ素子分離１２の上面１２ａへのイオンエネルギーが低下する。これにより、エッチング速度が低下する。

電子温度が高い条件では、半導体基板１１の面内方向への電子速度が減衰するので、図２−１０に示すように高アスペクト比の場所（ＳＴＩ素子分離１２の上面１２ａ）は正に帯電する。これにより、エッチングのためのイオンエネルギーが減衰することになり、高アスペクト比の場所（ＳＴＩ素子分離１２の上面１２ａ）でのエッチング速度が低下する。したがって、ＳＴＩ素子分離１２の上面１２ａにおいては、第２のエッチング工程におけるエッチングによる削れ量を大幅に低減させて、ＳＴＩ素子分離１２の上面１２ａと、半導体基板１１の上面１１ａとの高さを略同等とした状態で図２−１１に示すようにサイドウォールスペーサ１６を形成することができる。

なお、電子シェーディングに関する詳細は、参考文献（たとえば、JPN. J. Appl. Phys .Vol.37(1998) pp.2321〜2324, JPN. J. Appl. Phys .Vol.33(1994) pp.2164〜2169,など）に委ね、ここでは割愛する。

その後、図２−１２に示すように層間絶縁膜１７としてたとえば酸化膜を堆積する。このとき、ＳＴＩ素子分離１２の上面１２ａは、ほぼオーバーエッチングがなされていないため、ＳＴＩ素子分離１２の上面１２ａはほぼ削られていない状態である。したがって、ＳＴＩ素子分離１２の上面１２ａは層間絶縁膜を埋め込むことが困難な形状が形成されず、層間絶縁膜の埋め込み不良による空乏領域（ボイド）の発生が防止される。

ここで、従来の技術との差異の比較のため、従来の製造方法により作製した半導体装置について説明する。図３−１は、従来の製造方法により作製した半導体装置の概略構成を説明するための上面図である。図３−２は、従来の製造方法により作製した半導体装置の概略構成を説明するための図であり、図３−１の線分Ｄ−Ｄにおける断面図である。図３−３は、従来の製造方法により作製した半導体装置の概略構成を説明するための図であり、図３−１の線分Ｅ−Ｅにおける断面図である。

なお、図３−１においては、層間絶縁膜を透かして見た状態を示している。また、図３−１〜図３−３に示す半導体装置の基本構成は、図３−１〜図３−３に示した本実施の形態にかかる半導体装置と同様であるため、図１−１〜図１−３と同様の部材においては、同じ符号を付してある。

図３−１〜図３−３に示すように従来の製造方法により作製した半導体装置においては、半導体基板１１の表層に、各素子を分離するための素子分離であるＳＴＩ素子分離１２と、該ＳＴＩ素子分離１２間の領域に略平行に帯状に形成された複数の半導体素子の活性領域１３と、ＳＴＩ素子分離１２上および活性領域１３上において該活性領域１３の長手方向と略直角方向に該活性領域と該ＳＴＩ素子分離１２とを跨ぐように形成されたゲート絶縁膜１４と、ゲート絶縁膜１４上に形成されたゲート電極１５と、ゲート絶縁膜１４およびゲート電極１５の側壁に設けられたサイドウォールスペーサ１６と、ＳＴＩ素子分離１２と活性領域１３とゲート電極１５とサイドウォールスペーサ１６とを覆うように半導体基板１１の表層に形成された層間絶縁膜１７と、層間絶縁膜１７において該層間絶縁膜１７の上面から活性領域１３に達して導通するコンタクト１８と、を有している。

そして、従来の製造方法により作製した半導体装置においては、図３−１〜図３−３に示すように層間絶縁膜１７中において、隣接するコンタクト１８間に空乏領域（ボイド）Ｖが存在する。これは、サイドウォールスペーサ１６の形成時に、隣接するゲート構造間の細い領域に堆積したサイドウォールスペーサ用の堆積膜に対して１０％〜３０％程度のオーバーエッチングが行われていることに起因している。すなわち、オーバーエッチングによりこの領域の素子分離が大きく削られていることにより、層間絶縁膜１７を埋め込むことが困難な形状が形成されていることに因る。そして、後工程において該空乏領域（ボイド）にバリアメタルを含むコンタクト用材料である導電材料（バリアメタルを含む）が堆積されると、層間絶縁膜に於けるコンタクト同士の絶縁不良（ショート）が発生する。

しかしながら、本実施の形態にかかる半導体装置の製造方法では、サイドウォールスペーサ１６の形成時に上述した第１のエッチング工程と第２のエッチング工程とを実施することにより、その後工程である層間絶縁膜１７の埋め込み工程における空乏領域（ボイド）の発生を防止することができる。

つづいて、該層間絶縁膜１７の表面から活性領域１３まで達するコンタクトホール（図示せず）を形成する。そして、少なくとも導電材料を含む材料により該コンタクトホールを埋め込んで、活性領域１３に導通するコンタクト１８を形成する。このとき、層間絶縁膜には空乏領域（ボイド）が存在しないため、空乏領域（ボイド）を介したコンタクト１８同士の絶縁不良（ショート）を防止することができる。以上により、図１−１〜図１−３に示す本実施の形態にかかる半導体装置を作製することができる。

以上において説明したように、本実施の形態にかかる半導体装置の製造方法においては、サイドウォールスペーサ１６の形成時に、上述した第１のエッチング工程と第２のエッチング工程とを実施することにより、隣接するゲート構造間の幅の狭い狭領域であるＳＴＩ素子分離１２の上面１２ａにおけるエッチング力、すなわちこの領域のＳＴＩ素子分離１２の削れ量を大幅に低減することができる。これにより、その後工程である層間絶縁膜の埋め込み工程における埋め込み不良による空乏領域（ボイド）の発生を防止することができる。

したがって、本実施の形態にかかる半導体装置の製造方法によれば、層間絶縁膜に於ける空乏領域（ボイド）の発生に起因した隣接するコンタクト同士の絶縁不良（ショート）の発生が防止された信頼性の高い高品質の半導体装置を歩留まり良く作製することができる。このような本実施の形態にかかる半導体装置の製造方法によれば、６５ｎｍ世代以降の微細化した半導体素子を高集積化した大規模集積回路装置（ＬＳＩ）の製造にも十分対応可能である。

実施の形態２．
図４−１は、本発明の実施の形態２にかかる半導体装置の概略構成を説明するための上面図である。図４−２は、本発明の実施の形態２にかかる半導体装置の概略構成を説明するための図であり、図４−１の線分Ｆ−Ｆにおける断面図である。図４−３は、本発明の実施の形態２にかかる半導体装置の概略構成を説明するための図であり、図４−１の線分Ｇ−Ｇにおける断面図である。なお、図４−１においては、層間絶縁膜を除いた状態を示している。なお、図４−１〜図４−３においては、理解の容易のため、上述した実施の形態に於ける図１−１〜図１−３と同様の部材においては、同じ符号を付してある。

図４−１〜図４−３に示すように本実施の形態にかかる半導体装置においては、半導体基板１１の表層に、各素子を分離するための素子分離であるＳＴＩ素子分離１２と、少なくともＳＴＩ素子分離１２上において層間絶縁膜１７を介して隣接するサイドウォールスペーサ１６間の領域に形成されたエッチングストップ膜１０１と、ＳＴＩ素子分離１２間の領域に略平行に帯状に形成された複数の半導体素子の活性領域１３と、ＳＴＩ素子分離１２上と活性領域１３上とエッチングストップ膜１０１上とにおいて該活性領域１３の長手方向と略直角方向に該ＳＴＩ素子分離１２と活性領域１３上とエッチングストップ膜１０１上とを跨ぐように形成されたゲート絶縁膜１４と、ゲート絶縁膜１４上に形成されたゲート電極１５と、ゲート絶縁膜１４およびゲート電極１５の側壁に設けられたサイドウォールスペーサ１６と、ＳＴＩ素子分離１２と活性領域１３とゲート電極１５とサイドウォールスペーサ１６とを覆うように半導体基板１１の表層に形成された層間絶縁膜１７と、層間絶縁膜１７において該層間絶縁膜１７の上面から活性領域１３に達して導通するコンタクト１８と、を有している。

以上のように構成された本実施の形態にかかる半導体装置においては、エッチングストップ膜１０１を備えることにより、隣接するサイドウォールスペーサ１６間に位置するＳＴＩ素子分離１２の上面と、半導体基板１１の上面との高さを略同等とした状態でサイドウォールスペーサ１６が形成されている。すなわち、隣接するサイドウォールスペーサ１６間に位置するＳＴＩ素子分離１２がほとんど削られておらず、層間絶縁膜１７を埋め込むことが困難な形状とされていない。これにより、隣接するサイドウォールスペーサ１６間に位置するＳＴＩ素子分離１２上においても、層間絶縁膜が確実に均一に埋め込まれ、層間絶縁膜に於ける空乏領域（ボイド）の発生が効果的に防止されており、コンタクト１８同士の絶縁不良（ショート）の発生が効果的に防止されている。

したがって、本実施の形態にかかる半導体装置によれば、層間絶縁膜に於ける空乏領域（ボイド）の発生に起因した隣接するコンタクト同士の絶縁不良（ショート）の発生が防止された、歩留まりが良く、信頼性の高い高品質の半導体装置が実現されている。このような本実施の形態にかかる半導体装置は、６５ｎｍ世代以降の微細化した半導体素子を高集積化した大規模集積回路装置（ＬＳＩ）にも十分対応可能である。

つぎに、以上のような本実施の形態にかかる半導体装置の製造方法について図５−１〜図５−１０に示す図面を用いて説明する。図５−１〜図５−１０は、本実施の形態にかかる半導体装置の製造方法を説明するための断面図である。まず、図５−１に示すように公知の技術により半導体基板１１であるシリコン基板にＳＴＩ素子分離１２、ウエル等（図示せず）を形成する。

つぎに、図５−２に示すように半導体基板１１の表面全体に、エッチングストップ膜１０１用の積層膜１０１ａを堆積する。ここでは、半導体基板１１へのストレスダメージを考慮して、たとえば１０ｎｍの膜厚のシリコン酸化膜と、たとえば５０ｎｍの膜厚のシリコン窒化膜と、をこの順で堆積する。なお、エッチングストップ膜１０１形成用の膜は、このような積層膜に限定されるものではなく、後述するサイドウォールスペーサ１６の形成時にエッチングストップとして機能する膜であれば構わない。

そして、写真製版によりレジストをパターニングして、図５−３に示すようにＳＴＩ素子分離１２に対して、アライメント余裕度としてたとえば３０ｎｍだけオーバーサイズの大きさにレジスト１０２を残す。

つぎに、レジスト１０２をマスクとして、図５−４に示すように積層膜１０１ａのシリコン窒化膜をドライエッチングする。このとき、半導体基板１１に損傷を与えないように、酸化膜に対して選択比が３以上の条件でエッチングを行う。続いて、図５−５に示すようにレジスト１０２をアッシングにより除去する。

そして、オーバーサイズした分（３０ｎｍ）だけ積層膜１０１ａのシリコン窒化膜を等方的にエッチング除去し、図５−６に示すようにＳＴＩ素子分離１２上にのみ残し、エッチングストップ膜１０１を得る。積層膜１０１ａのシリコン窒化膜を等方的にエッチングする方法は、ダウンフロープラズマや熱燐酸などのウエットエッチングなど、種々の方法を用いることができる。

つぎに、実施の形態１の場合と同様に従来公知の方法で、図５−７に示すようにゲート絶縁膜１４とゲート電極１５とからなるゲート構造を、ＳＴＩ素子分離１２上と活性領域１３上とエッチングストップ膜１０１上とに形成する。

その後、図５−８に示すように半導体基板１１上にサイドウォールスペーサ用の絶縁膜１６ａを堆積する。そして、絶縁膜１６ａのエッチングを行うことによりサイドウォールスペーサ１６を形成するが、本実施の形態においては、絶縁膜１６ａのエッチングを行う。

エッチング工程として、エッチングストップ膜１０１に対して選択比の取れる条件でエッチングを行う。このエッチングの終点は、従来から用いられている発光強度変化をモニタすることにより検出することができる。終点検出後、面内膜厚のエッチング速度ばらつきの分だけオーバーエッチングを行う。ここで、本実施の形態においては、エッチングストップ膜１０１を備えることによりオーバーエッチング中も確実にエッチングストップ膜１０１の上面で停止する。

本構造によりエッチング条件によりエッチングストップ膜１０１の上面１０１ｂでエッチングストップできるので、図５−１０に示すようにサイドウォールスペーサ１６を形成することができる。

さらに、本実施の形態においては、ＳＴＩ素子分離１２上において層間絶縁膜１７を介して隣接するサイドウォールスペーサ１６間の領域にエッチングストップ膜１０１が形成されている。これにより、この領域に於ける第２工程に於けるエッチングは確実にエッチングストップ膜１０１の上面１０１ｂで停止し、該エッチングストップ膜１０１の下のＳＴＩ素子分離１２はエッチングにより削られることがない。

その後、図５−１０に示すように層間絶縁膜１７としてたとえば酸化膜を堆積する。このとき、ＳＴＩ素子分離１２の上面１２ａは、オーバーエッチングがなされていないため、ＳＴＩ素子分離１２の上面１２ａは全く削られていない状態である。したがって、ＳＴＩ素子分離１２の上面１２ａは層間絶縁膜を埋め込むことが困難な形状が形成されず、層間絶縁膜の埋め込み不良による空乏領域（ボイド）の発生が防止される。

つづいて、該層間絶縁膜１７の表面から活性領域１３まで達するコンタクトホール（図示せず）を形成する。そして、少なくとも導電材料を含む材料により該コンタクトホールを埋め込んで、活性領域１３に導通するコンタクト１８を形成する。このとき、層間絶縁膜には空乏領域（ボイド）が存在しないため、空乏領域（ボイド）を介したコンタクト１８同士の絶縁不良（ショート）を防止することができる。以上により、図４−１〜図４−３に示す本実施の形態にかかる半導体装置を作製することができる。

以上において説明したように、本実施の形態にかかる半導体装置の製造方法においては、サイドウォールスペーサ１６の形成時に、上述した第１のエッチング工程と第２のエッチング工程とを実施することにより、隣接するゲート構造間の幅の狭い狭領域であるＳＴＩ素子分離１２の上面１２ａのエッチング力を大幅に低減することができる。さらに、本実施の形態においては、ＳＴＩ素子分離１２の上面１２ａにエッチングストップ膜１０１を設けているため、隣接するゲート構造間の領域であるＳＴＩ素子分離１２の上面１２ａがサイドウォールスペーサ１６の形成時に削られることが確実に防止されている。これにより、その後工程である層間絶縁膜の埋め込み工程における埋め込み不良による空乏領域（ボイド）の発生を防止することができる。

したがって、本実施の形態にかかる半導体装置の製造方法によれば、層間絶縁膜に於ける空乏領域（ボイド）の発生に起因した隣接するコンタクト同士の絶縁不良（ショート）の発生が防止された信頼性の高い高品質の半導体装置を歩留まり良く作製することができる。このような本実施の形態にかかる半導体装置の製造方法によれば、６５ｎｍ世代以降の微細化した半導体素子を高集積化した大規模集積回路装置（ＬＳＩ）の製造にも十分対応可能である。

また、上記においては半導体素子を２つのみ記載した場合について説明しているが、本発明はこれに限定されるものではなく、微細化した半導体素子を高集積化した大規模集積回路装置（ＬＳＩ）などに用いて好適な技術である。

以上のように、本発明にかかる半導体装置は、半導体素子を複数備えて成る半導体装置に有用であり、特に、６５ｎｍ世代以降の微細化した半導体素子を高集積化したシステム大規模集積回路装置（ＬＳＩ）等に適している。

本発明の実施の形態１にかかる半導体装置の概略構成を説明するための上面図である。 本発明の実施の形態１にかかる半導体装置の概略構成を説明するための図であり、図１−１の線分Ａ−Ａにおける断面図である。 本発明の実施の形態１にかかる半導体装置の概略構成を説明するための図であり、図１−１の線分Ｂ−Ｂにおける断面図である。 本発明の実施の形態１にかかる半導体装置の製造方法を説明するための断面図である。 本発明の実施の形態１にかかる半導体装置の製造方法を説明するための断面図である。 本発明の実施の形態１にかかる半導体装置の製造方法を説明するための断面図である。 本発明の実施の形態１にかかる半導体装置の製造方法を説明するための断面図である。 本発明の実施の形態１にかかる半導体装置の製造方法を説明するための断面図である。 本発明の実施の形態１にかかる半導体装置の製造方法を説明するための断面図である。 本発明の実施の形態１にかかる半導体装置の製造方法を説明するための断面図である。 本発明の実施の形態１にかかる半導体装置の製造方法を説明するための断面図である。 本発明の実施の形態１にかかる半導体装置の製造方法を説明するための断面図である。 本発明の実施の形態１にかかる半導体装置の製造方法を説明するための断面図である。 本発明の実施の形態１にかかる半導体装置の製造方法を説明するための断面図である。 本発明の実施の形態１にかかる半導体装置の製造方法を説明するための断面図である。 従来の製造方法により作製した半導体装置の概略構成を説明するための上面図である。 従来の製造方法により作製した半導体装置の概略構成を説明するための図であり、図３−１の線分Ｄ−Ｄにおける断面図である。 図３−３は、従来の製造方法により作製した半導体装置の概略構成を説明するための図であり、図３−１の線分Ｅ−Ｅにおける断面図である。 本発明の実施の形態２にかかる半導体装置の概略構成を説明するための上面図である。 本発明の実施の形態２にかかる半導体装置の概略構成を説明するための図であり、図４−１の線分Ｆ−Ｆにおける断面図である。 本発明の実施の形態２にかかる半導体装置の概略構成を説明するための図であり、図４−１の線分Ｇ−Ｇにおける断面図である。 本発明の実施の形態２にかかる半導体装置の製造方法を説明するための断面図である。 本発明の実施の形態２にかかる半導体装置の製造方法を説明するための断面図である。 本発明の実施の形態２にかかる半導体装置の製造方法を説明するための断面図である。 本発明の実施の形態２にかかる半導体装置の製造方法を説明するための断面図である。 本発明の実施の形態２にかかる半導体装置の製造方法を説明するための断面図である。 本発明の実施の形態２にかかる半導体装置の製造方法を説明するための断面図である。 本発明の実施の形態２にかかる半導体装置の製造方法を説明するための断面図である。 本発明の実施の形態２にかかる半導体装置の製造方法を説明するための断面図である。 本発明の実施の形態２にかかる半導体装置の製造方法を説明するための断面図である。 本発明の実施の形態２にかかる半導体装置の製造方法を説明するための断面図である。

符号の説明

１１ 半導体基板
１１ａ 半導体基板の上面
１２ 素子分離
１２ａ ＳＴＩ素子分離の上面
１３ 活性領域
１４ ゲート絶縁膜
１４ａ 酸化膜
１５ ゲート電極
１５ａ ポリシリコン膜
１６ サイドウォールスペーサ
１６ａ 絶縁膜
１７ 層間絶縁膜
１８ コンタクト
２１ レジスト
１０１ エッチングストップ膜
１０１ａ 積層膜
１０１ｂ エッチングストップ膜上面
１０２ レジスト

Claims (5)

1. 半導体基板と、
   前記半導体基板上に形成された各半導体素子を分離する素子分離と、
   前記半導体基板の表層にチャネル領域を規定するように所定の間隔で形成された活性領域と、
   前記半導体基板上における前記活性領域に挟まれた領域および前記素子分離上に形成されたゲート絶縁膜と、
   前記ゲート絶縁膜上において前記ゲート絶縁膜に接するように形成されたゲート電極と、
   前記ゲート絶縁膜および前記ゲート電極の側面に形成されたサイドウォールスペーサと、
   を備え、
   隣接する前記サイドウォールスペーサ間に位置する前記素子分離の上面と、前記素子分離における他の領域の上面と、の高さが略同等とされてなること
   を特徴とする半導体装置。
2. 半導体基板と、
   前記半導体基板上に形成された各半導体素子を分離する素子分離と、
   前記素子分離上に形成されたエッチングストップ膜と、
   前記半導体基板の表層にチャネル領域を規定するように所定の間隔で形成された活性領域と、
   前記半導体基板上における前記活性領域に挟まれた領域および前記素子分離上に形成されたゲート絶縁膜と、
   前記ゲート絶縁膜上において前記ゲート絶縁膜に接するように形成されたゲート電極と、
   前記ゲート絶縁膜および前記ゲート電極の側面に形成されたサイドウォールスペーサと、
   を備えること
   を特徴とする半導体装置。
3. 半導体基板上に、該半導体基板上に形成された各半導体素子を分離する素子分離を形成する素子分離形成工程と、
   半導体基板上および前記素子分離上にゲート絶縁膜を形成するゲート絶縁膜形成工程と、
   前記ゲート絶縁膜上にゲート電極を形成するゲート電極形成工程と、
   前記ゲート絶縁膜およびゲート電極の側面にサイドウォールスペーサを形成するサイドウォールスペーサ形成工程と、
   前記半導体基板の表層の前記ゲート絶縁膜およびゲート電極の周辺領域に、チャネル領域を規定するように所定の間隔を隔てて活性領域を形成する活性領域形成工程と、
   を含み、
   前記サイドウォールスペーサ形成工程が、
   前記半導体基板上、素子分離上およびゲート電極上にサイドウォールスペーサ形成用の絶縁膜を堆積する堆積工程と、
   隣接する前記ゲート絶縁膜間の領域において前記素子分離の上面が露出するまで前記絶縁膜のエッチングを行う第１のエッチング工程と、
   前記第１のエッチング工程の後に、前記半導体基板の上面が露出するまで電子シェーディングの発生する条件において前記絶縁膜のエッチングを行う第２のエッチング工程と、
   を含むこと
   を特徴とする半導体装置の製造方法。
4. 前記第２のエッチング工程において、電子シェーディングの発生する条件でエッチングを行うこと
   を特徴とする請求項３に記載の半導体装置の製造方法。
5. 半導体基板上に、該半導体基板上に形成された各半導体素子を分離する素子分離を形成する素子分離形成工程と、
   前記素子分離上にエッチングストップ膜を形成するエッチングストップ膜形成工程と、
   半導体基板上および前記素子分離上にゲート絶縁膜を形成するゲート絶縁膜形成工程と、
   前記ゲート絶縁膜上にゲート電極を形成するゲート電極形成工程と、
   前記ゲート絶縁膜およびゲート電極の側面にサイドウォールスペーサを形成するサイドウォールスペーサ形成工程と、
   前記半導体基板の表層の前記ゲート絶縁膜およびゲート電極の周辺領域に、チャネル領域を規定するように所定の間隔を隔てて活性領域を形成する活性領域形成工程と、
   を含み、
   前記サイドウォールスペーサ形成工程が、
   前記半導体基板上、素子分離上およびゲート電極上にサイドウォールスペーサ形成用の絶縁膜を堆積する堆積工程と、
   隣接する前記ゲート絶縁膜間の領域において前記エッチングストップ膜をストッパとして前記絶縁膜のエッチングを行う第１のエッチング工程と、
   前記第１のエッチング工程の後に、前記半導体基板の上面が露出するまで前記絶縁膜のエッチングを行う第２のエッチング工程と、
   を含むこと
   を特徴とする半導体装置の製造方法。

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