JP2014209622A - 半導体製造用の内部プラズマグリッドの適用 - Google Patents
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Abstract
【解決手段】内部プラズマグリッド150が、反応チャンバ内に位置決めされて、チャンバを上部サブチャンバ102と下部サブチャンバ103とに分割する。プラズマグリッドアセンブリは、特定のアスペクト比のスロットを有する1つまたは複数のプラズマグリッドを含むことがあり、これは、特定の種が、上部サブチャンバから下部サブチャンバに通過できるようにする。一部の場合には、上部サブチャンバ内で、電子イオンプラズマが発生する。グリッドを通して下部サブチャンバに電子イオンプラズマを進める電子は、通過中に冷却される。一部の場合には、これは、下部チャンバ内でイオン−イオンプラズマを生じる。様々なエッチングプロセスでイオン−イオンプラズマを有利に使用することができる。
【選択図】図1
Description
本出願は、“INTERNAL PLASMA GRID APPLICATIONS FOR SEMICONDUCTOR FABRICATION(半導体製造用の内部プラズマグリッドの適用)”という名称で2014年2月19日に出願された米国特許出願第14/184,491号の優先権の利益を主張するものであり、この特許文献は、“INTERNAL PLASMA GRID FOR SEMICONDUCTOR FABRICATION(半導体製造用の内部プラズマグリッド)”という名称で2013年11月15日に出願された米国特許出願第14/082,009号の一部継続出願であり、その優先権の利益を主張し、この特許文献は、“INTERNAL PLASMA GRID FOR SEMICONDUCTOR FABRICATION(半導体製造用の内部プラズマグリッド)”という名称で2013年4月5日に出願された米国仮特許出願第61/809,246号の優先権の利益を主張するものである。これらの文献はそれぞれ、その全体がすべての目的のために参照により本明細書に組み込まれる。
グリッドもしくはグリッドアセンブリは、プラズマチャンバ内に配置されて、これにより、チャンバを上部サブチャンバと下部サブチャンバとに分割している。本明細書で記載するようなグリッドを備えるように改良するのに適したチャンバの一例は、カリフォルニア州フリーモントのラムリサーチ社(Lam Research Corporation)による反応器Kiyoである。文脈として、以下の説明では図1を参照することを想定することができ、これについてはさらに後述する。いくつかの実現形態において、グリッドは、反応チャンバの内部底面の上方、約1〜6インチの間に、またはペデスタルなどの基板支持部の上方、約1〜6インチの間(例えば、約1.5〜3インチの間)に配置される。これらまたは他の実現形態において、グリッドは、反応チャンバの内部天井の下方、約1〜6インチの間(例えば、約1.5〜3インチの間)に配置することができる。多くの場合、天井には、誘電体窓が装備されている。
グリッドを実現するために、様々な設計を採用することができる。いくつかの実施形態では、グリッドは、比較的単純な薄板材であって、一部の電子が上部サブチャンバから下部サブチャンバへ通過することを可能にするスロット、略円形の孔、または他の穿孔部を有する。他の実施形態では、グリッドは、より複雑な、複数の構成要素を有するグリッドアセンブリで構成することができる。例えば、グリッドアセンブリは、複数のグリッド、支持要素、および/または駆動要素を有することができる。
グリッドは、チャンバのプラズマを、2つのゾーン、すなわちプラズマ生成用のコイルに近接した上部ゾーンと、基板ホルダに近接した下部ゾーンとに、効果的に分割する。いくつかの実施形態において、上部ゾーンのプラズマは、比較的「高温」の高エネルギー電子を含んでいる。このプラズマは、しばしば電子‐イオンプラズマと特徴付けられる。いくつかの実施形態において、下部ゾーンのプラズマは、比較的「低温」の低エネルギー電子を含んでいる。この下部ゾーン・プラズマは、しばしばイオン‐イオンプラズマと特徴付けられる。
いくつかの実現形態において、ウェハは処理中にバイアスされる。これは、ウェハを保持/支持するのに用いられる静電チャックにバイアスを印加することにより実現される。ウェハは、下部サブチャンバにおいて(イオン‐イオンプラズマなどの)低Teの低電子密度プラズマに暴露されるので、そのイオン‐イオンプラズマに特有の効果が享受/促進されるように、チャックにバイアスを印加することができる。さらに、下部サブチャンバにおいて電子‐イオンプラズマの形成が回避されるように、バイアスを印加することができる。例えば、バイアスは、イオン‐イオンプラズマから電子‐イオンプラズマへの変換を防ぐのに適した周波数および電力とすることができる。
本明細書で開示する装置およびプラズマ条件は、シリコン(多結晶、アモルファス、単結晶、および/または微結晶シリコンを含む)、金属(TiN、W、TaNなどを含むが、これらに限定されない)、酸化物および窒化物(SiO、SiOC、SiN、SiONなどを含むが、これらに限定されない)、有機物(フォトレジスト、アモルファスカーボンなどを含むが、これらに限定されない)など、様々な材料のいずれかをエッチングするために用いることができ、さらに他の様々な材料として、限定するものではないが、W、Pt、Ir、PtMn、PdCo、Co、CoFeB、CoFe、NiFe、W、Ag、Cu、Mo、TaSn、Ge2Sb2Te2、InSbTe Ag‐Ge‐S、Cu‐Te‐S、IrMn、Ruが含まれる。本コンセプトは、NiOx、SrTiOx、ペロブスカイト(CaTiO3)、PrCaMnO3、PZT(PbZr1‐xTixO3)、(SrBiTa)O3などの材料に拡張することができる。本装置は、現今の製造設備で使用可能な任意のガスの組み合わせ(HBr、CO、NH3、CH3OHなどを含む)で用いることが可能である。
FinFETの形成における1つのステップは、ソースドレインリセスをエッチングすることである。様々な用途に関して、エッチングしながら、ソーストレインリセス内に凹角形状を作成することが望ましい。この凹角プロファイルは、ソースドレインリセスエッチングによって作成された凹んだ空間内でのSiGeまたはSiCのエピタキシャル堆積後に、FinFETのチャネル領域内の望ましい応力レベルを促す助けとなることがある。エッチング形状は、より広いエッチング部分の上により狭いエッチング部分がある場合に、凹角とみなされる。ソースドレインリセス形成は、プラズマエッチングプロセスによって達成されることがある。従来のプラズマエッチング条件で処理することによって、垂直エッチングプロファイルおよびテーパ状エッチングプロファイルを作成することが可能となっている。また、従来の方法は、円形の等方性リセスを形成することもできる。しかし、ソースドレインリセスに関してより複雑な形状が望まれる場合には、従来のプラズマエッチング技法は良い結果が出ていない。
イオン−イオンプラズマレジームの下での処理から利益を得ることができる用途の次の例は、FinFETのためのゲート構造をエッチングすることである。様々な用途において、このプロセスは、最終的なゲート構造の外形を形成するために、上に重なったマスク(例えば、SiNまたは酸化物材料)を有するポリシリコンをエッチングすることを含むことがある。したがって、FinFETゲートエッチング後に残るポリシリコンは、最終的なゲートが成形/位置決めされる場所に成形/位置決めされる。ポリシリコンは、ポリシリコンのダミー層でよく、これは、最終的なゲートが位置決めされる領域形状を画定する助けとなるように使用される一時的な材料であることを意味する。後の処理ステップで、ポリシリコンは除去され、所望の最終的なゲート材料で置き換えられる。FinFETゲートエッチングプロセスを表す別の方法は、ポリシリコン層がエッチングされ、それにより、完成された集積回路においてFinFETゲートの近傍となる位置にキャビティを形成することによって、FinFETゲート領域を画定するというものである。上記の位置は、(ポリシリコン層全体、またはエッチングされたキャビティ間の位置ではなく)エッチングされた実際のキャビティである。
図11A〜図11Gは、製造の様々な段階での、半製造された半導体デバイスを示す。上の例で説明したFinFETポリシリコンゲートエッチング後、デバイス1101は、図11Aに示されるようになっており、フィン1110がシリコン基板1102の上に位置決めされている。フィン1110と基板1102はどちらも、保護酸化物層1104によってカバーされることがあり、保護酸化物層1104は、SiO2などの材料から形成されることがある。次いで、図11Bに示されるように、プラズマエッチングによってマスク層1108が除去されることがある。次に、図11Cに示されるように、前のポリシリコンゲートエッチング中にエッチングされた領域内に誘電体材料1112が堆積される。次いで、最終的なゲートが形成されるキャビティを形成するために、ダミーポリシリコン材料1106が除去されることがある。図11Dは、ダミーポリシリコン材料1106の除去後のデバイス1101を示す。この除去プロセスは、ダミーポリシリコン除去と呼ばれることがあり、この例の焦点である。ダミーポリシリコンが除去された後、ウェットエッチングを行って、図11Eに示されるように、下にある保護酸化物層1104(例えば、二酸化ケイ素層)を除去することができる。ウェットエッチング後、新たな保護酸化物層1114(例えば、酸化ハフニウム層1114)が堆積されることがある。次いで、図11Gに示されるように、ダミーポリシリコンが除去されたときに形成されたキャビティ内に、最終的な所望のゲート材料1116(例えば、タンタル、チタン、タングステン、およびそれらの組み合わせの1つまたは複数)が堆積されることがある。ダミーポリシリコン除去を表す別の方法は、ポリシリコンがエッチングされて、完成された集積回路においてFinFETゲートが位置される位置にキャビティを形成するというものである。上記の位置は、(ポリシリコン層全体、またはエッチングされたキャビティの間の空間ではなく)エッチングされたキャビティの実際の位置である。
フォトレジスト・リフロープロセスは、フロントエンド(FEOL)プロセスとバックエンド(BEOL)プロセスとの両方で使用され、これらのプロセスは、幅が約30nm未満のフィーチャ寸法(例えば、ライン、空間)を要求する。従来の193nmフォトレジストを使用する現在のフォトリソグラフィパターン形成技法は、これらの寸法で良好なパターン形成を実現することができなかった。したがって、極端紫外線(EUV)フォトレジストが、従来の193nmフォトレジストの代わりとなりつつある。EUVフォトレジストは、より小さなフィーチャをより良くパターン形成するために使用することができるが、EUVフォトレジストプロセスは、依然として、193nmフォトレジストで見られる他の問題を抱えている。例えば、FEOL用途でのエッチングされたフォトレジストは、典型的には、約5〜10nmの範囲内の比較的大きな初期線幅粗さ(LWR)を示す。フォトレジスト・リフローの1つの目標は、エッチング後にこのLWRを約3.0nm未満に減少させることである。FEOL用途に伴う別の問題は、しばしば、下層に対する不十分なエッチング抵抗/選択性しか存在しないことである。この不十分なエッチング抵抗は、EUVフォトレジストが使用される場合、193nmフォトレジストで使用される厚さよりもフォトレジストの厚さが50〜70%小さいことにより、さらに悪くなる。すなわち、下にある層を保護するために利用可能なフォトレジストがあまり存在しないので、下にある層のエッチング抵抗が不十分になる。
シャロートレンチアイソレーション(STI)を使用して、隣接するトランジスタの間で電流が漏れるのを防止することができる。トレンチは、トランジスタを互いに絶縁する働きをする。STI構造を形成する際の重要なステップは、トランチのパターンを基板(例えば、シリコン)にエッチングするステップと、トレンチを充填するために誘電体材料を堆積するステップと、化学機械研磨(CMP)などの技法を使用して余剰の誘電体を除去するステップとを含む。小さなフィーチャ寸法で、STIエッチングプロセスは、アスペクト比に依存するエッチング深さおよびプロファイル結果を示す。すなわち、高いアスペクト比の構造(しばしば、密集フィーチャ領域内に存在する)は、低いアスペクト比の構造(しばしば、より離散された領域内に存在する)とは異なるエッチング結果を示す。このアスペクト比依存性は、2つのタイプのフィーチャでの異なる濃度のエッチャントおよび副生成物により生じると考えられる。
本明細書で記載する方法は、任意の適切な装置によって実施することができる。適切な装置は、チャンバと、本明細書で記載するようなエッチング条件を提供および維持するための電子ハードウェアと、を備えるものである。適切な装置は、さらに、そのような条件を達成するようにハードウェアを制御するため、さらにはFETのゲート電極をエッチングするなどの応用に適した一連のプロセス工程を実行するための、命令を有するシステムコントローラを備える。いくつかの実施形態において、ハードウェアには、プロセスツールに含まれる1つ以上の処理ステーションを含むことができる。
いくつかの実施形態において、システムコントローラ(1つ以上の物理コントローラまたは論理コントローラを含むことができる)により、エッチングチャンバの動作の一部またはすべてを制御する。システムコントローラは、1つ以上のメモリデバイスと、1つ以上のプロセッサとを備えることができる。プロセッサは、中央処理装置(CPU)またはコンピュータ、アナログおよび/またはデジタル入力/出力接続、ステッピングモータ・コントローラボード、および他の同様の構成要素を含むことができる。適切な制御動作を実現するための命令が、プロセッサ上で実行される。これらの命令は、コントローラに関連付けられたメモリデバイスに格納されていてもよいし、あるいはネットワークを介して提供されるものであってもよい。いくつかの実施形態において、システムコントローラは、システム制御ソフトウェアを実行する。
本開示の方法および装置によって、半導体基板上の半製品のデバイスのエッチングが改善されることを、実験により確認した。プラズマグリッドを使用した場合には、エッチングされた製品は、良好な選択性、プロファイル角、疎/密ローディング、および全面エッチング均一性を示している。
Claims (27)
- プラズマを処理する方法であって、
反応チャンバ内に基板を受け取るステップであって、前記反応チャンバが、前記反応チャンバの内部を、プラズマ発生器の近傍の上部サブチャンバと、基板ホルダの近傍の下部サブチャンバと、に分割するグリッド構造を備えるステップと、
プラズマ発生ガスを前記上部サブチャンバに流すステップと、
前記上部サブチャンバ内で、前記プラズマ発生ガスから、第1の電子密度を有する第1のプラズマを発生させ、前記下部サブチャンバ内で、第2のプラズマを発生させるステップであって、前記第2のプラズマが、前記第1の電子密度の約10分の1未満の第2の電子密度を有するイオン−イオンプラズマであるステップと、
前記第2のプラズマを用いて前記基板を処理して、ソースドレインリセスエッチング、FinFETゲートエッチング、ダミーポリシリコン除去、シャロートレンチ・アイソレーション・エッチング、またはフォトレジスト・リフローでのステップを行うステップと
を含む方法。 - 請求項1に記載の方法であって、
前記第1のプラズマが、約2eV以上の第1の電子温度を有し、前記第2のプラズマが、約1eV以下の第2の実効電子温度を有する、方法。 - 請求項1または2に記載の方法であって、
前記第2の電子密度が、約5×109cm-3以下である、方法。 - 請求項1から3のいずれか一項に記載の方法であって、
前記第2のプラズマ中の負イオン:正イオンの比が、約0.5〜1の間である、方法。 - 請求項1から4のいずれか一項に記載の方法であって、
ソースドレインリセスをエッチングするために行われ、
前記基板を垂直方向にエッチングするために第1のエッチングプロセスを行って、垂直エッチングフィーチャを形成するステップと、
前記垂直エッチングフィーチャの内部で前記基板を水平方向にエッチングするために、第2のエッチングプロセスを行うステップと、
前記垂直エッチングフィーチャ内部に酸化層を形成するために、酸化プロセスを行うステップと、
前記垂直エッチングフィーチャ内にソースドレインリセスを形成するために前記方法を繰り返すステップと、を含み、
前記第1のエッチングプロセス、第2のエッチングプロセス、および酸化プロセスがすべて、各プロセスでの前記第2のプラズマがイオン−イオンプラズマであるように、前記グリッド構造を有する前記反応チャンバ内で行われる、方法。 - 請求項5に記載の方法であって、
前記第1のエッチングプロセスが、Cl2を含む第1のプラズマ発生ガスを用いて行われ、前記第2のエッチングプロセスが、NF3およびCl2を含む第2のプラズマ発生ガスを用いて行われ、前記酸化プロセスが、酸素を含む第3のプラズマ発生ガスを用いて行われる、方法。 - 請求項5に記載の方法であって、
凹角形状を有する垂直エッチングフィーチャを形成するために、前記方法が繰り返される、方法。 - 請求項1から7のいずれか一項に記載の方法であって、
シャロートレンチ・アイソレーション・エッチングを行うために行われ、
前記プラズマ発生ガスが、HBrを含み、
前記基板が、前記エッチング中に約300〜1200Vの間にバイアスされる、方法。 - 請求項8に記載の方法であって、
前記プラズマ発生ガスが、約50〜500sccmの間の流量で流れ、さらに、Cl2を含む、方法。 - 請求項8に記載の方法であって、
前記エッチングプロセスが、少なくとも第1のフィーチャ形状と第2のフィーチャ形状を同時にエッチングするステップを含み、前記第1のフィーチャ形状が、約10以上のアスペクト比を有し、前記第2のフィーチャ形状が、約1以下のアスペクト比を有し、
エッチング後、前記第1のフィーチャのエッチング深さが、前記第2のフィーチャの前記エッチング深さの少なくとも約95%である、方法。 - 請求項10に記載の方法であって、
エッチング後、前記第1のフィーチャが、少なくとも約88°のエッチングプロファイルを有し、前記第2のフィーチャが、少なくとも約85°のエッチングプロファイルを有する、方法。 - 請求項1から11のいずれか一項に記載の方法であって、
フォトレジスト・リフロープロセスを行うために行われ、
前記反応チャンバ内に受け取られる前記基板が、パターン形成されたフォトレジストを上に有し、
前記フォトレジスト・リフロープロセスが、
前記基板上の前記パターン形成されたフォトレジストをリフローするために、第1のプラズマプロセスを行うステップと、
前記基板上のフット領域内のフォトレジストの一部分を除去するために、第2のプラズマプロセスを行うステップと、を含み、
前記第1のプラズマプロセスと第2のプラズマプロセスがどちらも、前記グリッドを有する前記反応チャンバ内で行われ、
前記第1のプラズマプロセスおよび前記第2のプラズマプロセス中の前記第2のプラズマが、イオン−イオンプラズマである、方法。 - 請求項12に記載の方法であって、
前記第1のプラズマプロセス中の前記プラズマ発生ガスが、H2を含み、前記第2のプラズマプロセス中の前記プラズマ発生ガスが、不活性ガスを含む、方法。 - 請求項13に記載の方法であって、
前記第1および第2のプラズマプロセス後の前記パターン形成されたフォトレジストの最終的な高さが、前記第1および第2のプラズマプロセス前の前記パターン形成されたフォトレジストの初期高さの少なくとも約50%であり、前記第1および第2のプラズマプロセス後の最終的な線幅粗さが、前記第1および第2のプラズマプロセス前の初期線幅粗さの約75%以下である、方法。 - FinFETゲート領域を画定するために、半製造された集積回路上のポリシリコンをエッチングする方法であって、
上にポリシリコンの層を有する基板を反応チャンバ内に受け取るステップであって、前記反応チャンバが、前記反応チャンバの内部を、プラズマ発生器の近傍の上部サブチャンバと、基板ホルダの近傍の下部サブチャンバと、に分割するグリッド構造を備えるステップと、
プラズマ発生ガスを前記上部サブチャンバに流すステップと、
前記上部サブチャンバ内で前記プラズマ発生ガスから第1のプラズマを発生させ、前記下部サブチャンバ内で第2のプラズマを発生させるステップであって、前記第2のプラズマが、イオン−イオンプラズマであるステップと、
前記基板に提供された前記ポリシリコン層をエッチングし、それによりFinFETゲート領域を画定するステップと、を含む方法。 - 請求項15に記載の方法であって、
前記ポリシリコン層をエッチングし、それによりFinFETゲート領域を画定するステップが、前記ポリシリコンをエッチングして、完成された集積回路においてFinFETゲートの近傍となる位置にキャビティを形成するステップを含む、方法。 - 請求項16に記載の方法であって、
前記ポリシリコン層の上に位置決めされたマスク層の厚さが、前記エッチング中に約10%未満だけ減少する、方法。 - 請求項16に記載の方法であって、
前記エッチング中の前記反応チャンバ内の圧力が、約5〜20mTorrの間である、方法。 - 請求項16に記載の方法であって、
オンフィン領域とオフフィン領域との間のエッチングプロファイル・ローディングが、実質的に存在しない、方法。 - 請求項19に記載の方法であって、
前記エッチングされた領域の側壁が、エッチング中に凹まない、方法。 - 請求項15から20のいずれか一項に記載の方法であって、
前記ポリシリコン層をエッチングし、それによりFinFETゲート領域を画定するステップが、前記ポリシリコンをエッチングして、完成された集積回路においてFinFETゲートが配される位置にキャビティを形成するステップを含む、方法。 - HBrを含む第1のプラズマ発生ガスを用いた第1の繰返しと、Cl2を含む第2のプラズマ発生ガスを用いた第2の繰返しとで行われ、前記第1および第2のプラズマ発生ガスが、実質的に酸素含有反応物を含まない請求項21に記載の方法。
- 請求項22に記載の方法であって、
前記反応チャンバ内の圧力が、前記第1の繰返し中に約20〜80mTorrの間であり、前記第2の繰返し中に約4〜80mTorrの間である、方法。 - 請求項21に記載の方法であって、
異なるフィーチャ密度で配されたエッチング後の複数のフィーチャの間のエッチングプロファイル・ローディングが、実質的に存在しない、方法。 - 請求項15から24のいずれか一項に記載の方法であって、
前記第2のプラズマでの実効電子温度が、約1eV以下であり、前記第1のプラズマでの実効電子温度未満である、方法。 - 請求項25に記載の方法であって、
前記第2のプラズマでの電子密度が、約5×109cm-3以下であり、前記第1のプラズマ内での電子密度よりも小さい、方法。 - 請求項15から26のいずれか一項に記載の方法であって、
前記グリッド構造が、2つ以上のグリッドを備え、前記グリッドの少なくとも1つが、他のものに対して移動可能である、方法。
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