JP2021504973A - 単一プラズマ室における、フィン電界効果トランジスタ形成のための原子層堆積及びエッチング - Google Patents

単一プラズマ室における、フィン電界効果トランジスタ形成のための原子層堆積及びエッチング Download PDF

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Abstract

【解決手段】一体化した原子層堆積（ＡＬＤ）方法及びエッチング方法を使用して、フィン電界効果トランジスタ（ＦｉｎＦＥＴ）半導体デバイスを不活性化し、ゲート・エッチングを実施する方法及び装置を本明細書で説明する。方法は、ＦｉｎＦＥＴ半導体デバイスの１つ又は複数のゲート構造体を形成するため、部分的なゲート・エッチングを実施することと、ＡＬＤによって、半導体フィン及びゲート層の露出表面上に不活性化層を堆積することと、最終ゲート・エッチングを実施することとを含む。エッチング工程、堆積工程及びエッチング工程は、同じプラズマ室内で実施される。不活性化層は、ゲート層の側壁上に堆積され、エッチングの間、１つ又は複数のゲート構造体のゲート外形を維持する。【選択図】図６Ｄ

Description

関連出願の相互参照
本出願は、米国特許出願第１５／８２０，２６３号、２０１７年１１月２１日出願、名称「ＡＴＯＭＩＣ ＬＡＹＥＲ ＤＥＰＯＳＩＴＩＯＮ ＡＮＤ ＥＴＣＨ ＩＮ Ａ ＳＩＮＧＬＥ ＰＬＡＳＭＡ ＣＨＡＭＢＥＲ ＦＯＲ ＦＩＮ ＦＩＥＬＤ ＥＦＦＥＣＴ ＴＲＡＮＳＩＳＴＯＲ ＦＯＲＭＡＴＩＯＮ」に対する優先権の利益を主張するものであり、その全体が全ての目的で参照により本明細書に組み込まれる。
本開示は、一般に、半導体デバイスの作製における一体化した堆積方法及びエッチング方法に関し、より詳細には、フィン電界効果トランジスタ（ＦｉｎＦＥＴ）を形成する間の一体化した原子層堆積（ＡＬＤ）方法及びエッチング方法に関する。
半導体産業においてデバイス及びフィーチャのサイズが縮小し続けるにつれて、ＦｉｎＦＥＴ等の３次元設計に問題が生じている。ＦｉｎＦＥＴは、基板から延在する薄い垂直な「フィン」又はフィン構造体により作製される。チャネルは、垂直フィン構造体内に形成され、ゲートは、垂直フィン構造体にわたり設けられる。ＦｉｎＦＥＴは、短チャネル効果を低減し、より高い電流の流れをもたらし得る。
本開示は、ＦｉｎＦＥＴ半導体デバイスを形成する間、原位置でＡＬＤ及びエッチングを実施する方法に関する。本方法は、プラズマ室において、ＦｉｎＦＥＴ半導体デバイスのゲート層を、ＦｉｎＦＥＴ半導体デバイスの１つ又は複数の対応する半導体フィンの１つ又は複数の上表面までエッチングすることを含む。方法は、プラズマ室において、原子層堆積（ＡＬＤ）によって、ゲート層及び１つ又は複数の半導体フィンの露出表面上に第１の不活性化層を堆積することを更に含む。方法は、ＦｉｎＦＥＴ半導体デバイス内に１つ又は複数のゲート構造体を画定するため、プラズマ室において、ゲート層をＦｉｎＦＥＴ半導体デバイスの絶縁材料層の上表面までエッチングすることを更に含み、１つ又は複数の半導体フィンは、１つ又は複数のゲート構造体に直交して延びる。
いくつかの実装形態では、ゲート層は、ポリシリコンを含む。いくつかの実装形態では、ゲート層を絶縁材料層の上表面までエッチングすることは、プラズマ室において、ゲート層の第１の部分を第１の深さまでエッチングすることと、プラズマ室において、ＡＬＤによってゲート層及び１つ又は複数の半導体フィンの露出表面上に第２の不活性化層を堆積することと、プラズマ室において、ゲート層の第２の部分を絶縁材料層の上表面までエッチングすることとを含む。いくつかの実装形態では、方法は、ゲート層を１つ又は複数の対応する半導体フィンの１つ又は複数の上表面までエッチングする前、半導体基板から１つ又は複数の半導体フィンを画定することと、ゲート層を１つ又は複数の対応する半導体フィンの１つ又は複数の上表面までエッチングする前、１つ又は複数の半導体フィンの上側部分にわたり及びその周囲にゲート層を堆積することとを更に含む。いくつかの実装形態では、方法は、ゲート層を１つ又は複数の対応する半導体フィンの１つ又は複数の上表面までエッチングする前、ゲート層にわたりゲート・マスクを形成することを更に含み、ゲート・マスクは、１つ又は複数のゲート構造体を形成する領域を画定する。第１の不活性化層は、ゲート・マスクの下にあるゲート層の側壁上に共形に堆積してよい。いくつかの実装形態では、第１の不活性化層の厚さは、約０．５ｎｍから約３ｎｍの間であり、ゲート構造体のそれぞれの幅は、約５ｎｍから約５０ｎｍの間である。いくつかの実装形態では、ゲート層を１つ又は複数の対応する半導体フィンの１つ又は複数の上表面までエッチングする際、及びゲート層を絶縁材料層の上表面までエッチングする際のそれぞれにおいて、エッチング剤は、酸素含有ガスを実質的に含有しない。エッチング剤は、臭素含有反応物、塩素含有反応物、又はそれらの組合せを含んでよい。いくつかの実装形態では、ゲート層を１つ又は複数の対応する半導体フィンの１つ又は複数の上表面までエッチングすること、及びゲート層を絶縁材料層の上表面までエッチングすることは、側方限界寸法（ＣＤ）損失が最小である状態で行われる。いくつかの実装形態では、ゲート層を絶縁材料層の上表面までエッチングすることにより、１つ又は複数のゲート構造体、１つ又は複数の半導体フィン及び絶縁材料層が交差する各隅からゲート層を除去する。いくつかの実装形態では、第１の不活性化層は、シリコン酸化物（ＳｉＯx）を含む。いくつかの実装形態では、ＡＬＤによる第１の不活性化層の堆積は、プラズマ室に、ゲート層及び１つ又は複数の対応する半導体フィンの１つ又は複数の上表面上に吸着する前駆体を導入することと、ある吸着制限量の第１の不活性化層を形成するため、プラズマにより前駆体を変換することと、所望の厚さの第１の不活性化層がゲート層及び１つ又は複数の半導体フィンの露出表面上に堆積されるまで、前駆体を導入し、前駆体を変換する動作を繰り返すこととを含む。
これら及び他の態様は、図面を参照しながら以下で更に説明する。
図１は、いくつかの実装形態による、エッチング動作及びＡＬＤ動作を実施する例示的処理装置の概略図である。
図２は、例示的ＦｉｎＦＥＴ半導体デバイスの３次元概略を示す斜視図である。
図３Ａは、従来のゲート・エッチング前の、ゲートの破断図、フィンの破断図、及び例示的な一部作製ＦｉｎＦＥＴ半導体デバイスの概略上面図である。
図３Ｂは、従来のゲート・エッチング及び副産物再堆積後の、図５Ａのゲートの破断図、フィンの破断図、及び一部作製ＦｉｎＦＥＴ半導体デバイスの概略上面図である。
図４Ａは、従来のエッチング方法及びＡＬＤ方法を使用する、基板搬送のための例示的工程フローである。
図４Ｂは、一体化したエッチング方法及びＡＬＤ方法を使用する、基板搬送のための例示的工程フローである。
図５は、いくつかの実装形態による、エッチング方法及びＡＬＤ方法を使用する、ＦｉｎＦＥＴ半導体デバイスを不活性化し、形成する例示的方法の流れ図である。
図６Ａは、いくつかの実装形態による、ゲート・エッチング前の、ゲートの破断図、フィンの破断図、及び例示的な一部作製ＦｉｎＦＥＴ半導体デバイスの概略上面図である。
図６Ｂは、いくつかの実装形態による、第１のゲート・エッチング後の、図６Ａのゲートの破断図、フィンの破断図、及び例示的な一部作製ＦｉｎＦＥＴ半導体デバイスの概略上面図である。
図６Ｃは、いくつかの実装形態による、ＡＬＤ不活性化後の、図６Ｂのゲートの破断図、フィンの破断図、及び例示的な一部作製ＦｉｎＦＥＴ半導体デバイスの概略上面図である。
図６Ｄは、いくつかの実装形態による、第２のゲート・エッチング後の、図６Ｃのゲートの破断図、フィンの破断図、及び例示的なＦｉｎＦＥＴ半導体デバイスの概略上面図である。
序論
以下の説明では、多数の特定の詳細を示し、本実施形態に対する完全な理解を提供する。開示する実施形態は、これら特定の詳細の一部又は全てを伴わずに実行してよい。他の例では、周知の工程動作は、開示する実施形態を不必要に曖昧にしないように、詳細に説明していない。開示する実施形態は、特定の実施形態と共に説明するが、開示する実施形態を限定する意図ではないことは理解されよう。
本開示において、用語「半導体ウエハ」、「ウエハ」、「基板」、「ウエハ基板」及び「一部作製集積回路」は、互換的に使用される。用語「一部作製集積回路」は、集積回路をシリコン・ウエハ上に作製する多くの段階のいずれかの間のシリコン・ウエハを指し得ることは当業者であれば理解するであろう。半導体デバイス産業において使用されるウエハ又は基板は、典型的には、２００ｍｍ又は３００ｍｍ又は４５０ｍｍの直径を有する。以下の詳細な説明は、本開示をウエハ上に実装することを仮定する。しかし、本開示は、そのように限定されない。加工物は、様々な形状、サイズ及び材料のものであってよい。半導体ウエハに加えて、本開示を利用し得る他の加工物は、プリント回路板等の様々な物品を含む。
一体化したエッチング／ＡＬＤ処理装置
フィーチャのサイズが縮小し、ピッチがより小さくなり、相補型金属酸化物半導体（ＣＭＯＳ）技術のスケールがより小さなノードになるにつれて、薄型共形堆積技法は、重要性を増し続けている。原子層堆積法（ＡＬＤ）は、膜形成技法であり、ＡＬＤが単一薄型材料層を堆積するため、薄型共形膜の堆積にかなり適している。薄型共形膜の厚さは、膜形成化学反応自体の前に、基板表面上に吸着し得る１つ又は複数の前駆体反応物の量によって制限される（即ち、吸着制限層）。ＡＬＤによって形成される各層は、薄く、共形であり、得られる膜は、下にあるデバイス構造体及びフィーチャの形状に実質的に適合する。
従来、ＡＬＤ方法及びエッチング方法は、個別のツール又はプラットフォーム上で実施される。例えば、ＡＬＤ室ではエッチング工程を行わず、エッチング室ではＡＬＤ工程を行わない。堆積工程を行うプラズマ・エッチング室は、プラズマ誘起堆積方法を使用して膜を形成するものであり、これらの膜は、共形ではなく、縦横比によって左右される。
図１は、いくつかの実装形態による、エッチング動作及びＡＬＤ動作を実施する例示的処理装置の概略図である。処理装置１００は、誘導結合プラズマ処理装置であってよい。処理装置１００は、プラズマ・エッチング室等のプラズマ室１３２を含む。いくつかの実装形態では、Ｌａｍ Ｒｅｓｅａｒｃｈ Ｃｏｒｐｏｒａｔｉｏｎ、カリフォルニア州フリーモント製Ｋｉｙｏ（商標）反応器は、プラズマ・エッチング室として使用してよい適切な反応器の一例である。
エッチング動作及びＡＬＤ動作を実施する処理装置１００に関する詳細は、米国特許出願第１５／６６９，８７１号、２０１７年８月４日出願、Ｚｈｏｕ等、名称「ＩＮＴＥＧＲＡＴＥＤ ＡＴＯＭＩＣ ＬＡＹＥＲ ＰＡＳＳＩＶＡＴＩＯＮ ＩＮ ＴＣＰ ＥＴＣＨ ＣＨＡＭＢＥＲ ＡＮＤ ＩＮ−ＳＩＴＵ ＥＴＣＨ−ＡＬＰ ＭＥＴＨＯＤ」に記載されており、その全体が、全ての目的で参照により組み込まれる。
プラズマ室１３２は、全体的な室構造体を含んでよく、室構造体は、室壁１１４及び窓１０６によって画定してよい。窓１０６は、石英又は他の誘電材料から作製してよい。いくつかの実装形態では、プラズマ室１３２は、プラズマ室１３２の内側に配設した基板支持体１１６を含む。いくつかの実装形態では、基板支持体１１６は、基板１１２を支持する静電チャックであり、静電チャック上で堆積／エッチング工程を実施する。静電チャックは、基板１１２を固定、解除する静電電極を含んでよい。フィルタ及びＤＣクランプ電源（図示せず）をこの目的で提供してよい。基板支持体１１６から基板１１２を持ち上げる他の制御システムを提供してもよい。基板支持体１１６は、基板１１２を受け入れ、保持するように構成される。
いくつかの実装形態では、基板支持体１１６は、基板１１２を加熱する加熱器を含んでよい（図示せず）。基板支持体１１６は、約２０℃から約１５０℃の間等、昇温で動作させてよい。温度は、工程動作及び特定のレシピに応じて決まる。いくつかの実装形態では、プラズマ室１３２は、約１ｍトルから約１トルの間の圧力等、特定の圧力で動作してもよい。
いくつかの実装形態では、処理装置１００は、高周波（ＲＦ）電源１２０を含んでよく、高周波（ＲＦ）電源１２０は、基板支持体１１６にバイアスをかける／基板支持体１１６を充電するために使用してよい。ＲＦ電源１２０は、１つ又は複数のＲＦ生成器によって定義することができる。複数のＲＦ生成器を提供する場合、異なる周波数を使用し、様々な同調特性を達成してよい。バイアス整合回路１１８は、ＲＦ電源１２０と基板支持体１１６との間に結合される。このようにして、ＲＦ電源１２０は、基板支持体１１６に接続される。
コイル１３４は、窓１０６にわたって配置される。コイル１３４は、導電材料から作製し、少なくとも１回の完全な巻きを含んでよい。図１に示すコイル１３４は、少なくとも３回の巻きを含む。ＲＦ電源１２１は、ＲＦ電力をコイル１３４に供給するように構成される。整合回路１０２は、ＲＦ電源１２１とコイル１３４との間に結合される。このようにして、ＲＦ電源１２１は、コイル１３４に接続される。いくつかの実装形態では、任意のファラデー・シールド（図示せず）をコイル１３４と窓１０６との間に配置する。ファラデー・シールドは、コイル１３４に対して離間関係で維持してよい。ファラデー・シールドは、窓１０６の真上に配設してよい。ファラデー・シールドは、金属又は他の種がプラズマ室１３２の窓１０６上に堆積するのを防止することができる。
ＲＦ電力は、ＲＦ電源１２１からコイル１３４に供給され、ＲＦ電流をコイル１３４に流す。コイル１３４を流れるＲＦ電流は、電磁界をコイル１３４の周囲に生成することができる。電磁界は、プラズマ室１３２内に誘導電流を発生させ、誘導電流は、プラズマ室１３２内に存在するガス（複数可）に対して作用し、プラズマを生成する。プラズマからの様々なイオン及び／又はラジカルは、基板１１２と相互作用し、堆積動作又はエッチング動作を実施することができる。
いくつかの実装形態では、処理装置１００は、任意で、プラズマ格子（図示せず）を含み、プラズマ格子は、プラズマ室１３２を上側部分と下側部分とに分割するために使用してよい。プラズマ格子を使用し、プラズマ室１３２の下側部分内の高温電極の量を制限してよい。いくつかの実装形態では、処理装置１００は、プラズマ室１３２の下側部分に存在するプラズマがイオン−イオン・プラズマであり、プラズマ室１３２の上側部分に存在するプラズマが電子−イオン・プラズマであるように動作するように設計されている。
処理ガスは、プラズマ室１３２の上部から第１のガス注入器１０４を通じて、及び／又はプラズマ室１３２の側部から第２のガス注入器１１０を通じてプラズマ室１３２に導入してよい。処理ガスは、気化させた液体前駆体又は気化させた固体前駆体を含んでよく、固体前駆体は、処理装置１００の上流の固体供給源蒸発器（図示せず）内で気化してよい。１つ又は複数の反応ガスは、第１のガス注入器１０４及び／又は第２のガス注入器１１０を通じて供給してよい。いくつかの実装形態では、ガス注入器１０４、１１０は、シャワーヘッドに取り替えてよい。様々な種類の作業で異なるガスをプラズマ室１３２に供給するため、更なる又は他のガスの供給を行ってよいことは理解されよう。
ガス（複数可）をプラズマ室１３２に注入する様々な様式は、処理ガス、気化させた液体前駆体及び／又は気化させた固体前駆体を様々な場所からプラズマ室１３２に供給してよいことを示す。いくつかの実装形態では、第１のガス注入器１０４のみを使用する。いくつかの実装形態では、第２のガス注入器１１０のみを使用する。他の実装形態では、第１のガス注入器１０４及び第２のガス注入器１１０の両方を使用する。いくつかの実装形態では、マニホルド１２２は、様々なガス・ラインのそれぞれにどのガスを供給するかを制御する。マニホルド１２２は、あらゆる種類のガス（反応ガス、キャリア・ガス、前駆体ガス等）を様々なガス・ラインのいずれかから供給するのを可能にする。いくつかの実装形態では、キャリア・ガスは、酸素（Ｏ2）、窒素（Ｎ2）、及びヘリウム（Ｈｅ）等のガスを含むことができる。ガスは、混合せずにプラズマ室１３２に導入するか、又はプラズマ室１３２に導入する前に他のガスと混合してよい。
マニホルド１２２は、送出システム１２８内のそれぞれの送出システムからの出力を選択、切替え、及び／又は混合するために使用してよい。送出システム１２８は、いくつかの実装形態では、エッチング・ガス送出システム１２７及び液体送出システム１２９を含んでよい。エッチング・ガス送出システム１２７は、エッチング剤ガスを出力するように構成してよい。エッチング剤ガスの例は、限定はしないが、塩素（Ｃｌ2）、臭化水素（ＨＢｒ）及び六フッ化硫黄（ＳＦ6）を含む。液体送出システム１２９は、液体前駆体を供給するように構成してよく、液体前駆体は、ＡＬＤ工程において、気化され、蒸気の形態で送出される。気化させた液体前駆体は、プラズマ室１３２に導入してよく、基板１１２の表面上に吸着させてよい。プラズマを使用して、吸着した前駆体を変換し、吸着制限量のフィルムを形成してよい。例示的液体前駆体は、式：ＣxＨyＮzＯaＳｉbの化学組成を有してよい。
真空ポンプ１３０は、プラズマ室１３２に接続し、プラズマ室１３２から処理ガスを引き出し、特定の圧力をプラズマ室１３２内で維持するために使用してよい。弁１２６を排気ポンプ１２４と真空ポンプ１３０との間に配設し、プラズマ室１３２に加えられる真空吸込み量を制御してよい。いくつかの実装形態では、真空ポンプ１３０は、１つ又は２つの段階の機械式乾式ポンプ及び／又はターボ分子ポンプとすることができる。いくつかの実装形態では、真空ポンプ１３０は、プラズマ室１３２を浄化するため、ＡＬＤ工程の完了後、毎回起動してよい。
処理装置１００は、クリーン・ルーム又は作製施設内に設置する場合、設備（図示せず）に結合してよい。設備には、処理ガス、真空、温度の制御、及び環境粒子制御をもたらす配管を含む。これらの設備は、標的作製施設を設置する際に処理装置１００に結合してよい。更に、処理装置１００は、搬送室に結合してよく、搬送室は、ロボットが自動化を使用して基板を搬送し、プラズマ室１３２に出し入れ可能にする。
いくつかの実装形態では、システム制御器１０８（１つ又は複数の物理的若しくは論理的制御器）は、処理装置１００の動作の一部又は全てを制御する。システム制御器１０８は、１つ又は複数のメモリ・デバイス及び１つ又は複数のプロセッサを含んでよい。プロセッサは、中央処理ユニット（ＣＰＵ）又はコンピュータ、アナログ及び／若しくはデジタル入力／出力接続器、ステッパ・モータ制御器板並びに他の同様の構成要素を含んでよい。適切な制御動作を実施する命令は、プロセッサ上で実行される。これらの命令は、システム制御器１０８に関連付けたメモリ・デバイス上に保存してよく、メモリ・デバイスは、ネットワーク上に提供してよい。いくつかの実装形態では、システム制御器１０８は、システム制御ソフトウェアを実行する。
システム制御ソフトウェアは、以下の室動作条件：ガスの混合及び／又は組成、室圧力、室温度、ウエハ／ウエハ支持体温度、基板に印加するバイアス（様々な実装形態ではバイアスはゼロであってよい）、コイル若しくは他のプラズマ生成構成要素に印加する周波数及び電力、基板位置、基板移動速度、及びツールによって実施する特定の工程の他のパラメータのあらゆる１つ又は複数の適用タイミング及び／又は大きさを制御する命令を含んでよい。システム制御ソフトウェアは、あらゆる適切な様式で構成してよい。例えば、様々な処理ツール構成要素のサブルーチン又は制御オブジェクトは、様々な処理ツール工程の実行に必要な処理ツール構成要素の制御動作に書き込んでよい。システム制御ソフトウェアは、あらゆる適切なコンピュータ可読プログラミング言語で符号化してよい。
いくつかの実施形態では、システム制御ソフトウェアは、上記した様々なパラメータを制御する入力／出力制御（ＩＯＣ）順序付け命令を含む。例えば、半導体製作工程の各段階は、システム制御器１０８によって実行する１つ又は複数の命令を含んでよい。ある段階のための工程条件を設定する命令は、例えば、対応するレシピ段階内に含んでよい。いくつかの実装形態では、レシピ段階は、順次構成してよく、添加工程におけるステップを、この工程段階の間、特定の順序で実行するようにする。例えば、レシピは、エッチング動作を実施するように構成し、エッチング動作のそれぞれの間に実施されるＡＬＤ工程の１つ又は複数のサイクルを含んでよい。
いくつかの実装形態では、システム制御器１０８は、以下の動作のうち１つ又は複数を実施する命令により構成される：プラズマ室１３２において、フィーチャ・マスク・パターンを形成するため、基板１１２の第１の層をエッチングする動作であって、フィーチャ・マスク・パターンは、フィーチャ・マスク・パターンによって形成される複数の構造体の所望の幅よりも小さい幅を有する、エッチング動作；プラズマ室１３２において、ＡＬＤによってフィーチャ・マスク・パターン上に第１の不活性化層を堆積する動作であって、第１の不活性化層は、フィーチャ・マスク・パターンの幅を所望の幅に増大させる厚さで堆積される、堆積動作；及びプラズマ室１３２において、所望の幅を有する複数の構造体を形成するため、基板１１２の第２の層をエッチングする動作。エッチング動作及び堆積動作は、プラズマ室１３２内に真空破壊を導入せずに実施される。いくつかの実装形態では、システム制御器１０８は、以下の動作：プラズマ室１３２内でＡＬＤによる堆積及びエッチングを繰り返す動作、を実施するように更に構成される。
いくつかの実施形態では、他のコンピュータ・ソフトウェア及び／又はプログラムを実装してよい。この目的で、プログラム又はプログラム部分の例は、基板配置プログラム、処理ガス組成制御プログラム、圧力制御プログラム、加熱器制御プログラム、及びＲＦ電力供給制御プログラムを含む。
場合によっては、システム制御器１０８は、ガス濃度、基板の移動及び／又はコイル１３４に供給する電力及び／又は基板支持体１１６を制御する。システム制御器１０８は、例えば、適切な濃度（複数可）で必要な反応ガス（複数可）を提供する１つ又は複数の入口ガス流を生成するため、関連する弁の開閉によってガス濃度を制御してよい。基板の移動は、例えば、必要に応じて移動する基板配置システムを向けることによって制御してよい。コイル１３４に供給する電力及び／又は基板支持体１１６は、特定のＲＦ電力レベルを供給するように制御してよい。格子を使用する場合、ＲＦ電力は、プラズマ室１３２の上側部分に電子−イオン・プラズマを生成し、プラズマ室１３２の下側部分にイオン−イオン・プラズマを生成するように、システム制御器１０８によって調節してよい。更に、システム制御器１０８は、電子−イオン・プラズマをプラズマ室１３２の下側部分に生成しないような条件下、基板支持体１１６に電力を供給するように構成してよい。
システム制御器１０８は、（例えば、電力、電位、圧力等が特定の閾値に到達した場合の）センサ出力、動作のタイミング（例えば、工程内の特定の時間で弁を開放する）に基づき、又はユーザから受信した命令に基づき、これら及び他の態様を制御してよい。
いくつかの実装形態では、システム制御器１０８はシステムの一部であり、システムは上述の例の一部であってよい。そのようなシステムは、半導体処理機器を備えることができ、半導体処理機器は、１つ又は複数の処理ツール、１つ又は複数の室、処理及び／又は特定の処理構成要素（ウエハ台、ガス流システム等）のための１つ又は複数のプラットフォームを含む。これらのシステムは、半導体ウエハ又は基板の処理前、その間及びその後にシステムの動作を制御する電子機器と共に一体化してもよい。これらの電子機器は、「制御器」と呼んでよく、１つ若しくは複数のシステムの様々な構成要素又は下位部品を制御してよい。システム制御器１０８は、処理要件及び／又はシステムの種類に応じて、処理ガスの送出、温度の設定（例えば、加熱及び／又は冷却）、圧力の設定、真空の設定、電力の設定、ＲＦ生成器の設定、ＲＦ整合回路の設定、周波数の設定、流量の設定、流体送出の設定、位置及び動作の設定、基板搬送出し入れツール、及び他の搬送ツール、並びに／又は特定のシステムに接続若しくはインターフェース接続したロードロックを含め、本明細書で開示する工程のいずれかを制御するようにプログラムしてよい。
大まかに言うと、システム制御器１０８は、様々な集積回路、論理、メモリ、及び／又はソフトウェアを有する電子機器として定義してよく、命令を受信し、命令を発行し、動作を制御し、洗浄動作を可能にし、終了点測定を可能にする、等のものである。集積回路は、プログラム命令を記憶するファームウェアの形態のチップ、デジタル信号プロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）として定義されるチップ及び／又はプログラム命令（例えば、ソフトウェア）を実行する１つ又は複数のマイクロプロセッサを含んでよい。プログラム命令は、様々な個々の設定（又はプログラム・ファイル）の形態でシステム制御器１０８に連絡される命令であってよく、半導体基板上で、又は半導体基板向けに、又はシステムに対して、特定の工程を実行する動作パラメータを定義する。動作パラメータは、いくつかの実施形態では、１つ又は複数の層、材料、金属、酸化物、シリコン、シリコン二酸化物、表面、回路及び／又は基板のダイを作製する間、１つ又は複数の処理ステップを達成する工程技師によって定義されるレシピの一部であってよい。
システム制御器１０８は、いくつかの実装形態では、コンピュータの一部であるか、又はコンピュータに結合してよく、コンピュータは、システムと一体化されるか、システムに結合するか、他の方法でシステムにネットワーク化されるか、又はそれらの組合せである。例えば、システム制御器１０８は、基板処理に対する遠隔アクセスを可能にし得る「クラウド」又はｆａｂホスト・コンピュータ・システムの全て若しくは一部内にある。コンピュータは、システムへの遠隔アクセスを可能にし、製造動作に関する現在の経過を監視し、過去の製造動作の履歴を調査し、複数の製造動作から傾向若しくは性能メトリックを調査し、現在の処理のパラメータを変更し、現在の処理に追従する処理ステップを設定する、又は新たな工程を開始してよい。いくつかの例では、遠隔コンピュータ（例えば、サーバ）は、ネットワーク上で工程レシピをシステムに提供することができ、ネットワークには、ローカル・ネットワーク又はインターネットを含んでよい。遠隔コンピュータは、ユーザ・インターフェースを含んでよく、ユーザ・インターフェースは、パラメータ及び／又は設定の入力又はプログラム化を可能にし、これらのパラメータ及び／又は設定は、次に、遠隔コンピュータからシステムに伝達される。いくつかの例では、システム制御器１０８は、データの形態で命令を受信し、命令は、１つ又は複数の動作の間に実施すべき処理ステップのそれぞれに対するパラメータを指定する。パラメータは、実施する工程の種類、及びシステム制御器１０８がインターフェース接続又は制御するように構成したツールの種類に特定である場合があることを理解されたい。したがって、上記のように、システム制御器１０８は、例えば、１つ又は複数の離散型制御器を備えることによって分散してよく、１つ又は複数の離散型制御器は、一緒にネットワーク化され、本明細書で説明する工程及び制御等、共通の目的に向かって働く。そのような目的のための分散システム制御器１０８の一例は、（プラットフォーム・レベルで、又は遠隔コンピュータの一部として等）遠隔に位置する１つ又は複数の集積回路と通信している、室上の１つ又は複数の集積回路であり、室上での工程を制御するように組み合わせられる。
限定はしないが、例示的システムは、プラズマ・エッチング室若しくはモジュール、堆積室若しくはモジュール、スピンリンス室若しくはモジュール、金属めっき室若しくはモジュール、クリーン室若しくはモジュール、斜縁エッチング室若しくはモジュール、物理蒸着（ＰＶＤ）室若しくはモジュール、化学蒸着（ＣＶＤ）室若しくはモジュール、原子層堆積法（ＡＬＤ）室若しくはモジュール、原子層エッチング（ＡＬＥ）室若しくはモジュール、イオン注入室若しくはモジュール、組み立てライン室若しくはモジュール、並びに半導体基板の作製及び／若しくは製造に関連付けるか若しくは使用してよいあらゆる他の半導体処理システムを含んでよい。
上記のように、工程ステップ又はツールによって実施するステップに応じて、システム制御器１０８は、他のツール回路若しくはモジュール、他のツール構成要素、クラスタ・ツール、他のツール・インターフェース、隣接ツール、近隣ツール、工場全体に置かれるツール、主コンピュータ、別のシステム制御器１０８、又は半導体製造工場内のツールの場所の間若しくは積み下ろしポート間で基板の容器を運搬する材料搬送で使用されるツールのうち１つ又は複数と通信してよい。
ＦｉｎＦＥＴ半導体デバイス
半導体デバイス内のデバイス・フィーチャが縮小し、ピッチがより小さくなるにつれて、半導体産業は、平面相補型金属酸化物半導体（ＣＭＯＳ）トランジスタから３次元（３Ｄ）ＦｉｎＦＥＴ半導体デバイス構成に移行している。ＦｉｎＦＥＴは、チャネル制御の改善及び短チャネル効果の低減をもたらす。従来の平面トランジスタにおいてゲートをチャネルの上に配置するのではなく、ＦｉｎＦＥＴは、ゲートをチャネルの周囲に有し、静電気の制御を両側にもたらす。３Ｄデバイス構成は、デバイス・フィーチャの縮小及びより小さいピッチに伴う制御の問題を生じさせるような寄生容量及び限界寸法をもたらす。このことにより、ゲート長及びピッチの規模縮小をもたらし、現在のパターニング方法に伴う問題を生じさせる。
図２は、例示的ＦｉｎＦＥＴ半導体デバイスの３次元概略を示す斜視図である。ＦｉｎＦＥＴ半導体デバイス２００は、基板２０２を含み、基板２０２は、半導体基板であってよい。いくつかの実装形態では、基板２０２は、とりわけ、シリコン、ゲルマニウム、シリコンゲルマニウム、インジウムアンチモン化物、鉛テルル化物、インジウムヒ化物、インジウムリン化物、ガリウムヒ化物及びガリウムアンチモン化物等の半導体材料を含む。いくつかの実装形態では、基板２０２は、バルク・シリコン材料又は絶縁体上シリコン（ＳＯＩ）構造体を含むことができる。
ＦｉｎＦＥＴ半導体デバイス２００は、基板２０２から延在する１つ又は複数の半導体フィン２０４（例えば、シリコン・フィン）を更に含む。１つ又は複数の半導体フィン２０４は、あらゆる適切な半導体材料を含んでよい。いくつかの実装形態では、１つ又は複数の半導体フィン２０４は、リソグラフィ及びエッチング方法等の適切なパターニング方法の使用により、基板２０２から形成してよい。いくつかの実装形態では、１つ又は複数の半導体フィン２０４には、注入方法を通じてドープし、ｐ型又はｎ型不純物を１つ又は複数の半導体フィン２０４に導入してよい。
ＦｉｎＦＥＴ半導体デバイス２００は、基板２０２上に絶縁材料層２３０を更に含み、絶縁材料層２３０は、１つ又は複数の半導体フィン２０４の少なくとも下側部分を取り囲む。１つ又は複数の半導体フィン２０４の上側部分は、絶縁材料層２３０から突出してよい。絶縁材料層２３０は、１つ又は複数の半導体フィン２０４の上側部分が絶縁材料層２３０の上表面の上に延在するように、平坦化してよい。絶縁材料層２３０は、シリコン酸化物（ＳｉＯx）又はシリコン窒化物（ＳｉxＮy）等のあらゆる適切な絶縁材料を含んでよい。いくつかの実装形態では、絶縁材料層２３０は、シャロー・トレンチ・アイソレーション（ＳＴＩ）構造体等の分離構造体である。分離構造体は、電気的干渉又はクロストークを制限するように働く。
ＦｉｎＦＥＴ半導体デバイス２００は、１つ又は複数の半導体フィン２０４の部分にわたりゲート構造体２１０を更に含む。いくつかの実装形態では、ゲート構造体２１０は、ゲート誘電体層（図示せず）、１つ又は複数のスペーサ（図示せず）、及びゲート電極２１５を含んでよい。ゲート電極２１５は、ポリシリコン（ｐｏｌｙ−Ｓｉ）、多結晶シリコンゲルマニウム（ｐｏｌｙ−ＳｉＧｅ）、金属窒化物、金属ケイ化物、金属酸化物又は金属等の導電材料を含んでよい。いくつかの実装形態では、ゲート電極２１５は、ｐｏｌｙ−Ｓｉを含む。いくつかの実装形態では、ゲート構造体２１０は、１つ又は複数の半導体フィン２０４のそれぞれの中心部分にわたり形成される。いくつかの実装形態では、多重ゲート構造体２１０は、多重半導体フィン２０４にわたり形成される。図２は２つの半導体フィン２０４及び１つのゲート構造体２１０のみを示しているが、様々な実装形態は、より多い若しくはより少ない半導体フィン２０４及び／又はより多いゲート構造体２１０を含み得ることは理解されよう。
１つ又は複数の半導体フィン２０４は、ゲート構造体２１０の両側を通じて延在してよい。１つ又は複数の半導体フィン２０４は、ゲート構造体２１０に直交して延びてよい。ゲート構造体２１０は、１つ又は複数の半導体フィン２０４の側壁と交差してよい。いくつかの実装形態では、１つ又は複数の半導体フィン２０４は、互いに対して実質的に平行であってよい。
表面２０４ａは、１つ又は複数の半導体フィン２０４の上表面である。ゲート構造体２１０の一方の側から延在する１つ又は複数の半導体フィン２０４の表面２０４ａは、ソース領域に対応する一方で、ゲート構造体２１０のもう一方の側から延在する１つ又は複数の半導体フィン２０４の表面２０４ｂは、ドレイン領域に対応する。ゲート構造体２１０は、ＦｉｎＦＥＴ半導体デバイス２００のチャネル領域（図示せず）にわたり配設してよく、チャネル領域は、ソース領域とドレイン領域との間にある。
いくつかの実装形態では、ＦｉｎＦＥＴ半導体デバイス２００は、任意で、ライナ（ｌｉｎｅｒ）２１２を含み、ライナ２１２は、基板２０２の半導体材料を絶縁材料層２３０から分離してよい。いくつかの実装形態では、ＦｉｎＦＥＴ半導体デバイス２００は、任意で、１つ又は複数のゲート誘電体層（図示せず）を含み、１つ又は複数のゲート誘電体層は、ゲート構造体２１０から絶縁材料層２３０を分離し得る絶縁材料層２３０にわたり形成される。いくつかの実装形態では、ＦｉｎＦＥＴ半導体デバイス２００は、任意で、ゲート構造体２１０にわたりゲート・マスク２５０を含む。ゲート・マスク２５０は、様々なパターニング工程の間、ゲート構造体２１０を保護するあらゆる適切なソフト・マスク又はハード・マスク材料を含んでよい。いくつかの実装形態では、ゲート・マスク２５０は、シリコン酸化物、シリコン窒化物、シリコン酸窒化物等のハード・マスク材料、又は他の適用可能な材料を含む。ゲート・マスク２５０は、ゲート構造体２１０を形成し、１つ又は複数の半導体フィン２０４を露出させるエッチング工程の後、完全な状態のままであってよい。
エッチング動作は、最終ゲート構造体２１０の輪郭を形成する際に施してよい。いくつかの実装形態では、プラズマ・エッチング方法により、ゲート材料を通じてエッチングし、最終ゲート構造体２１０を形成する。この方法を「ゲート・エッチング」と呼んでよい。様々な実装形態では、このゲート・エッチング方法は、上に重なるゲート・マスク２５０を有するポリシリコンをエッチングすることを伴ってよく、残りのポリシリコンは、最終ゲート構造体２１０の形状／位置である。ゲート・エッチングがゲート材料を通じて進行するにつれて、ゲート・エッチングは、ゲート構造体２１０に直交して延びる１つ又は複数の半導体フィン２０４に遭遇する。ゲート・エッチングは、ゲート材料のエッチングに選択的であり、１つ又は複数の半導体フィン２０４をエッチングしない。ゲート・エッチングは、残りのゲート材料を通じて絶縁材料層２３０の上表面までエッチングしてよい。しかし、ゲート材料を通じて１つ又は複数の半導体フィン２０４の上表面から絶縁材料層２３０の上表面までエッチングする際、垂直エッチング外形を維持することが望ましい場合がある。それ以外の場合、ゲート構造体２１０は、凹入外形を有することがあり、崩壊の危険性又は先細外形を伴い、性能の損失を伴う。先細外形は、ゲート構造体２１０、半導体フィン２０４の少なくとも１つ及び絶縁材料層２３０の上表面が交差する３次元（３Ｄ）隅２６０に残渣材料をもたらすことがある。残渣材料がどのように３Ｄ隅２６０に形成され得るかについての一例は、図３Ａ〜図３Ｂでより詳細に説明する。技術ノードが縮小し、ピッチがより小さくなるにつれて、ゲート・エッチングにおける垂直エッチング外形を維持し、凹入外形又は先細外形を回避する一方で、ＦｉｎＦＥＴ半導体デバイス２００の限界寸法を維持する際に問題が存在することがある。この問題は、ＦｉｎＦＥＴ半導体デバイス２００の３Ｄ隅２６０でより顕著であることがある。
３Ｄ隅の残渣物
図３Ａは、従来のゲート・エッチング前の、ゲートの破断図、フィンの破断図、及び例示的な一部作製ＦｉｎＦＥＴ半導体デバイスの概略上面図である。図３Ｂは、従来のゲート・エッチング及び副産物再堆積後の、図３Ａのゲートの破断図、フィンの破断図、及び一部作製ＦｉｎＦＥＴ半導体デバイスの概略上面図である。本明細書で使用するゲート破断図は、ゲート方向に平行に延びる眺めである。言い換えれば、ゲート構造体は、ゲート破断図の頁内に延在し、頁から外に延在する。本明細書で使用するフィン破断図は、フィン方向に平行に延びる眺めである。言い換えれば、半導体フィンは、フィン破断図の頁内に延在し、頁から外に延在する。
ゲート・エッチングを実施する前、一部作製ＦｉｎＦＥＴ半導体デバイス３００は、半導体基板から半導体フィン３０８のセットを画定し、半導体フィン３０８の下側部分の周囲に絶縁材料層３０６を形成し、半導体フィン３０８の上側部分にわたり及び上側部分の周囲にゲート層３０４を形成し、ゲート層３０４の部分にわたりゲート・マスク３０２を形成することによって形成してよい。ゲート・マスク３０２は、ゲート・エッチングの後に形成されるゲート構造体３１０の輪郭をパターニングする際にマスクとして働き、半導体フィン３０８はそれぞれ、ゲート・マスク３０２に直交して延びてよい。いくつかの実装形態では、薄い不活性化材料層（図示せず）を半導体フィン３０８上に配設し、ゲート・エッチングの間、半導体フィンを保護してよい。
ゲート層３０４は、ゲート・エッチングの前、半導体フィン３０８を囲み、覆ってよい。ゲート・エッチングは、ゲート層３０４を絶縁材料層３０６の上表面までエッチングし、ゲート層３０４を除去し、半導体フィン３０８、及びゲート・マスク３０２の下にあるゲート層３０４の輪郭はエッチングしない。ゲート・エッチングは、ゲート層３０４を除去し、図３Ｂに示すＦｉｎＦＥＴ半導体デバイス３２０のゲート構造体３１０を形成する。実質的に垂直な外形を有するゲート構造体３１０を形成するために、いくつかの実施形態によるゲート・エッチングは、異方性垂直エッチングである。ゲート・エッチングは、垂直ゲート外形を実質的に維持し、疎構造体と密構造体との間のローディングを最小化し、中心から縁部までの不均一性を最小化することが望ましい。更に、いくつかの実装形態によるゲート・エッチングは、半導体フィン３０８上に配設されるフィン材料又はあらゆる不活性化材料に対して、ゲート材料に選択的である。例えば、ゲート材料（例えば、ポリシリコン）のエッチング率は、半導体フィン３０８上に配設される不活性化材料（例えば、酸化物）のエッチング率よりも少なくとも１００倍、少なくとも３００倍、少なくとも５００倍、又は少なくとも１０００倍大きくてよい。したがって、ゲート・エッチングが、他の露出材料に対して、ゲート材料に高度に選択的であることも望ましい。
いくつかの実装形態では、従来のゲート・エッチング方法は、臭素含有反応物、塩素含有反応物、フッ素含有反応物又はそれらの組合せ等のエッチング剤を使用するプラズマ・エッチング方法であってよい。例えば、エッチング剤は、塩素（Ｃｌ2）、臭化水素（ＨＢｒ）、四フッ化炭素（ＣＦ4）、及び六フッ化硫黄（ＳＦ6）、トリフルオロメタン（ＣＨＦ3）又はそれらの組合せを含んでよい。ゲート層３０４のポリシリコンに対する従来のゲート・エッチング方法の間、エッチング剤は、ポリシリコンと反応し、揮発性副産物及び不揮発性副産物を形成してよい。例えば、従来のゲート・エッチング方法の間に形成し得る揮発性副産物は、シリコン四塩化物（ＳｉＣｌ4）、シリコン四臭化物（ＳｉＢｒ4）又はそれらの組合せを含んでよい。従来のゲート・エッチング方法の間に形成し得る不揮発性副産物は、シリコン三塩化物（ＳｉＣｌ3）、シリコン二塩化物（ＳｉＣｌ2）、シリコン三臭化物（ＳｉＢｒ3）、シリコン二臭化物（ＳｉＢｒ2）又はそれらの組合せを含んでよい。いくつかの実装形態では、揮発性副産物は、高エネルギー電子又は他の種と反応、解離し、不揮発性副産物を生成してよい。そのような不揮発性副産物は、「包括的副産物」と呼んでもよい。包括的副産物は、典型的には、ゲート・マスク３０２上で観察される。
ポリシリコンとエッチング剤との間の揮発性反応副産物は、処理室からポンプでくみ出すか又は他の方法で除去してよい。ポリシリコンとエッチング剤との間の不揮発性反応副産物は、ゲート・エッチング工程の間、ゲート・マスク３０２、ゲート構造体３１０及び半導体フィン３０８の側壁及び表面上に吸着、付着又は他の様式で生成してよい。不揮発性副産物は、図３Ｂに示すように、ゲート・マスク３０２及びゲート構造体３１０の側壁及び表面上に堆積し、第１の不活性化副産物層３１２を生成してよい。更に、不揮発性副産物は、図３Ｂに示すように、半導体フィン３０８の側壁及び表面上に堆積し、第２の不活性化副産物層３１４を生成してよい。そのような不揮発性副産物は、エッチング前線周囲の不十分なＣｌ／Ｂｒのために揮発性ＳｉＣｌ4又はＳｉＢｒ4を生成してよく、こうした不揮発性副産物を「局所副産物」と呼んでよい。前述のように、薄い不活性化層（図示せず）は、従来のゲート・エッチング工程の前に、半導体フィン３０８の少なくとも上表面上に配設してよく、第２の不活性化副産物層３１４は、より多くの保護のために薄い不活性化層に追加してよい。
不揮発性副産物は、従来のゲート・エッチング工程の間、ゲート構造体３１０及び半導体フィン３０８を保護する不活性化材料として働いてよい。したがって、従来のゲート・エッチング方法は、エッチング副産物再堆積のためのプラズマベースの不活性化技法をもたらし、このエッチング副産物を使用し、側壁外形を維持し、ゲート構造体３１０及び半導体フィン３０８への側方エッチングを回避することができる。いくつかの実装形態では、従来のゲート・エッチング方法は、「フラッシュ」不活性化方法を含んでよい。「フラッシュ」不活性化方法とは、酸素（Ｏ2）、二酸化炭素（ＣＯ2）及び／又は窒素（Ｎ2）等のガスを衝突させ、解離ラジカルのプラズマを生成し、表面と反応させ、材料（例えば、酸化物又は窒化物）の不活性化層を表面上に生成することを指してよい。例えば、プラズマ供給源は、短時間量の間、ＲＦ電力をガスに印加してよく、短時間量は、約０．５秒から約５秒の間の範囲であってよい。従来のゲート・エッチング方法が、酸素「フラッシュ」不活性化方法を含む場合、ゲート・マスク３０２、ゲート構造体３１０及び半導体フィン３０８の側壁及び表面上に生成される不揮発性副産物は、シリコン酸塩化物（ＳｉＯＣｌ3）及びシリコン酸臭化物（ＳｉＯＢｒ3）等の酸化物を含んでよい。第１の不活性化副産物層３１２及び第２の不活性化副産物層３１４は、「フラッシュ」不活性化方法から生成した酸化物を含んでよく、酸化物は、従来のゲート・エッチング工程の間、ゲート構造体３１０及び半導体フィン３０８に更なる保護をもたらす。
従来のゲート・エッチング方法は、エッチングするフィーチャの縦横比に左右されることがあり、より多くの不揮発性副産物がゲート構造体３１０の上部及び半導体フィン３０８の上部付近に堆積されることになる。より高い縦横比及びより小さい限界寸法（ＣＤ）空間により、ゲート構造体３１０の上部及び半導体フィン３０８の上部付近で反応するプラズマからより多くのエッチング剤及び不活性化をもたらすことがある。図３Ｂにおいて、第１の不活性化副産物層３１２は、ゲート・マスク３０２及びゲート構造体３１０の上部に隆起部又は突出部として生成されることがあり、第２の不活性化副産物層３１４も、半導体フィン３０８の上部に隆起部又は突出部として生成されることがある。第１の不活性化副産物層３１２は、ゲート構造体３１０の垂直ゲート外形を保護する遮蔽マスクとして働き、第２の不活性化副産物層３１４は、半導体フィン３０８を保護する遮蔽マスクとして働く。しかし、第１の不活性化副産物層３１２及び第２の不活性化副産物層３１４の隆起部のそれぞれは、従来のゲート・エッチングの指向性イオンが、ゲート層３０４の下にある部分をエッチングするのを妨害することがある。特に、第１の不活性化副産物層３１２及び第２の不活性化副産物層３１４の隆起部は、指向性イオンが到達することができない領域にわたって「不感部（ｓｈａｄｏｗ）」を形成する。図３Ｂの上面図に示すように、第１の不活性化副産物層３１２及び第２の不活性化副産物層３１４は、半導体フィン３０８及びゲート構造体３１０が交差する隅３１６で集束することがある。隅３１６は、図２のＦｉｎＦＥＴ半導体デバイス２００内の３Ｄ隅２６０に対応してよい。第１の不活性化副産物層３１２による遮蔽及び第２の不活性化副産物層３１４による遮蔽は、３Ｄ隅３１６におけるゲート層３０４の除去に困難を生じさせる。このことにより、ＦｉｎＦＥＴ半導体デバイス３５０の３Ｄ隅３１６に残渣ゲート材料もたらし、性能の損失をもたらすことがある。
３Ｄ隅３１６における残渣ゲート材料を軽減する試みには、ゲート・エッチング工程において等方性エッチング成分を加えることを含む。等方性エッチング成分は、３Ｄ隅３１６における残渣ゲート材料の少なくとも一部を除去し得るが、等方性エッチング成分は、制御不可能な凹入外形及び側方ＣＤ損失をもたらすことがある。
一体化したエッチング／ＡＬＤによる不活性化
本開示の実装形態は、原位置でのＡＬＤ及びエッチングを使用して、一部作製ＦｉｎＦＥＴ半導体デバイスを不活性化し、ゲート・エッチングを実施する方法に関する。ＦｉｎＦＥＴ半導体デバイスを不活性化し、エッチングする原位置でのＡＬＤ及びエッチング技法は、前述のエッチング副産物再堆積を最小化するか又は回避する。本開示の不活性化技法は、ゲート・マスク、１つ又は複数のゲート構造体及び１つ又は複数の半導体フィンの表面及び側壁上に薄型共形不活性化層を形成する。薄型共形不活性化層は、ゲート層を１つ又は複数の対応する半導体フィンの１つ又は複数の上表面まで部分的にエッチングした後、ＡＬＤによって堆積してよい。次に、ゲート層は、薄型共形不活性化層を堆積した後、絶縁材料層の上表面までエッチングされる。ゲート・エッチング動作及びＡＬＤ動作は、プラズマ室内で実施してよい。したがって、ＡＬＤステップ及びエッチング・ステップのサイクルは、同じ室又はツールで実施される。いくつかの実装形態では、ＡＬＤステップ及びエッチング・ステップのサイクルは、図１で説明したプラズマ処理装置内で実施される。
堆積及びエッチングのために個別の室を使用すると、処理時間、処理ステップ、及び費用を増大させ、これにより、処理能力に悪影響を与える。更に、個別の室を使用すると、基板をある室から別の室に搬送することを必要とし、これにより、真空破壊を伴い、望ましくない材料又は粒子が入って基板と接触する可能性を増大させる。このことにより、基板上の材料機能性及び／又は完全性の損失がもたらされることがある。更に、洗浄工程は、一般に、エッチング工程と堆積工程との間で必要とされ、洗浄工程は、基板上の材料特性及び構造に影響を与えることがある。例えば、希釈フッ化水素（ＨＦ）酸による洗浄工程は、マスク構造に影響を与え、性能に悪影響を与えることがある。
図４Ａは、従来のエッチング方法及びＡＬＤ方法を使用する、基板搬送のための例示的工程フローを示す。図４Ａにおけるそのような工程フローは、上記で説明したゲート・エッチング方式に限定されず、従来のエッチング方法及びＡＬＤ方法を使用する他の方式にも適用してよいことを理解されたい。図４Ａにおいて、基板は、ブロック４０１で、エッチング室内に準備され、エッチング・ステップを受け、ブロック４０３で、クリーン室に搬送され、洗浄ステップを受け、ブロック４０５で、ＡＬＤ室に搬送され、ＡＬＤステップを受け、ブロック４０７で、同じ又は異なるクリーン室に再度搬送され、洗浄ステップを受け、ブロック４０９で、同じ又は異なるエッチング室に再度搬送される。エッチング−堆積−エッチング・シーケンスを実施する際、基板は、３〜５の異なる室を通じて、４回の基板搬送を受けることがある。いくつかの実装形態では、ブロック４０１でのエッチング・ステップは、ゲート層を部分的にエッチングし、ブロック４０５でのＡＬＤステップは、ＦｉｎＦＥＴ半導体デバイスの構造体を不活性化し、ブロック４０９でのエッチング・ステップは、ゲート層を完全にエッチングし、ＦｉｎＦＥＴ半導体デバイスの最終ゲート構造体を画定してよい。
ＦｉｎＦＥＴ半導体デバイスの構造体を不活性化する一方で、異なるツールによるエッチング・ステップ及び堆積ステップの実施に付随する問題を回避するため、プラズマ・エッチング室を利用し、堆積を実施するように適合させてよい。プラズマ・エッチング室内で利用される従来の堆積方法は、化学蒸着（ＣＶＤ）法及びプラズマ化学蒸着（ＰＥＣＶＤ）法を含んでよい。しかし、そのような堆積法は、典型的には、共形ではない膜を堆積するものである。より詳細には、こうした堆積方法は、縦横比に左右され、より開放したスペーサ又はより広いピッチにおいてより多くの材料を堆積させ、異なる縦横比の構造体又はフィーチャにわたり非共形の堆積をもたらす。特に、疎フィーチャに対するＣＤバイアスが、密フィーチャに対するＣＤバイアスよりも大きい場合、密フィーチャ内よりも、疎フィーチャ内により多くの堆積が生じる。
本開示の実装形態は、プラズマ室におけるＡＬＤステップとエッチング・ステップとの一体化に関する。ＡＬＤを別の室で実施するのではなく、ＣＶＤ／ＰＥＣＶＤを同じ室で使用するのではなく、原位置でのＡＬＤを使用することによって、独立型ＡＬＤツール及び更なる洗浄ツールをなくすか又は低減する。更に、処理時間及び費用は、更なる基板搬送及び洗浄時間をなくすことによって低減される。更に、原位置でのＡＬＤを使用すると、基板を望ましくない材料、雰囲気及び／又は湿気に露出させ得る基板搬送の間（例えば、原位置以外での堆積と洗浄との間）の真空破壊を回避する。原位置でのＡＬＤの使用は、異なる縦横比の構造体又はフィーチャにわたる非均一な堆積の影響も低減する。原位置でのＡＬＤは、上記図１の処理装置１００内のプラズマ室等のプラズマ・エッチング室内で実施されるＡＬＤを指してよい。
図４Ｂは、一体化したエッチング方法及びＡＬＤ方法を使用する、基板搬送のための例示的工程フローを示す。図４Ｂにおけるそのような工程フローは、上記で説明したゲート・エッチング方式に限定されず、ＡＬＤ方法及びエッチング方法を使用する他の方式にも適用してよいことを理解されよう。図４Ｂにおいて、基板は、エッチング室内に準備され、ブロック４５１で、エッチング・ステップを受け、ブロック４５３で、同じエッチング室内に維持されてＡＬＤステップを受け、ブロック４５５で、同じエッチング室内に維持されてエッチング・ステップを受け、ブロック４５７で、クリーン室に運搬されて洗浄ステップを受ける。エッチング−堆積−エッチング・シーケンスを実施する際、基板は、２つの異なる室を通じて、１回の基板搬送を受けてよい。いくつかの実装形態では、ブロック４５１でのエッチング・ステップは、ゲート層を部分的にエッチングし、ブロック４５３でのＡＬＤステップは、ＦｉｎＦＥＴ半導体デバイスの構造体を不活性化し、ブロック４５５でのエッチング・ステップは、ゲート層をエッチングし、ＦｉｎＦＥＴ半導体デバイスの最終ゲート構造体を画定してよい。
図５は、いくつかの実装形態による、エッチング方法及びＡＬＤ方法を使用して、ＦｉｎＦＥＴ半導体デバイスを不活性化し、形成する例示的方法の流れ図である。方法５００における動作は、異なる順序で実施してよい、及び／又は異なる、より少ない若しくは更なる動作で実施してよい。図５は、図６Ａ〜図６Ｄを参照しながら説明する。
方法５００のブロック５１０の前に、方法５００は、任意で、ＦｉｎＦＥＴ半導体デバイスの半導体基板から１つ又は複数の半導体フィンを画定することを含んでよい。１つ又は複数の対応する半導体フィンは、半導体基板上に配設した絶縁材料層の上表面にわたり延在するように画定してよい。絶縁材料層は、１つ又は複数の半導体フィンの下側部分の周囲に配設してもよい。１つ又は複数の半導体フィンの上側部分は、絶縁材料層の上表面の上に延在してよい。いくつかの実装形態では、１つ又は複数の半導体フィン及び半導体基板は、シリコン、ゲルマニウム又はそれらの組合せ等、半導体の特性をもつ材料を含んでよい。いくつかの実装形態では、絶縁材料層は、シリコン酸化物又はシリコン窒化物等の絶縁材料を含んでよい。いくつかの実装形態では、１つ又は複数の半導体フィンの画定は、半導体基板をエッチングし、半導体基板から延在するフィン形状を形成することと、半導体基板上及び１つ又は複数の半導体フィンの下側部分の周囲に絶縁材料層を堆積することと、絶縁材料層を平坦化することとを含んでよく、１つ又は複数の半導体フィンの上側部分が露出され、絶縁材料層の上表面から延在するようにする。
いくつかの実装形態では、方法５００は、任意で、１つ又は複数の半導体フィンを画定した後、１つ又は複数の対応する半導体フィンの上側部分にわたり及び上側部分の周囲にゲート層を堆積することを含んでよい。ゲート層は、絶縁材料層の上表面上に配設してもよい。ゲート層は、１つ又は複数の半導体フィンの上側部分を囲み、覆ってよい。いくつかの実装形態では、ゲート層は、ポリシリコン又は金属を含んでよい。
いくつかの実装形態では、方法５００は、任意で、ゲート層を堆積した後、ゲート層にわたりゲート・マスクを形成することを含んでよい。ゲート・マスクは、ゲート層上に堆積し、パターニングし、ＦｉｎＦＥＴ半導体デバイスのゲート構造体の最終輪郭を画定するゲート層の部分をマスクしてよい。１つ又は複数の半導体フィンは、ゲート層上でゲート・マスクに直交して延びてよい。いくつかの実装形態では、ゲート・マスクは、シリコン酸化物、シリコン窒化物又はシリコン酸窒化物等のハード・マスク材料を含んでよい。
図６Ａは、いくつかの実装形態による、ゲート・エッチング前の、ゲートの破断図、フィンの破断図、及び例示的な一部作製ＦｉｎＦＥＴ半導体デバイスの概略上面図である。ゲート・エッチングを実施する前、一部作製ＦｉｎＦＥＴ半導体デバイス６００は、半導体基板から半導体フィン６０８のセットを画定し、半導体フィン６０８の下側部分の周囲に絶縁材料層６０６を形成し、半導体フィン６０８の上側部分にわたり及び上側部分の周囲にゲート層６０４を形成し、ゲート層６０４の部分にわたりゲート・マスク６０２を形成することによって形成してよい。ゲート・マスク６０２は、ゲート・エッチングの後に形成されるゲート構造体６１０の輪郭をパターニングする際のマスクとして働き、半導体フィン６０８はそれぞれ、ゲート・マスク６０２に直交して延びてよい。ゲート層６０４は、ゲート・エッチングの前、半導体フィン６０８を囲い、覆うか、又は長手方向に延在する半導体フィン６０８の上表面及び側壁を少なくとも囲んでよい。図６Ａの上面図及びゲート破断図において、半導体フィン６０８は見えず、ゲート層６０４によって覆われている。
図５に戻ると、方法５００のブロック５１０において、ＦｉｎＦＥＴ半導体デバイスのゲート層は、プラズマ室内で、１つ又は複数の対応する半導体フィンの１つ又は複数の上表面までエッチングされる。エッチングは、１つ又は複数の対応する半導体フィンの１つ又は複数の上表面が露出された際に停止してよい。いくつかの実装形態では、不活性化材料層（例えば、酸化物層）は、１つ又は複数の半導体フィン上に配設し、ゲート・エッチングの間、１つ又は複数の半導体フィンを保護してよく、エッチングが不活性化材料層で停止できるようにする。エッチングは、部分ゲート・エッチングを実施し、１つ又は複数の半導体フィンの間又は直接隣接する空間内の残りのゲート層はエッチングしない。プラズマ室は、後続のエッチング工程及び堆積工程を実施するように構成してよい。プラズマ室の態様は、図１の処理装置１００に関して説明してよい。
ブロック５１０で実施するエッチングは、他の露出材料に対して、ゲート層のゲート材料に選択的である異方性プラズマ・エッチングであってよい。例えば、エッチングは、エッチング中に遭遇し得るハード・マスク材料及び不活性化材料に対して、ポリシリコンに選択的であってよい。エッチングを実施するため、例えば、Ｃｌ2、ＨＢｒ、ＣＦ4、ＳＦ6、ＣＨＦ3又はそれらの組合せを含むプラズマ生成ガスからプラズマを生成してよい。したがって、ブロック５１０で実施されるエッチングは、臭素含有反応物、塩素含有反応物、フッ素含有反応物又はそれらの組合せを含んでよいエッチング剤を伴う。いくつかの実装形態では、プラズマ生成ガスは、Ｏ2及びＣＯ2等の酸素含有ガスを含まない。概して、プラズマベースの「フラッシュ」不活性化方法等のプラズマ方法における酸素含有ガスは、不揮発性エッチング副産物再堆積の形成に寄与する。このことにより、エッチング副産物再堆積による酸化物の生成を最小化又はなくす。したがって、ブロック５１０で実施されるエッチングは、酸素含有ガスを実質的に含まない。
いくつかの実装形態では、ブロック５１０で実施されるエッチング内で生成されるプラズマは、イオン駆動プラズマであってよく、イオン駆動プラズマ（例えば、イオン−イオンのプラズマ）は、電子駆動プラズマ（例えば、電子−イオンのプラズマ）と比較して、電子よりも高い割合のイオンの負に帯電した種を含んでよい。しかし、ブロック５１０におけるエッチング内で生成されるプラズマは、必ずしもイオン駆動プラズマではないことは理解されよう。プラズマ条件は、イオン駆動プラズマを生成するように最適化してよい。イオン駆動プラズマは、異方性エッチング方法において適用してよく、ゲート外形又はＣＤに対する影響は最小である。エッチングが１つ又は複数の対応する半導体フィンの１つ又は複数の上表面まで進行する際、ゲート外形は、最小の側方ＣＤ損失で維持される。側方ＣＤ損失に関して、本開示全体にわたって本明細書で使用する「最小側方ＣＤ損失」とは、元のＣＤの５％以下の側方ＣＤ損失を指す。例えば、最小側方ＣＤ損失は、５ｎｍ以下の側方ＣＤ損失を指してよい。
いくつかの実装形態では、プラズマ格子を使用し、プラズマ室を分割し、イオン−イオンのプラズマの生成を促進してよい。プラズマ格子の一例は、米国特許第９，６３３，８４６号、Ｐａｔｅｒｓｏｎ等、２０１５年１１月３０日出願、名称「ＩＮＴＥＲＮＡＬ ＰＬＡＳＭＡ ＧＲＩＤ ＡＰＰＬＩＣＡＴＩＯＮ ＦＯＲ ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＦＡＢＲＩＣＡＴＩＯＮ」に記載されており、その全体が全ての目的のために参照により組み込まれる。イオン駆動プラズマは、プラズマ室における不揮発性エッチング副産物、特に、包括的副産物を伴う不揮発性エッチング副産物の生成を低減し得る。
図６Ｂは、いくつかの実装形態による第１のゲート・エッチング後の、図６Ａのゲートの破断図、フィンの破断図、及び例示的な一部作製ＦｉｎＦＥＴ半導体デバイスの概略上面図である。ゲート層６０４の少なくとも一部は、第１のゲート・エッチングの後、一部作製ＦｉｎＦＥＴ半導体デバイス６２０内で除去される。ゲート層６０４の一部は、半導体フィン６０８の上表面まで除去される。ゲート・マスク６０２の下にあるゲート層６０４、並びに半導体フィン６０８の間及び直接隣接する空間内のゲート層６０４の他の部分は、第１のゲート・エッチングの後、残存している。第１のゲート・エッチングは、ゲート層６０４のゲート材料に選択的であり、ゲート・マスク６０２及び半導体フィン６０８をさほどエッチングせず、第１のゲート・エッチングは、次に形成されるゲート電極／構造体に対して実質的に垂直な外形を維持するように異方性である。図６Ｂの上面図において、半導体フィン６０８の上表面は、露出され、残りのゲート層６０４によって囲まれている。
図５に戻ると、方法５００のブロック５２０では、第１の不活性化層は、プラズマ室において、原子層堆積（ＡＬＤ）によって、ゲート層及び１つ又は複数の半導体フィンの露出表面上に堆積される。露出表面は、ゲート層の少なくとも側壁及び１つ又は複数の対応する半導体フィンの１つ又は複数の上表面を含む。いくつかの実装形態では、第１の不活性化層は、ゲート・マスク、ゲート層及び１つ又は複数の半導体フィンの露出表面（側壁を含む）上に少なくとも共形に堆積される。ブロック５２０におけるＡＬＤは、動作間における真空破壊を導入させずに、ブロック５１０におけるエッチングと同じプラズマ室内で実施される。
ＡＬＤは、逐次自己停止反応を使用して薄い材料層を堆積させる技法である。典型的には、ＡＬＤのサイクルは、基板表面に少なくとも１つの反応物を送出して吸着させ、次に、吸着した反応物を１つ又は複数の反応物と反応させて部分的な膜の層を生成する動作を含む。ＣＶＤ技法とは異なり、ＡＬＤ方法は、層ごとの単位で膜を堆積させる表面自己停止堆積反応を使用する。典型的なＡＬＤサイクルは、以下を含んでよい：（ｉ）前駆体材料を投入し、基板表面上に送出し、吸着させることと、（ｉｉ）室から過剰な前駆体材料を除去し、自己停止単層を基板表面上に残すことと、（ｉｉｉ）反応物材料を送出し、吸着した前駆体材料と反応させることと、（ｉｖ）未反応の反応物材料を除去するか、又は室から副産物を反応させること。投入ステップは、自己停止するように前駆体材料を吸着させてよく、活性部位が前駆体材料によって占められると、更なる前駆体材料は、基板表面上にほとんど又は全く吸着されない。反応物材料は、同様に、自己停止するように又は吸着を停止するように前駆体材料と反応してよい。除去ステップは、任意で実施してよく、過剰な前駆体材料、反応副産物、及び／又は未反応の反応物材料を室から取り除き、これにより、ＡＬＤサイクルを完了させる。ＡＬＤを使用すると、高い縦横比のフィーチャの場合でさえ、高度に共形の膜に高ステップ・カバレッジを提供し得る。
第１の不活性化層は、ＡＬＤによって、ゲート・マスク、ゲート層及び１つ又は複数の半導体フィンの露出表面上に共形に堆積してよい。第１の不活性化層を共形に堆積するＡＬＤ方法は、１回又は複数のサイクルにおいて行ってよく、各サイクルは、ある吸着制限量の不活性化材料をゲート・マスク、ゲート層及び１つ又は複数の半導体フィンの露出表面上に生成する。各サイクルは、制御量の前駆体材料を基板表面に送出して自己制限様式で基板表面上に吸着させる投入ステップを含んでよい。このことは、基板表面を飽和させる「浸漬」としても公知である。各サイクルは、投入ステップの後、変換ステップを更に含んでよく、反応物材料を前駆体材料と反応させるように基板表面上に提供し、ある吸着制限量の不活性化材料を形成させる。反応物材料は、反応ガスを含んでよく、ＲＦ電源は、プラズマ室内で反応ガスのプラズマを生成する。反応ガスは、例えば、酸素含有ガス（例えば、Ｏ2）又は窒素含有ガス（例えば、Ｎ2若しくはＮＨ3）を含んでよい。ラジカル及び他の荷電種の反応ガスは、前駆体材料と反応し、前駆体材料をある吸着制限量の不活性化材料に変換する。いくつかの実装形態では、反応ガスは、約０．５秒から約５秒の間等、比較的短い時間量でＲＦ電力の送出に露出され、プラズマを生成し、前駆体材料を変換する。このことは、基板表面上で、比較的短い時間量で送出されるＲＦ電力からのプラズマを使用して前駆体材料を変換する「フラッシュ」動作として公知である。いくつかの実装形態では、除去ステップは、過剰な前駆体材料、反応副産物及び／又は未反応の反応物材料をプラズマ室から取り除き、サイクルを完了させてよい。いくつかの実装形態では、投入ステップ及び変換ステップは、不活性化層の所望の厚さが堆積されるまで繰り返してよい。
第１の不活性化層は、例えば、酸化物（例えば、ＳｉＯx）又は窒化物（例えばＳｉxＮy）を含んでよい。第１の不活性化層は、ゲート・マスクの真下にあるゲート層を保護するように働き、これにより、ブロック５３０で説明したエッチング工程等の後続のエッチング工程の間、ＦｉｎＦＥＴ半導体デバイス内に次に形成されるゲート電極／構造体のための側壁保護層として働く。エッチング副産物再堆積において上記で説明したような不活性化材料の隆起部を形成するのではなく、第１の不活性化層は、次に形成されるゲート電極／構造体のゲート外形に共形に従う。言い換えれば、第１の不活性化層は、後続のエッチング工程における側壁のゲート外形を「凍結させる」ものである。１つ又は複数の対応する半導体フィンの１つ又は複数の上表面上に堆積した第１の不活性化層は、ブロック５３０で説明したエッチング工程等の後続のエッチング工程の間、１つ又は複数の半導体フィンに対する保護も追加してよい。
第１の不活性化層は、ＡＬＤによって共形に堆積され、８５％超、９０％超又は９５％超のステップ・カバレッジ等、高ステップ・カバレッジを有してよい。第１の不活性化層の高い共形性により、ゲート・マスク、ゲート層、及び１つ又は複数の対応する半導体フィンの１つ又は複数の上表面の露出表面に沿って比較的均一な厚さの第１の不活性化層をもたらす。ＡＬＤによって堆積される第１の不活性化層は、露出表面を不活性化するように働き、ＣＤに対する影響を制限するように比較的薄い。いくつかの実装形態では、第１の不活性化層の厚さは、約０．１ｎｍから約５ｎｍの間、又は約０．５ｎｍから約３ｎｍの間であってよい。いくつかの実装形態では、形成されるゲート・マスク又はゲート電極／構造体の幅は、第１の不活性化層の厚さよりも大きい。例えば、ゲート・マスクの幅は、約５ｎｍから約５０ｎｍの間であり、形成されるゲート電極／構造体の幅は、約５ｎｍから約５０ｎｍの間である。したがって、第１の不活性化層の堆積からのＣＤゲインが最小化される。
図６Ｃは、いくつかの実装形態によるＡＬＤ不活性化後の、図６Ｂのゲートの破断図、フィンの破断図、及び例示的な一部作製ＦｉｎＦＥＴ半導体デバイスの概略上面図である。一部作製ＦｉｎＦＥＴ半導体デバイス６４０において、不活性化層６１２は、ゲート・マスク６０２、ゲート層６０４及び半導体フィン６０８の露出表面（側壁を含む）上に堆積される。露出表面は、ゲート・マスク６０２の下にあるゲート層６０４及び半導体フィン６０８の上表面の側壁を含む。不活性化層６１２は、比較的薄く、ゲート・マスク６０２、ゲート層６０４及び半導体フィン６０８の露出表面に沿って共形であり、半導体フィン６０８は、ゲート・マスク６０２の下にあるゲート層６０４の垂直外形を共形に辿る。図６Ｃの上面図において、半導体フィン６０８、ゲート層６０４及びゲート・マスク６０２の上表面は、不活性化層６１２によって覆われる。
図５に戻ると、方法５００のブロック５３０において、ＦｉｎＦＥＴ半導体デバイスのゲート層は、プラズマ室内で、絶縁材料層の上表面までエッチングされ、１つ又は複数のゲート構造体を画定し、１つ又は複数の半導体フィンは、１つ又は複数のゲート構造体に直交して延びる。エッチングは、最終的に、絶縁材料層の上表面が露出した際に停止してよい。ブロック５３０におけるエッチングは、動作間における真空破壊を導入させずに、ブロック５１０におけるエッチング及びブロック５２０における堆積と同じプラズマ室内で実施される。
エッチングは、ゲート・エッチングを実施し、１つ又は複数の半導体フィンの間又は直接隣接する空間内の残りのゲート層を除去する。エッチングは、１つ又は複数の半導体フィンの間の空間内に凹部、トレンチ又はフィーチャを形成する。ブロック５３０で実施されるエッチングは、異方性プラズマ・エッチングであってよく、１つ又は複数の半導体フィン及び１つ又は複数のゲート構造体内に凹入外形又は先細外形が形成されるのを最小化する。エッチングは、１つ又は複数のゲート構造体のゲート外形を最小の側方ＣＤ損失で維持する。エッチングは、１つ又は複数の半導体フィンのフィン外形も最小の側方ＣＤ損失で維持する。（約８ｎｍ以下である）かなりわずかなＣＤ空間でさえ、ブロック５３０でエッチング後に残る残渣ゲート材料は、ごくわずか〜無である。いくつかの実装形態では、エッチングすることにより、１つ又は複数のゲート構造体、１つ又は複数の半導体フィン、及び絶縁材料層の上表面が交差する３次元（３Ｄ）隅における残渣材料を除去する。
ブロック５１０で実施したエッチングのように、ブロック５３０で実施されるエッチングは、他の露出材料（例えば、第１の不活性化層）から、ゲート層のゲート材料に選択的であり、酸素含有ガスを含有しなくてよい。エッチングを実施するため、例えば、Ｃｌ2、ＨＢｒ、ＣＦ4、ＳＦ6、ＣＨＦ3又はそれらの組合せを含むプラズマ生成ガスからプラズマを生成してよい。したがって、ブロック５３０で実施されるエッチングは、臭素含有反応物、塩素含有反応物、フッ素含有反応物又はそれらの組合せを含んでよいエッチング剤を伴う。いくつかの実装形態では、プラズマ生成ガスは、Ｏ2及びＣＯ2等の酸素含有ガスを含まず、これにより、エッチング副産物再堆積による酸化物の生成を最小化するか又はなくす。いくつかの実装形態では、ブロック５３０で実施されるエッチングにおいて生成されるプラズマは、イオン駆動プラズマであってよい。
ブロック５３０におけるエッチングは、単一エッチング動作として実施してよいが、ブロック５３０におけるエッチングは、１つ又は複数のエッチング−堆積−エッチング動作として実施してよいことは理解されよう。言い換えれば、部分ゲート・エッチングは、部分的に、ゲート層の第１の部分を通じて特定の深さまで進行し、ゲート層の第２の部分を通じてゲート・エッチングを再開する前にＡＬＤ不活性化工程が続いてよい。いくつかの実装形態では、ブロック５３０におけるエッチングは、プラズマ室においてゲート層の第１の部分を第１の深さまで部分的にエッチングすることと、プラズマ室において、ＡＬＤによってゲート層及び１つ又は複数の半導体フィンの露出表面（側壁を含む）上に第２の不活性化層を堆積することと、プラズマ室において、ゲート層の第２の部分を第２の深さまで完全又は部分的にエッチングすることとを含む。このエッチング−堆積−エッチング・シーケンスは、ゲート層を所望の深さまで除去し、絶縁材料層の上表面に到達するまで繰り返してよい。このシーケンスは、真空破壊を動作間で導入させずに、同じプラズマ室内で繰り返してよい。
ＡＬＤによって堆積される第２の不活性化層は、ゲート・エッチングの間、１つ又は複数の半導体フィンを保護する側壁保護層として働いてよい。エッチング副産物再堆積において上記で説明したような不活性化材料の隆起部を形成するのではなく、第２の不活性化層は、１つ又は複数の半導体フィンのフィン外形に共形に従う。言い換えれば、第２の不活性化層は、後続のエッチング工程における側壁のフィン外形を「凍結させる」ものである。
図６Ｄは、いくつかの実装形態による第２のゲート・エッチング後の、図６Ｃのゲートの破断図、フィンの破断図、及び例示的なＦｉｎＦＥＴ半導体デバイスの概略上面図である。ＦｉｎＦＥＴ半導体デバイス６６０は、第２のゲート・エッチング後、ゲート構造体６１０の最終輪郭を含む。第２のゲート・エッチングは、ゲート層６０４を絶縁材料層６０６の上表面まで除去し、半導体フィン６０８を露出させ、ゲート構造体６１０を形成する。半導体フィン６０８は、ゲート構造体６１０に直交して延びる。半導体フィン６０８がゲート構造体６１０と交差する隅６１６において、ゲート層６０４からの残渣ゲート材料はわずか〜無である。第２のゲート・エッチングは、残渣ゲート材料を隅６１６から実質的に除去する。不活性化層６１２は、第２のゲート・エッチングの間、ゲート構造体６１０のゲート外形を最小側方ＣＤ損失で維持してよい。第２のゲート・エッチング後のゲート構造体６１０のゲート外形は、実質的に垂直であってよい。いくつかの実装形態では、更なる不活性化層６１４は、半導体フィン６０８の側壁上に堆積し、第２のゲート・エッチングの間、半導体フィン６０８のフィン外形を最小側方ＣＤ損失で維持してよい。更なる不活性化層６１４は、ＡＬＤによって、第２のゲート・エッチングのエッチング動作の間に共形に堆積し、半導体フィン６０８のフィン外形に従ってよい。不活性化層６１２及び更なる不活性化層６１４の一方又は両方は、エッチング動作の間、ゲート構造体６１０及び半導体フィン６０８に強固な保護をもたらし、指向性イオンが到達することができない領域にわたって「不感部」を形成させない。図６Ｃの上面図において、絶縁材料層６３０が露出され、不活性化層６１２、６１４は、ゲート構造体６１０及び半導体フィン６０８の側壁に沿って形成される。
結び
上記の実施形態は、理解を明快にする目的である程度詳細に説明してきたが、特定の変更及び修正を添付の特許請求の範囲内で行ってよいことは明らかであろう。本実施形態の方法、システム及び装置を実施する多くの代替様式があることに留意されたい。したがって、本実施形態は、限定的ではなく、例示的とみなすべきであり、実施形態は、本明細書で示す詳細に限定すべきではない。

Claims (17)

  1. 方法であって、
    プラズマ室において、フィン電界効果トランジスタ（ＦｉｎＦＥＴ）半導体デバイスのゲート層を、前記ＦｉｎＦＥＴ半導体デバイスの１つ又は複数の対応する半導体フィンの１つ又は複数の上表面までエッチングすることと、
    前記プラズマ室において、原子層堆積（ＡＬＤ）によって、前記ゲート層及び前記１つ又は複数の半導体フィンの露出表面上に第１の不活性化層を堆積することと、
    前記ＦｉｎＦＥＴ半導体デバイス内に１つ又は複数のゲート構造体を画定するため、前記プラズマ室において、前記ゲート層を前記ＦｉｎＦＥＴ半導体デバイスの絶縁材料層の上表面までエッチングすることと
    を含み、前記１つ又は複数の半導体フィンは、前記１つ又は複数のゲート構造体に直交して延びる、方法。
  2. 請求項１に記載の方法であって、
    前記ゲート層は、ポリシリコンを含む、方法。
  3. 請求項１に記載の方法であって、
    前記ゲート層を前記絶縁材料層の上表面までエッチングすることは、
    前記プラズマ室において、前記ゲート層の第１の部分を第１の深さまでエッチングすることと、
    前記プラズマ室において、ＡＬＤによって、前記ゲート層及び前記１つ又は複数の半導体フィンの露出表面上に第２の不活性化層を堆積することと、
    前記プラズマ室において、前記ゲート層の第２の部分を前記絶縁材料層の上表面までエッチングすることと
    を含む、方法。
  4. 請求項１に記載の方法であって、
    前記ゲート層を前記１つ又は複数の対応する半導体フィンの１つ又は複数の上表面までエッチングする前、半導体基板から前記１つ又は複数の半導体フィンを画定することと、
    前記ゲート層を前記１つ又は複数の対応する半導体フィンの１つ又は複数の上表面までエッチングする前、前記１つ又は複数の半導体フィンの上側部分にわたり及び前記上側部分の周囲に前記ゲート層を堆積することと
    を更に含む、方法。
  5. 請求項１に記載の方法であって、
    前記１つ又は複数の対応する半導体フィンの１つ又は複数の上表面までエッチングする前、前記ゲート層にわたりゲート・マスクを形成すること
    を更に含み、前記ゲート・マスクは、前記１つ又は複数のゲート構造体を形成する領域を画定する、方法。
  6. 請求項５に記載の方法であって、
    前記第１の不活性化層は、前記ゲート・マスクの下にある前記ゲート層の側壁上に共形に堆積される、方法。
  7. 請求項１〜６のいずれか一項に記載の方法であって、
    前記第１の不活性化層の厚さは、約０．５ｎｍから約３ｎｍの間であり、前記ゲート構造体のそれぞれの幅は、約５ｎｍから約５０ｎｍの間である、方法。
  8. 請求項１〜６のいずれか一項に記載の方法であって、
    前記プラズマ室において、前記ゲート層を前記１つ又は複数の対応する半導体フィンの１つ又は複数の上表面までエッチングし、ＡＬＤによって堆積し、前記ゲート層を前記絶縁材料層の上表面までエッチングする動作は、前記動作の間に真空破壊を導入させずに実施される、方法。
  9. 請求項１〜６のいずれか一項に記載の方法であって、
    前記ゲート層を前記１つ又は複数の対応する半導体フィンの１つ又は複数の上表面までエッチングする際、及び前記ゲート層を前記絶縁材料層の上表面までエッチングする際のそれぞれにおいて、エッチング剤は、酸素含有ガスを実質的に含有しない、方法。
  10. 請求項９に記載の方法であって、
    前記エッチング剤は、臭素含有反応物、塩素含有反応物、又はそれらの組合せを含む、方法。
  11. 請求項１〜６のいずれか一項に記載の方法であって、
    前記１つ又は複数のゲート構造体の外形は、前記ゲート層を前記絶縁材料層の上表面までエッチングした後、実質的に垂直である、方法。
  12. 請求項１〜６のいずれか一項に記載の方法であって、
    前記ゲート層を前記１つ又は複数の対応する半導体フィンの１つ又は複数の上表面までエッチングすること、及び前記ゲート層を前記絶縁材料層の上表面までエッチングすることは、側方限界寸法（ＣＤ）損失が最小である状態で行われる、方法。
  13. 請求項１〜６のいずれか一項に記載の方法であって、
    前記ゲート層を前記絶縁材料層の上表面までエッチングすることにより、前記１つ又は複数のゲート構造体、前記１つ又は複数の半導体フィン及び前記絶縁材料層が交差する各隅から前記ゲート層を除去する、方法。
  14. 請求項１〜６のいずれか一項に記載の方法であって、
    前記ゲート層を前記１つ又は複数の対応する半導体フィンの１つ又は複数の上表面までエッチングする前、前記１つ又は複数の対応する半導体フィンの１つ又は複数の上表面のそれぞれは、酸化物層を含む、方法。
  15. 請求項１〜６のいずれか一項に記載の方法であって、
    前記１つ又は複数のゲート構造体は、互いに対して平行であり、前記１つ又は複数の対応する半導体フィンは、互いに対して平行であり、前記１つ又は複数の半導体フィンは、前記１つ又は複数のゲート構造体を通じて延在する、方法。
  16. 請求項１から６のいずれか一項に記載の方法であって、
    前記第１の不活性化層は、シリコン酸化物（ＳｉＯx）を含む、方法。
  17. 請求項１から６のいずれか一項に記載の方法であって、
    ＡＬＤによる前記第１の不活性化層の堆積は、
    前記プラズマ室に、前記ゲート層及び前記１つ又は複数の対応する半導体フィンの１つ又は複数の上表面上に吸着する前駆体を導入することと、
    ある吸着制限量の前記第１の不活性化層を形成するため、プラズマにより前記前駆体を変換することと、
    所望の厚さの前記第１の不活性化層が、前記ゲート層及び前記１つ又は複数の半導体フィンの露出表面上に堆積されるまで、前記前駆体を導入し、前記前駆体を変換する動作を繰り返すことと
    を含む、方法。
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