CN108076667A - 非平面晶体管界面的基于氘的钝化 - Google Patents

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Abstract

公开了用于非平面晶体管界面的基于氘的钝化的技术。在某些情况下，该技术可以包括在包括氘的气氛中在一系列温度、压强和时间下对包括晶体管的集成电路结构进行退火。在某些情况下，该退火工艺可能在高达50个大气压的压强下执行以增加穿透集成电路结构并到达要被钝化的界面的氘的量。要被钝化的界面可以包括例如晶体管导电沟道和邻接晶体管栅极电介质之间的界面和/或子沟道半导体和邻接浅沟槽隔离氧化物之间的界面。这样的界面是可能包括例如杂质、不完整键悬空键和断裂键的陷阱位点的常见位置，并且因此这样的界面可以受益于基于氘的钝化以改进晶体管的性能和可靠性。

Description

非平面晶体管界面的基于氘的钝化
技术领域
本发明涉及非平面晶体管界面的基于氘的钝化。
背景技术
finFET是在薄半导体材料条带（通常被称为鳍）周围构建的晶体管。该晶体管包括标准的场效应晶体管（FET）节点，其包括栅极、栅极电介质、源极区和漏极区。该器件的导电沟道存在于鳍的外侧上在栅极电介质下面。具体来说，电流沿着鳍的两个侧壁（垂直于衬底表面的侧）/在该两个侧壁内、以及沿着鳍的顶部（平行于衬底表面的侧）流动。因为这种配置的导电沟道本质上沿着该鳍的三个不同的外部、平面区存在，所以这种finFET设计有时被称为三栅极晶体管。finFET是非平面晶体管配置的一个示例。其他类型的非平面配置也是可得到的，诸如所谓的双栅极finFET，在其中导电沟道主要仅沿着鳍的两个侧壁（而不沿着鳍的顶部）存在；垂直沟道FET，在其中垂直鳍或线包括将源极和漏极分离的栅极；以及纳米线或纳米带FET，在其中栅极完全环绕一个或多个导电沟道。存在与非平面晶体管相关联的许多非平凡的问题。
附图说明
图1A-B图示根据本公开的一个实施例的包括鳍式晶体管的集成电路的基于氘的钝化。
图2A-B图示根据本公开的一个实施例的包括具有子鳍隔离的鳍式晶体管的集成电路的基于氘的钝化。
图3A-B图示根据本公开的一个实施例的包括具有可变鳍高度的鳍式晶体管的集成电路的基于氘的钝化。
图4A-B图示根据本公开的一个实施例的包括纳米线晶体管的集成电路的基于氘的钝化。
图5A-B图示根据本公开的一个实施例的包括垂直沟道晶体管的集成电路的基于氘的钝化。
图6图示根据本公开的一个实施例的利用使用本文中公开的技术形成的集成电路结构或器件实施的计算系统。
具体实施方式
公开了用于非平面晶体管界面的基于氘的钝化的技术。在某些情况下，该技术可以包括在包括氘（以及可能地，氢和/或其他材料）的气氛中在一系列温度、压强和时间下对包括晶体管的集成电路结构进行退火。在某些情况下，该退火工艺可能在高达50个大气压的压强下执行以增加穿透集成电路结构并到达要被钝化的界面的氘的量。要被钝化的界面可以包括例如晶体管导电沟道和邻接晶体管栅极电介质之间的界面和/或子沟道半导体和邻接浅沟槽隔离氧化物之间的界面。这样的界面是可能包括例如杂质、不完整键悬空键和断裂键的陷阱位点的常见位置，并且因此这样的界面可以受益于基于氘的钝化以改进晶体管的性能和可靠性。鉴于本公开，许多变化和配置将是显然的。
总体概述
在finFET以及其他非平面晶体管结构的形成期间，杂质或缺陷形成在栅极堆叠和导电沟道的界面处。这样的缺陷可以包括悬空键或界面陷阱，并且这样的缺陷还可以形成在子鳍区中、鳍和隔离材料的界面处、以及其他高密度界面态。例如，在沟道和栅极电介质的界面处的悬空键可以生成对晶体管阈值电压（Vt）产生影响的界面电荷。因此，界面电荷中的变化可以引起Vt的变化，从而导致不希望的晶体管不稳定性。所形成的杂质可以被钝化以最小化它们对晶体管性能和可靠性的影响。然而，杂质可能在界面形成之后形成，使得难以到达那些界面以用于钝化目的。此外，因为栅极介电层越来越薄（例如小于5nm的厚度），所以它们之间的沟道变得更难以钝化。诸如次大气压的基于氢的钝化之类的技术在其钝化高度缩放非平面晶体管中的栅极堆叠和结/隔离界面的效率方面受限制。
因此，并且根据本公开的一个或多个实施例，公开了用于非平面晶体管界面的基于氘的钝化的技术。要被钝化的界面包括但不限于：导电沟道和栅极堆叠之间的界面（例如沟道材料和栅极电介质之间的界面）；以及子沟道半导体材料和邻接隔离材料之间的界面（例如子鳍区和周围的氧化物材料之间的界面）。如先前描述的，这样的界面可以包括作为例如在那些界面处的高密度和/或晶体管结构被高度缩放的结果的杂质或缺陷（例如悬空键、界面陷阱等等）。该杂质和缺陷可能负面影响晶体管性能和可靠性，从而引起诸如例如增加的截止状态泄露和寄生电容的问题。在一些实施例中，该技术包括在包括氘（D）的气氛中对非平面晶体管结构进行退火，使得氘穿透该结构并到达要被钝化的界面。当氘到达包括例如不完整键和/或离子的界面时，氘能够与半导体材料（诸如硅（Si））中的那些界面缺陷反应，以形成硅-氘（Si-D）键，由此减少界面电荷并使界面电荷稳定。
在一些实施例中，用于氘钝化的退火工艺可能包括增大的压强的量（诸如高达50个大气压（例如10、20、30、40或50个大气压的压强）），以增大穿透集成电路结构以到达要被钝化的界面的氘的量。在一些这样的实施例中，在退火工艺中使用的压强的量可能基于在集成电路/晶体管形成工艺流程中的什么阶段执行退火。例如，在一些实施例中，可以在后端处理期间或之后（诸如在晶体管得以用布线互连之后）执行退火工艺。在一些这样的实施例中，可以选择用于执行钝化技术的时序以防止使钝化界面受到高温处理，所述高温处理通常在后端处理期间发生。此外，在一些这样的实施例中，在到达要被钝化的界面之前，氘可能必须穿过1、2、3或更多金属线/层级，并且因此增大的压强的量可以用来确保氘原子到达要被钝化的界面。在一些实施例中，可以结合氘或者替换氘而使用氢（H）。相比于氢，可能希望在钝化技术期间使用氘，例如，因为Si-D键可能比Si-H键更稳定。
本文中以各种方式描述的钝化技术可以使许多不同的晶体管配置和几何结构受益。例如，在一些实施例中，可以在鳍式晶体管配置（诸如finFET和三栅极晶体管）、纳米线/纳米带晶体管配置（也被称为栅极全环绕晶体管）、双栅极晶体管配置、垂直沟道晶体管配置（诸如垂直沟道FET）和隧穿晶体管配置（诸如隧道FET）的形成中使用钝化技术。此外，在一些这样的实施例中，取决于最终使用或目标应用，可以将钝化技术应用于包括子鳍隔离、可变鳍高度或其他变化的晶体管配置。在一些实施例中，钝化技术还可以与平面晶体管配置一起使用。在一些实施例中，钝化技术可以与各种沟道类型或各种类型的金属氧化物半导体（MOS）晶体管配置（诸如p-MOS、n-MOS、和/或互补MOS（CMOS））一起使用。在一些实施例中，要被钝化的界面处的半导体材料或沟道材料可以包括Si、锗（Ge）、SiGe、和/或一种或多种III-V材料。在一些这样的实施例中，要被钝化的界面处的非半导体材料可以是氧化物材料（例如二氧化硅）和/或高k介电材料（例如硅酸铪、硅酸锆、二氧化铪、二氧化锆）。
鉴于本公开，如将显然的是，该钝化技术可以提供许多益处。例如，高密度界面态（诸如晶体管栅极堆叠和晶体管沟道之间的界面）可以被钝化以提高晶体管性能和可靠性。此外，该技术可以被用于高度缩放的晶体管（例如，其中栅极电介质小于5nm、或小于3nm）以及将来的缩放，包括独特的沟道和栅极堆叠材料。更进一步地，该钝化技术可以被应用于结和隔离界面以通过使半导体/氧化物界面处的悬空键饱和来最小化截止状态泄露。仍进一步地，该钝化技术可以与许多不同的晶体管配置和材料（包括本文中描述的配置和材料）一起使用。
在（例如使用扫描/透射电子显微镜（SEM/TEM）、复合映射、二次离子质谱法（SIMS）、飞行时间SIMS（ToF-SIMS）、原子探针成像、局部电极原子探针（LEAP）技术、3D断层摄影术、高分辨率物理或化学分析等）分析时，根据一个或多个实施例配置的结构或器件将有效地示出如本文中以各种方式描述的在一个或多个晶体管界面处的氘钝化。例如，在某些情况下，氘可以位于在非平面晶体管栅极堆叠和沟道之间的界面处。进一步地，在某些情况下，氘可以位于结和隔离界面处。在一些这样的情况下，该钝化技术可以在结/隔离界面处引入氘，以例如通过使这样的半导体/氧化物界面处的悬空键饱和来最小化截止状态泄露。在某些情况下，可以通过测量器件性能来检测在本文中以各种方式描述的包括界面处的氘的钝化技术和器件。例如，在一些这样情况下，可以降低寄生电容和/或可以减小界面陷阱的密度。鉴于本公开，许多配置和变化将是显然的。
架构和方法
图1A-B图示根据本公开的一个实施例的包括鳍式晶体管的集成电路100的基于氘的钝化。如可以看到的，在该示例实施例中，在栅极堆叠（包括栅极电介质132和栅极电极134）以及沟道区112和114的横截面处示出两个鳍式晶体管器件。该晶体管被形成在衬底110上并且通过隔离材料120（诸如将在下面更详细描述的浅沟槽隔离材料（STI））分离。鳍式晶体管器件均还包括源极和漏极（S/D）区，在这里S/D区在沟道区112和114的任一侧上。例如，在晶体管器件包括沟道区112的情况下，源极和漏极中的一个将位于沟道区112的后面（进入页面），并且源极和漏极中的另一个将位于沟道区112的前面（从页面出来），正是鳍式晶体管配置（诸如finFET和三栅极晶体管器件）的典型情况那样。将主要参考图1A-B中图示的集成电路100描述该钝化技术。然而，还利用许多其他不同的晶体管配置来图示钝化技术，如将参考图2A-B、3A-B、4A-B和5A-B更详细描述的。
在一些实施例中，衬底110可以是：块状衬底，其包括例如Si、SiGe、Ge和/或至少一种III-V材料；绝缘体上X（XOI）结构，在这里X是Si、SiGe、Ge和/或至少一种III-V材料并且绝缘体材料是氧化物材料或介电材料或某一其他电绝缘材料；或某一其他适当的多层结构，在这里顶层包括Si、SiGe、Ge和/或至少一种III-V材料。在图1A-B的示例实施例中，鳍111/112和113/114从衬底110形成并且是衬底110原生的，其中左鳍包括有效沟道区112和子鳍部分111并且右鳍包括有效沟道区114和子鳍部分113。该鳍的形成可能已包括（一个或多个）任何适当的工艺。用来形成鳍的示例工艺流程可以包括：在要形成鳍的区域中用硬掩模将衬底110图案化，蚀刻掉没有掩蔽的区域以形成浅沟槽凹部；以及在该凹部中沉积浅沟槽隔离（STI）材料120。在这样的示例工艺流程中，可以使用附加的技术来形成包括鳍的衬底，诸如平坦化工艺、附加蚀刻工艺、或取决于最终使用或目标应用的任何其他适当的工艺。在一些实施例中，可以分别经由蚀刻和沉积工艺来至少部分移除和替换鳍中的一个或多个，在这里新的鳍材料可能与衬底材料110相同或不同，使得鳍的沟道部分被形成在衬底110上并且包括新的鳍材料。
在一些实施例中，鳍111/112和113/114可以被形成为具有变化的宽度和高度。例如，在横纵比俘获（ART）集成方案中，鳍可以被形成为具有特定高宽比以使得当它们稍后被移除或凹进时，所形成的结果得到的沟槽允许所沉积的替换材料中的缺陷随着材料垂直生长而在侧表面（诸如非晶/介电侧壁）上终止，在这里侧壁相对于生长区域的大小来说足够高以便俘获缺陷中的大部分（如果不是全部的话）。将参考图3A-B在本文中更详细地描述包括变化高度的鳍的集成电路结构。在这样的示例情况下，例如鳍的高宽比（h/w）可能大于1，诸如1.5至3。要指出，尽管为了说明的目的在集成电路100上示出仅两个鳍，但是取决于最终使用或目标应用可以形成任何数目的鳍，诸如1个、5个、10个、数百个、数千个、数百万个等。
在一些实施例中，鳍111/112和113/114可以由各种不同的材料（诸如Si、Ge、SiGe、和/或一种或多种III-V材料）形成，无论鳍是衬底110原生的还是形成在衬底110上具有新鳍材料。如本文中以各种方式使用的，示例III-V材料可以包括砷化镓（GaAs）、磷化铟（InP）、砷化铟（InAs）、砷化铟镓（InGaAs）、砷化铝（AlAs）、或砷化铟铝（InAlAs）、或任何其他适当的III-V材料。在一些实施例中，如果利用一种或多种III-V材料来替换鳍，则该材料可以包括III-V材料的单层或多层堆叠，并且这样的多层堆叠可以包括：InP/InGaAs/InAs；GaAs/InP/InAs；GaAs/InGaAs/InAs；GaAs/InAlAs/InAs; InP/InGaAs/InP；GaAs/InAs；GaAs/InGaAs；或InP/InGaAs；或包括两种或更多种III-V材料的任何其他适当的多层堆叠。在其中鳍包括III-V多层堆叠的一些这样的实施例中，例如可以在堆叠底部附近使用高带隙III-V材料（例如，以帮助减小到地的泄露电流），诸如GaAs、InP、InAlAs、或AlAs。此外，在一些这样的实施例中，例如III-V多层堆叠可以在堆叠的顶部附近采用低带隙III-V材料（例如，以帮助与源极和漏极区中的堆叠接触），诸如InAs或InGaAs。在一些实施例中，取决于最终使用或目标应用，可以以任何适当的方式使鳍材料变形和/或对鳍材料进行掺杂。例如，在其中鳍（例如112和/或114）的沟道区包括Si或至少一种III-V材料的一些实施例中，这样的沟道区可以被p型掺杂以形成例如n-MOS晶体管。此外，在其中鳍（例如112和/或114）的沟道区包括SiGe或Ge的一些实施例中，这样的沟道区可以被n型掺杂以例如形成p-MOS晶体管。在一个示例实施例中，沟道区112可以被n型掺杂并且沟道区114可以被p型掺杂，以使得使用相应沟道区112和114形成的两个晶体管可以被组合以形成CMOS器件。
在该示例实施例中，集成电路100包括隔离区120（或STI区），其被形成在子鳍部分111和113之间以防止或最小化从相应沟道区112和114形成的邻近半导体器件之间的电流泄露。STI材料120可以包括任何适当的绝缘材料，诸如一种或多种电介质、氧化物（例如二氧化硅）、或氮化物（例如氮化硅）材料。在一些实施例中，可以基于衬底110的材料来选择该STI材料120。例如，在Si衬底110的情况下，STI材料120可以是二氧化硅或氮化硅。
在该示例实施例中，集成电路100包括栅极堆叠，其包括直接在鳍沟道区112和114上形成的栅极电介质132。该栅极堆叠还包括形成在栅极电介质上的栅极电极134。如还可以在该示例实施例中看到的，集成电路100还包括形成在栅极电极上的栅极填充材料140。可以使用任何适当的技术并且由任何适当的材料来形成栅极电介质和栅极电极。例如，在一些实施例中，栅极堆叠的形成可以包括虚设（dummy）栅极氧化物沉积、虚设栅极电极（例如多晶Si）沉积、和图案化硬掩模沉积。附加的处理可以包括对虚设栅极进行图案化以及沉积/蚀刻间隔物材料。在这样的工艺之后，该方法可以继续绝缘体沉积、平坦化然后虚设栅极电极和栅极氧化物移除以暴露晶体管的沟道区，诸如针对替换金属栅极（RMG）工艺所做的。在打开沟道区之后，可以利用例如高k电介质和替换金属栅极分别替换虚设栅极氧化物和电极。其他实施例可以包括通过任何适当的工艺形成的标准栅极堆叠。还可以执行任何数目的标准后端工艺以帮助完成一个或多个晶体管的形成。
在一些实施例中，该栅极电介质132可以是例如任何适当的氧化物材料（诸如二氧化硅）或高k栅极介电材料。高k栅极介电材料的示例包括例如氧化铪、硅酸铪氧化物、氧化镧、氧化铝镧、氧化锆、硅酸锆氧化物、氧化钽、氧化钛、钛酸锶钡、钛酸钡、钛酸锶、氧化钇、氧化铝、铅钪钽氧化物和铌锌酸铅。在一些实施例中，当使用高k材料时，可以在栅极介电层上实施退火工艺以便改进其质量。一般来说，栅极电介质132的厚度应该足以使栅极电极与源极和漏极接触件电气隔离。在一些实施例中，取决于最终使用或目标应用，栅极电介质可以具有0.5至3nm的厚度，或者任何其他适当的厚度。在一些实施例中，例如栅极电极134可以包括各式各样的材料，诸如多晶硅、氮化硅、碳化硅或各种适当的金属或金属合金，诸如铝（Al）、钨（W）、钛（Ti）、钽（Ta）、铜（Cu）、氮化钛（TiN）、或氮化钽（TaN）。在其中栅极电极134包括金属的实施例中，金属栅极电极可以是可变功函数（例如以辅助调到器件的适当的阈值电压）。在一些实施例中，栅极填充材料140可以是任何适当的材料，诸如适当的金属材料（例如钨或钴）。图1A的集成电路结构100可以包括除了所示出的之外的附加层和部件（诸如金属互连/布线/线）；然而，为了便于描述，图1A中图示的集成电路结构100被用来描述钝化技术。
如可以在图1A中看到的，在该示例实施例中经由在包括氘D的气氛中的退火工艺150来执行该钝化技术。图1B图示在退火150已执行之后的结果得到的结构。如在图1B中所示出的，氘D的原子在1）沟道区112/114和栅极电介质132；以及2）子鳍区111/113和STI材料120之间的界面处具有钝化缺陷（例如悬空键）。如先前描述的，该界面是包括例如杂质、不完整键、悬空键和断裂键的陷阱位点的常见位置，并且因此该界面可以受益于经由本文中以各种方式描述的技术的钝化。要指出，尽管为了便于说明，氘D原子被示出为位于半导体材料鳍111/112和113/114中。然而，在各种实施例中，这样的氘D原子可以位于以下各项的任何组合中：在前述界面处（例如，在那里至少大部分原子在半导体材料和氧化物/高k介电材料之间）；在半导体材料中（例如，在那里至少大部分原子位于半导体鳍111/112或113/114中）；和/或在氧化物/高k介电材料中（例如，在那里至少大部分原子位于栅极电介质132或STI材料120中）。在一些实施例中，氘还可能位于集成电路结构100的其他部分中。如先前描述的，在一些实施例中，氢可以被用来代替氘（或者除了氘之外还可以使用氢），以使得将在包括氢的气氛中执行退火工艺150，并且因此，而且或备选地将在图1B中描述为包括氘的界面处找到氢。
可以使用氘D或包括氘D的气体的混合物（例如混合有氘的氮气）在各种适当的温度、压强和时间下执行退火工艺。在一些实施例中，退火工艺150可以是高压退火工艺（HPAP），其中压强范围从1个大气压到50个大气压（例如10-50个大气压）。在一些这样的实施例中，用于退火工艺150的压强可能基于正被退火的集成电路结构和/或集成电路工艺流程中正执行退火的阶段。例如，如果在工艺流程中较晚地执行退火150（例如在后端处理结束之后或接近后端处理结束），则增大的压强（例如大于5、10、15、20或25个大气压）可以被用来确保氘穿透集成电路100并且到达要被钝化的界面。在一些实施例中，可以执行退火150达0.5至6个小时，或者达某一其他适当的持续时间。在一些实施例中，可以通过在300°C和700°C范围内的温度下加热来执行退火150。在一些实施例中，可以将更低的温度用于退火150，诸如小于500°C、小于450°C、小于400°C、或小于某一其他适当的温度上限。在一些这样的实施例中，可以基于集成电路工艺流程中执行退火150的阶段来确定该温度上限。例如，如果在金属互连/布线/线已经被形成在集成电路100上之后执行退火150，则在超过400°C到500°C的温度下进行退火可能是不实际的，因为通常用于这样的金属互连/布线/线的铝和铜合金在大于约400°C至500°C的温度（取决于所使用的具体成分）下熔化。在一些实施例中，用于退火150的温度、压强和时间可能基于例如正被退火的集成电路结构、在该工艺期间使用的气体的成分、集成电路工艺流程中执行退火的阶段、和/或用于该工艺的温度、压强和时间中的其他两个。
图2A-B图示根据本公开的一个实施例的包括具有子鳍隔离的鳍式晶体管的集成电路200的基于氘的钝化。关于集成电路100和退火工艺150的先前的讨论同样适用于集成电路200，使得将仅描述集成电路100和200的结构之间的差异。首要地，集成电路结构100和200之间的差异在于结构100的鳍包括结构200中的子鳍隔离222、224。换言之，沟道区212和214分别类似于沟道区112和114，除了沟道区212和214分别经由子鳍隔离区222和224而分别与子鳍部分211和213隔离之外。如可以看到的，在该示例实施例中，隔离区是STI区120的部分，并且因此由相同的材料形成。然而，在其他实施例中，隔离区222和224可以与（一个或多个）STI区120分离并且可以进一步包括不同材料。任何适当的技术可以已用于这样的子鳍隔离，从而引起分别在沟道区212和214下面的隔离区222和224。要指出，在该示例实施例中沟道区212和214在衬底110上面并且不是衬底110原生的，因为存在由隔离区222和224造成的分离。记得取决于最终使用或目标应用，沟道区212和214可以包括与衬底110相同的材料或者沟道区可以包括不同的材料。还记得沟道区212和214可以被用于具有鳍式配置的晶体管，诸如finFET或三栅极晶体管。如可以在图2B中看到的，在该示例实施例中，氘D原子仅被示出使沟道区212、214和栅极电介质132之间的界面钝化。换言之，氘D没有到达子鳍区211、213和STI材料120之间的界面。这可能是由于隔离区222和224的存在阻碍氘D原子的穿透。然而，在一些实施例中，氘D原子（或氢原子，当使用氢时）也可能使211/120和213/120界面（以及211/222和213/224界面）钝化。
图3A-B图示根据本公开的一个实施例的包括具有可变鳍高度的鳍式晶体管的集成电路300的基于氘的钝化。关于集成电路100和退火工艺150的先前讨论同样适用于集成电路300，使得将仅描述集成电路100和300的结构之间的差异。首要地，集成电路结构100和300之间的差异在于结构100的鳍在高度方面变化。更具体地，左鳍111/312的沟道区312比右鳍113/314的沟道区314更短。如先前描述的，取决于最终使用或目标应用，鳍可以具有变化的高度和厚度。变化的鳍高度可能有助于诸如存储器应用（例如，静态随机存取存储器（SRAM）应用）、片上系统（SOC）应用、或如鉴于本公开将显然的其他适当应用之类的应用。在该示例实施例中，沟道区314是沟道区312的高度的大致两倍；然而，取决于最终使用或目标应用，可以使用鳍高度方面的任何适当变化。例如，在一些实施例中，第一鳍高度（无论它是总鳍高还是仅为有效沟道区的鳍高度）的差异是第二鳍高度的至少1.2、1.5、2、3、4或5倍，或者某一其他高度方面的适当最小差异。
图4A-B图示根据本公开的一个实施例的包括纳米线晶体管的集成电路400的基于氘的钝化。关于集成电路100和退火工艺150的先前讨论同样适用于集成电路400，使得将仅描述集成电路100和400的结构之间的差异。首要地，集成电路结构100和400之间的差异在于集成电路结构400包括具有纳米线配置的晶体管。纳米线晶体管（有时被称为栅极全环绕或纳米带晶体管）被类似于基于鳍的晶体管而配置，但是代替其中栅极在三个侧上（并且因此存在三个有效栅极）的鳍式沟道区，使用一个或多个纳米线并且栅极材料通常在所有侧上围绕每个纳米线。取决于特定设计，一些纳米线晶体管具有例如四个有效栅极。如可以在图4A的示例结构中看到的，沟道区均具有两个纳米线412/412’和414/414’，尽管其他实施例可以具有任何数目的纳米线，诸如一个、三个、五个、十个等。例如，纳米线可能已在虚设栅极被移除之后的替换栅极工艺（例如RMG工艺）期间在沟道区被暴露时形成。如可以在图4A-B中看到的，图4A中执行的退火工艺150使得氘D原子使纳米线沟道412、412’、414、414’和栅极电介质132之间的界面钝化。记得在一些实施例中，可以与氘组合或者替换氘而使用氢。如还可以在图4A-B中看到的，子鳍部分211和213类似于上面在集成电路结构200中描述的那些，以使得它们分别与纳米线沟道区412/412’和414/414’隔离，并且子鳍部分211和213没有被钝化。关于集成电路200中的子鳍部分211和213的先前讨论同样适用于集成电路400。
图5A-B图示根据本公开的一个实施例的包括垂直沟道晶体管的集成电路500的基于氘的钝化。关于集成电路100和退火工艺150的先前讨论同样适用于集成电路500，使得将仅描述集成电路100和500的结构之间的差异。首要地，集成电路结构100和500之间的差异在于集成电路结构500包括具有垂直沟道配置的晶体管。如可以在图5A中看到的，集成电路500包括：左鳍，在那里形成在鳍上的晶体管包括沟道区512和源极/漏极区562和572；和右鳍，在那里形成在鳍上的晶体管包括沟道区514和源极/漏极区564和574。在该示例实施例中并且关于垂直沟道晶体管（例如垂直沟道finFET）通常就是这样，电介质132和栅极电极134在沟道区512和514处围绕鳍完全缠绕。尽管在该示例实施例中鳍562/512/572和564/514/574是衬底110原生的，但是在其他实施例中它们不需要那样（例如，在那里用于晶体管的鳍的至少一部分被替换）。如可以在图5A-B中看到的，退火150使得沟道区512和514以及栅极电介质132之间的界面被用氘D原子钝化。要指出，在该示例实施例中在子鳍区111、113和STI区120之间的界面处不存在氘原子；然而在一些实施例中还可以利用氘来使那些界面钝化。记得在一些实施例中，对于本文中以各种方式描述的钝化技术，可以与氘组合或者替换氘而使用氢。
在图1A-B、2A-B、3A-B、4A-B和5A-B中分别示出的集成电路结构100、200、300、400和500被提供为示例并且不意图限制本公开。鉴于本公开，许多变化和配置将是显然的。例如，在一些实施例中，取决于最终使用或目标应用，钝化技术可以与隧道FET或任何其他适当的晶体管配置一起使用。
示例系统
图6图示根据一个示例实施例的利用使用本文中公开的技术形成的集成电路结构或器件实施的计算系统1000。如可以看到的，该计算系统1000容纳母板1002。该母板1002可以包括许多部件，包括但不限于处理器1004和至少一个通信芯片1006，它们中的每一个都可以被物理且电气耦合至该母板1002，或者以其他方式集成在其中。如将领会到的，该母板1002可以是例如任何印刷电路板，无论是主板、安装在主板上的子板、还是系统1000的唯一板等。
取决于其应用，计算系统1000可以包括一个或多个其他部件，它们可能或者可能没有物理且电气耦合至母板1002。这些其他部件可以包括但不限于易失性存储器（例如DRAM）、非易失性存储器（例如ROM）、图形处理器、数字信号处理器、密码处理器、芯片集、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编解码器、视频编解码器、功率放大器、全球定位系统（GPS）装置、罗盘、加速度计、陀螺仪、扬声器、相机和大容量存储装置（诸如硬盘驱动器、压缩盘（CD）、数字多用盘（DVD）等等）。包括在计算系统1000中的部件中的任一个可以包括使用根据一个示例实施例的公开技术形成的一个或多个集成电路结构或装置。在一些实施例中，多个功能可以被集成到一个或多个芯片中（例如，举例来说，要指出的是，通信芯片1006可以是处理器1004的一部分或者以其他方式集成到处理器1004中）。
该通信芯片1006实现用于数据去到和来自计算系统1000的传递的无线通信。术语“无线”以及其派生词可以被用来描述可通过经过非固体介质的经调制电磁辐射的使用来传送数据的电路、装置、系统、方法、技术、通信信道等。该术语并不暗示相关联的装置不包含任何接线，尽管在一些实施例中它们可能不包含。该通信芯片1006可以实施许多无线标准或协议中的任一个，包括但不限于Wi-Fi（IEEE 802.11族）、WiMAX（IEEE 802.16族）、IEEE802.20、长期演进（LTE）、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、其衍生物、以及指定为3G、4G、5G及以上的任何其他无线协议。该计算系统1000可以包括许多通信芯片1006。例如，第一通信芯片1006可能专用于较短程无线通信（诸如Wi-Fi和蓝牙）并且第二通信芯片1006可能专用于较长程无线通信（诸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO、以及其他）。
该计算系统1000的处理器1004包括封装在处理器1004之内的集成电路管芯。在一些实施例中，该处理器的集成电路管芯包括利用使用如本文中以各种方式描述的所公开的技术形成的一个或多个集成电路结构或器件实施的板载电路系统。术语“处理器”可以指代处理例如来自寄存器和/或存储器的电子数据以将该电子数据变换成可被存储在寄存器和/或存储器中的其他电子数据的任何装置或装置的部分。
该通信芯片1006还可以包括封装在通信芯片1006内的集成电路管芯。根据一些这样的示例实施例，该通信芯片的集成电路管芯包括使用如本文中以各种方式描述的所公开的技术形成的一个或多个集成电路结构或器件。如鉴于本公开将领会到的，要指出的是多标准无线能力可以被直接集成到处理器1004中（例如，在那里任何芯片1006的功能被集成到处理器1004中，而不是具有单独的通信芯片）。要进一步指出的是，处理器1004可以是具有这样的无线能力的芯片集。简而言之，可以使用任何数目的处理器1004和/或通信芯片1006。同样地，任何一个芯片或芯片集可以具有集成在其中的多个功能。
在各种实施方式中，该计算装置1000可以是膝上型电脑、上网本、笔记本电脑、智能电话、平板电脑、个人数字助理（PDA）、超级移动PC、移动电话、桌上型计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数字相机、便携式音乐播放器、数字视频记录器、或者处理数据或采用使用如本文中以各种方式描述的所公开的技术形成的一个或多个集成电路结构或器件的任何其他电子装置。
另外的示例实施例
下面的示例关于另外的实施例，根据它们许多排列和配置将是显然的。
示例1是一种晶体管，包括：衬底；包括栅极电介质和栅极电极的栅极堆叠，该栅极堆叠限定在衬底上方和/或衬底原生的沟道区；以及邻近该沟道区的源极和漏极区；其中氘存在于栅极电介质和沟道区之间的界面处。
示例2包括示例1的主题，其中该沟道区材料包括硅、锗、以及III-V材料中的至少一个。
示例3包括示例1-2中的任一个的主题，其中该栅极电介质是二氧化硅和高k介电材料中的至少一个。
示例4包括示例1-3中的任一个的主题，其中该沟道区是衬底原生的。
示例5包括示例1-4中的任一个的主题，其中该沟道区具有鳍式配置，鳍是衬底原生的并且至少部分邻接浅沟槽隔离区，其中氘存在于鳍和浅沟槽隔离区之间的界面处。
示例6包括示例1-3中的任一个的主题，其中该沟道区材料不同于衬底材料。
示例7包括示例1-3和6中的任一个的主题，其中该沟道区在衬底上方并且隔离材料在沟道区和衬底之间。
示例8包括示例1-3和6-7中的任一个的主题，其中该沟道区具有包括至少一个纳米线的纳米线配置。
示例9包括示例1-4中的任一个的主题，其中该沟道区具有垂直沟道配置。
示例10是一种包括两个示例1-7中的任一个的晶体管的集成电路，其中两个晶体管的沟道区都具有鳍式配置并且其中一个晶体管鳍的高度是另一个晶体管鳍的高度的至少1.5倍。
示例11是一种包括示例1-9中的任一个的主题的互补金属氧化物半导体（CMOS）器件。
示例12是一种包括示例1-9中的任一个的主题的计算系统。
示例13是一种集成电路，包括：衬底；在衬底上方和/或衬底原生的第一材料，其中该第一材料是半导体材料；以及邻接第一材料的至少一部分的第二材料，其中该第二材料是氧化物和高k介电材料中的至少一个；其中氘存在于第一材料和第二材料之间的界面处。
示例14包括示例13的主题，其中该第一材料包括硅、锗、以及III-V材料中的至少一个。
示例15包括示例13-14中的任一个的主题，其中该第二材料是高k介电材料。
示例16包括示例13-14中的任一个的主题，其中该第二材料是二氧化硅。
示例17包括示例13-16中的任一个的主题，其中该第一材料是衬底原生的。
示例18包括示例13-16中的任一个的主题，其中该第一材料不同于衬底材料。
示例19包括示例13-18中的任一个的主题，进一步包括邻接第二材料的第三材料，其中该第三材料包括至少一种金属。
示例20包括示例13-19中的任一个的主题，其中该第一材料至少部分是晶体管沟道并且其中该第二材料是晶体管的栅极电介质。
示例21包括示例13-19中的任一个的主题，其中该第一材料具有鳍配置并且第二材料是鳍的一侧的至少一部分上的浅沟槽隔离材料。
示例22包括示例13-20中的任一个的主题，其中该第一材料至少部分是晶体管沟道，晶体管几何结构包括场效应晶体管（FET）、金属氧化物半导体FET（MOSFET）、隧穿FET（TFET）、鳍式配置、finFET配置、三栅极配置、垂直沟道配置、纳米线配置、纳米带配置、和栅极全环绕配置中的至少一个。
示例23是一种包括示例13-22中的任一个的主题的互补金属氧化物半导体（CMOS）器件。
示例24是一种包括示例13-22中的任一个的主题的计算系统。
示例25是一种形成晶体管的方法，该方法包括：提供衬底；形成包括栅极电介质和栅极电极的栅极堆叠，该栅极堆叠限定在衬底上方和/或衬底原生的沟道区；以及在包括氘的气氛中执行退火，其中氘使位于栅极电介质和沟道区之间的界面处的一个或多个杂质钝化。
示例26包括示例25的主题，其中在1至50个大气压的压强下执行退火。
示例27包括示例25-26中的任一个的主题，其中在大于20个大气压的压强下执行退火。
示例28包括示例25-27中的任一个的主题，其中在小于450°C的温度下执行退火。
示例29包括示例25-28中的任一个的主题，其中在晶体管的后端处理期间或之后执行退火。
示例30包括示例25-29中的任一个的主题，其中该沟道区材料包括硅、锗、以及III-V材料中的至少一个。
示例31包括示例25-30中的任一个的主题，其中该栅极电介质是二氧化硅和高k介电材料中的至少一个。
示例32包括示例25-31中的任一个的主题，其中该沟道区是衬底原生的。
示例33包括示例25-32中的任一个的主题，其中该沟道区具有鳍式配置，鳍是衬底原生的并且至少部分邻接浅沟槽隔离区，并且其中氘使位于鳍和浅沟槽隔离区之间的界面处的一个或多个杂质钝化。
示例34包括示例25-31中的任一个的主题，其中该沟道区材料不同于衬底材料。
示例35包括示例25-31中的任一个的主题，其中该沟道区在衬底上方并且隔离材料在沟道区和衬底之间。
示例36包括示例25-35中的任一个的主题，其中晶体管几何结构包括场效应晶体管（FET）、金属氧化物半导体FET（MOSFET）、隧道FET（TFET）、鳍式配置、finFET配置、三栅极配置、垂直沟道配置、纳米线配置、纳米带配置、和栅极全环绕配置中的至少一个。
为了说明和描述的目的已经呈现了示例实施例的前述描述。它不意图是详尽的或将本公开限于所公开的精确形式。鉴于本公开，许多修改和变化是可能的。意图本公开的范围不受这个详述的描述限制，而是由此处所附的权利要求限制。要求本申请的优先权的未来提交的申请可以以不同的方式要求保护所公开的主题，并且通常可能包括如在本文中以各种方式公开或以其他方式论证的一个或多个限制的任何集合。

Claims (25)

1.一种晶体管，包括：
衬底；
包括栅极电介质和栅极电极的栅极堆叠，该栅极堆叠限定在衬底上方和/或衬底原生的沟道区；以及
邻近该沟道区的源极和漏极区；
其中氘存在于栅极电介质和沟道区之间的界面处。
2.根据权利要求1所述的晶体管，其中该沟道区材料包括硅、锗、以及III-V材料中的至少一个。
3.根据权利要求1所述的晶体管，其中该栅极电介质是二氧化硅和高k介电材料中的至少一个。
4.根据权利要求1所述的晶体管，其中该沟道区是衬底原生的。
5.根据权利要求1所述的晶体管，其中该沟道区具有鳍式配置，鳍是衬底原生的并且至少部分邻接浅沟槽隔离区，其中氘存在于鳍和浅沟槽隔离区之间的界面处。
6.根据权利要求1所述的晶体管，其中该沟道区材料不同于衬底材料。
7.根据权利要求1所述的晶体管，其中该沟道区在衬底上方并且隔离材料在沟道区和衬底之间。
8.根据权利要求1所述的晶体管，其中该沟道区具有包括至少一个纳米线的纳米线配置。
9.根据权利要求1所述的晶体管，其中该沟道区具有垂直沟道配置。
10.一种包括两个权利要求1-7中的任一项的晶体管的集成电路，其中两个晶体管的沟道区都具有鳍式配置并且其中一个晶体管鳍的高度是另一个晶体管鳍的高度的至少1.5倍。
11.一种包括权利要求1-9中的任一项的晶体管的互补金属氧化物半导体（CMOS）器件。
12.一种包括权利要求1-9中的任一项的晶体管的计算系统。
13.一种集成电路，包括：
衬底；
在衬底上方和/或衬底原生的第一材料，其中该第一材料是半导体材料；以及
邻接第一材料的至少一部分的第二材料，其中该第二材料是氧化物和高k介电材料中的至少一个；
其中氘存在于第一材料和第二材料之间的界面处。
14.根据权利要求13所述的集成电路，其中该第一材料至少部分是晶体管沟道并且其中该第二材料是晶体管的栅极电介质。
15.根据权利要求13所述的集成电路，其中该第一材料具有鳍配置并且第二材料是鳍的一侧的至少一部分上的浅沟槽隔离材料。
16.根据权利要求13所述的集成电路，其中该第一材料至少部分是晶体管沟道，晶体管几何结构包括场效应晶体管（FET）、金属氧化物半导体FET（MOSFET）、隧道FET（TFET）、鳍式配置、finFET配置、三栅极配置、垂直沟道配置、纳米线配置、纳米带配置、和栅极全环绕配置中的至少一个。
17.一种包括权利要求13-16中的任一项的集成电路的互补金属氧化物半导体（CMOS）器件。
18.一种包括权利要求13-16中的任一项的集成电路的计算系统。
19.一种形成晶体管的方法，该方法包括：
提供衬底；
形成包括栅极电介质和栅极电极的栅极堆叠，该栅极堆叠限定在衬底上方和/或衬底原生的沟道区；以及
在包括氘的气氛中执行退火，其中氘使位于栅极电介质和沟道区之间的界面处的一个或多个杂质钝化。
20.根据权利要求19所述的方法，其中在大于20个大气压的压强下执行退火。
21.根据权利要求19所述的方法，其中在小于450°C的温度下执行退火。
22.根据权利要求19所述的方法，其中在晶体管的后端处理期间或之后执行退火。
23.根据权利要求19所述的方法，其中该沟道区是衬底原生的。
24.根据权利要求19-23中的任一项所述的方法，其中该沟道区具有鳍式配置，鳍是衬底原生的并且至少部分邻接浅沟槽隔离区，并且其中氘使位于鳍和浅沟槽隔离区之间的界面处的一个或多个杂质钝化。
25.根据权利要求19-22中的任一项所述的方法，其中该沟道区材料不同于衬底材料。
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