CN107743656A - 具有外延生长的源极/漏极区的晶体管中的电阻减小 - Google Patents

具有外延生长的源极/漏极区的晶体管中的电阻减小 Download PDF

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A.S.墨菲
T.加尼
G.A.格拉斯
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S.T.马
C.E.韦伯
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Abstract

公开了用于具有外延生长的硼掺杂硅锗（SiGe:B）S/D区的p‑MOS晶体管中的电阻减小的技术。该技术可以包含在晶体管的硅（Si）沟道区和SiGe:B替换S/D区之间生长一个或多个界面层。所述一个或多个界面层可以包含：单层硼掺杂Si（Si:B）；单层SiGe:B，其中界面层中的Ge含量小于所得到的SiGe:B S/D区中的Ge含量；SiGe:B的渐变层，其中合金中的Ge含量以低百分比（或0%）开始并且增加到更高的百分比；或SiGe:B的多个阶梯层，其中合金中的Ge含量以低百分比（或0%）开始并且在每个阶梯处增加到更高的百分比。（一个或多个）界面层的包含减小了对导通状态电流的电阻。

Description

具有外延生长的源极/漏极区的晶体管中的电阻减小
技术领域
本发明涉及具有外延生长的源极/漏极区的晶体管中的电阻减小。
背景技术
衬底上的电路器件的提高的性能和产量，所述电路器件包含晶体管、二极管、电阻器、电容器以及在半导体衬底上形成的其他无源和有源电子器件在内，通常是在那些器件的设计、制造和操作期间考虑的主要因素。例如，在设计和制造或形成金属氧化物半导体（MOS）晶体管半导体器件（诸如在互补金属氧化物半导体（CMOS）器件中使用的那些）期间，常常期望增加n型MOS器件（n-MOS）沟道中的电子（载流子）的运动，以及增加在p型MOS器件（p-MOS）沟道中的带正电荷的空穴（载流子）的运动。典型的CMOS晶体管器件利用硅作为空穴和电子多数载流子MOS沟道二者的沟道材料。除了别的以外，示例器件采用平面式晶体管、鳍式FET和纳米线几何结构。
附图说明
图1图示根据本公开的各种实施例的形成集成电路的方法。
图2A至图2H图示根据本公开的各种实施例的、在执行图1的方法时形成的示例结构。
图2I示出根据本公开的实施例的关于图2H中的平面A-A的横截面视图。
图3示出根据本公开的实施例的关于图2H中的平面A-A的、用以图示多个界面层和/或渐变界面层的横截面视图。
图4A图示根据本公开的实施例的包含具有带鳍的配置的两个晶体管结构的示例集成电路。
图4B图示根据本公开的实施例的包含具有纳米线配置的两个晶体管结构的示例集成电路。
图4C图示根据本公开实施例的包含如下两个晶体管结构的示例集成电路：一个具有带鳍的配置，并且一个具有纳米线配置。
图5A图示常规的p-MOS晶体管器件的能带图示意图。
图5B图示根据本公开的实施例形成的p-MOS晶体管器件的能带图示意图。
图6图示根据本公开的各种实施例的利用通过使用本文所公开的技术形成的集成电路结构或晶体管器件实现的计算系统。
具体实施方式
公开了用于具有外延生长的硼掺杂硅锗（SiGe:B）S/D区的p-MOS晶体管中的电阻减小的技术。该技术可以包含在晶体管的硅（Si）沟道区和SiGe:B替换S/D区之间生长一个或多个界面层。所述一个或多个界面层可以包含：单层硼掺杂Si（Si:B）；单层SiGe:B，其中界面层中的Ge含量小于所得到的SiGe:B S/D区中的Ge含量；SiGe:B的渐变层，其中合金中的Ge含量以低百分比（或0%）开始，并且增加到更高的百分比；或者SiGe:B的多个阶梯层，其中合金中的Ge含量以低百分比（或0%）开始，并且在每个阶梯处增加到更高的百分比。在一些情况下，在一个或多个退火工艺期间硼掺杂界面层暴露于热处理的场合，硼可能扩散到周围的层。因此，取决于用于完成（一个或多个）半导体器件的形成的热历史，硼掺杂界面层可以占据比原始沉积的更窄或更宽的区。该技术通过包含（一个或多个）界面层来改进Si沟道和SiGe:B S/D区之间的价带偏移，由此提供用于载流子在导通状态电流期间进行隧穿的改进界面区。例如，界面层能够通过实现至少10%至50%的驱动电流的增加来改进性能。根据本公开，许多变化和配置将是明显的。
总体概述
当形成晶体管时，外延生长的硼掺杂硅锗（SiGe:B）源极/漏极（S/D）区能够为p-MOS硅（Si）器件提供高应力以增强沟道区中的迁移率。然而，S/D区的这样的替换能够形成异质界面，该异质界面导致Si沟道和SiGe S/D区之间的价带不连续性。价带偏移能够导致导通状态电流中的大幅降级。例如，图5A图示常规的p-MOS晶体管器件的能带图示意图。如能够看到的，对Si沟道区506和SiGe S/D区508示出价带502。由于两种材料之间的能带结构差异，价带偏移出现在Si/SiGe异质界面处。由于作为带正电荷的空穴（载流子）509需要越过所示出的热电子发射势垒504的结果的增加的电阻，这导致导通状态电流中的大幅下降。导通状态电流中的减小是不期望的，因为它导致性能中的降低。用以解决该问题的一种技术利用由于SiGe:B沉积之后的热循环的硼外扩散来提供横跨异质界面势垒的足够掺杂。然而，这样的技术导致进入沟道中的大扩散尾部，其对短沟道效应有负面影响，由此使整体器件性能降级。
因此，并且根据本公开的一个或多个实施例，公开了用于具有外延生长的SiGe S/D区的p-MOS晶体管中的电阻减小的技术。在一些实施例中，该技术包含在Si沟道区与SiGe:B替换S/D区之间生长一个或多个界面层。在一些这样的实施例中，所述一个或多个界面层可以包含：单层硼掺杂Si（Si:B）；单层SiGe:B，其中界面层中的Ge含量小于所得到的SiGe:BS/D区中的Ge含量；SiGe:B的渐变层，其中合金中的Ge含量以低百分比（或0%）开始，并且增加到更高的百分比；和/或SiGe:B的多个阶梯层，其中合金中的Ge含量以低百分比（或0%）开始，并且增加到更高的百分比。为了便于描述，SiGe在本文中可以称为Si1-xGex，其中x表示SiGe合金中Ge的百分比（以十进制格式），并且1-x表示SiGe合金中的Si的百分比（以十进制格式）。例如，如果x为0.3，则SiGe合金包括30%的Ge和70%的Si，或者如果x为0，则SiGe合金包括0%的Ge和100%的Si，或者如果x为0.6，则SiGe合金包括60%的Ge和50%的Si，或者如果x为1，则SiGe合金包括100%的Ge和0%的Si。因此，Si在本文中可以称为SiGe（Si1-xGex，其中x是0），并且Ge在本文中可以称为SiGe（Si1-xGex，其中x是 1）。
如先前描述的，在一些实施例中，Si沟道区与SiGe:B替换S/D区之间的（一个或多个）界面层可以包括单层Si:B。在一些这样的实施例中，取决于最终用途或目标应用，单个Si:B界面层可以具有1 nm至10 nm的厚度，并且更具体地2 nm至5 nm的厚度，或者某一其他合适的厚度。在一些实施例中，（一个或多个）界面层可以包括单层硼掺杂硅锗（SiGe:B）。在一些这样的实施例中，取决于最终用途或目标应用，单个Si:B界面层可以具有1 nm至10nm的厚度，并且更具体地2 nm至5 nm的厚度，或者某一其他合适的厚度。此外，在一些这样的实施例中，单个界面层中的Ge含量的百分比可以小于所得到的SiGe:B S/D区中的Ge含量的百分比。例如，如果所得到的SiGe:B S/D区包括30%的Ge，则界面层可以沉积有15%的Ge。因此，如根据本公开将是明显的，在一些实施例中，SiGe:B S/D区中的Ge含量的百分比可以确定在（一个或多个）界面层中使用的Ge含量的百分比。例如，（一个或多个）界面层中的Ge含量的百分比可以被选择为比SiGe:B S/D区中的Ge含量的百分比低10%至25%。如在本文中所使用的，注意，“单层”是指相同材料的连续层，并且可以具有范围从单分子层（monolayer）到纳米范围内（或者更厚，如果如此期望的话）的相对厚的层的任意厚度。进一步注意，例如可以在多个遍次或外延生长循环中沉积这样的单层以便实际上包括共同材料的多个子层，其构成所述共同材料的总的单层。进一步注意，在沉积工艺期间，该单层的一个或多个组分可以从第一浓度渐变到第二浓度。
如本文中所使用的，注意“单层”是指相同材料的连续层，并且可以具有范围从单分子层到纳米范围内（或者更厚，如果如此期望的话）的相对厚的层的任意厚度。还注意，例如可以沉积这样的单层以便实际上包括共同材料的多个子层，其构成所述共同材料的总的单层。进一步注意，在沉积工艺期间，该单层的一个或多个组分可以从第一浓度渐变到第二浓度。
在一些实施例中，（一个或多个）界面层可以包含多个SiGe:B层，其中界面层中Ge含量的百分比以逐步方式增加。例如，在这样的实施例中，在Si沟道区和SiGe:B S/D区中的每个之间可以存在三个界面层，其中最靠近沟道区的层具有第一百分比的Ge含量，中间层具有大于第一百分比的第二百分比的Ge含量，并且最靠近相应的S/D区的层具有大于第二百分比（但小于SiGe:B S/D区中的Ge含量的百分比的第三百分比的Ge含量。在这样的示例中，第一百分比可以包括0%的Ge含量（即，Si:B），第二百分比可以包括10%的Ge含量，并且第三百分比可以包括20%的Ge含量，仅举一个具体示例。在这样的具体示例中，SiGe:B S/D区中的Ge含量可以包括30%的Ge含量。在一些实施例中，（一个或多个）界面层可以包括渐变层，其中渐变层中的Ge含量的百分比在沉积期间增加。换言之， Ge含量的百分比将从靠近沟道区的低百分比或0%增加到靠近相应的S/D区的更高百分比。在一些这样的实施例中，取决于最终用途或目标应用，渐变层可以具有2 nm至10 nm的厚度，或者某一其他合适的厚度。
通过在p-MOS晶体管的Si沟道区和SiGe:B S/D区之间包含一个或多个界面层（如本文中不同地描述的），能够实现许多益处。例如，通过图5A和图5B的示例价带中的差异能够看出一个益处。图5A中的常规器件的价带502示出由于两种材料之间的能带结构差异而在Si沟道区506和SiGe S/D区508之间的异质界面507处出现的价带偏移。这样的异质界面507在导通状态电流期间引起增加的电阻，由此降低导通状态电流性能，因为要求带正电荷的空穴（载流子）509越过具有高电阻的热电子发射势垒504。作为通过包含（一个或多个）界面层517而形成的改进的价带512的结果，使用本文中不同地描述的技术形成的图5B的p-MOS晶体管器件与图5A的器件相比，具有更低的热电子发射势垒514。该改进的价带512在导通状态电流期间导致减小的电阻，由此提高导通状态电流性能。在其中（一个或多个）界面层517包括单层Si:B的示例实施例中，横跨异质界面将存在足够的p型掺杂剂以允许载流子509隧穿该界面，而不是依赖于越过图5A的常规器件的大异质界面507热电子发射势垒504。在其中（一个或多个）界面层517包括SiGe:B的渐变层或SiGe:B的阶梯层（其中Ge含量分别以渐变方式或阶梯方式增加）的示例实施例中，载流子509能够自由地或以改进的方式从SiGe S/D区508流动到Si沟道区506。在0.6 V的栅极偏压并且漏极上的0.05 V的偏压的情况下如下这样的性能增益已经在线性区中被测量到：取决于所使用的（一个或多个）界面层，产生10%至50%的驱动电流中的增加；然而，取决于所使用的特定配置，更高的增加可以是可实现的。
在分析（例如，使用扫描/透射电子显微镜（SEM/TEM）、成分映射和/或原子探针成像/3D断层扫描）时，根据一个或多个实施例配置的结构或器件将有效地示出如本文不同地描述的一个或多个界面。例如，在其中（一个或多个）界面层包括单个Si:B层的实施例中，SiGe S/D区可以被刻蚀掉，并且可以使用分析技术来测量界面层中的硅中的硼掺杂以确定在SiGe S/D区之外是否存在尖锐的盒状硼掺杂轮廓。此外，在其中（一个或多个）界面层包括增加的百分比的Ge含量的阶梯式多层或渐变层的实施例中，通过在TEM中做元素映射或通过收集将示出锗原子的3D轮廓的原子探针图像，能够检测到低浓度的Ge或渐变的Ge含量。还可以通过测量Si沟道区中是否存在扩散尾部以及该尾部的尺寸来实现对（一个或多个）界面层的检测。这是因为包含外延生长的SiGe:B S/D区的常规p-MOS晶体管器件可以利用由于SiGe:B沉积之后的热循环的硼外扩散，来提供横跨存在于Si沟道区和SiGe:B S/D区之间的异质界面势垒的足够的掺杂。然而，这样的常规工艺导致进入Si沟道区中的大的扩散尾部，其导致负面的短沟道效应（如低阈值电压和高源极到漏极电流泄漏所指示的），由此使整体器件性能降级。能够在将SiGe:B S/D区的沉积之后的热循环保持为最小的同时形成使用本文中不同地描述的技术形成有一个或多个界面层的p-MOS晶体管器件，由此改进短沟道效应（或至少不对短沟道效应有不良影响），同时仍然实现改进的导通状态电流。因此，本文中所描述的技术能够通过改进导通电流流动瓶颈而以非常小的栅极长度来实现持续的晶体管性能。根据本公开，许多配置和变化将是明显的。
构造和方法
图1图示根据本公开的一个或多个实施例的形成集成电路的方法100。图2A至图2I图示根据各种实施例的在执行图1的方法100时形成的示例结构。如根据所形成的结构将是明显的，方法100公开了用于形成具有Si沟道区、外延生长的SiGe:B S/D区以及其之间的一个或多个界面层的晶体管的技术。图3图示根据实施例的类似于图2I的结构的示例结构，其包含多个界面层和/或渐变界面层。为了易于说明，在本文中主要在形成带鳍的晶体管配置（例如三栅极或鳍式FET）的背景下描绘和描述图2A至图2I的结构。然而，如根据本公开将是明显的，能够使用该技术来形成平面、双栅极、带鳍的和/或纳米线（或栅极完全包围或纳米带）晶体管配置或其他合适的配置。例如，图4A至图4C图示所得到的示例晶体管，其中一些包含纳米线配置，如将在下面更详细地讨论的那样。
如在图1中能够看到的，根据实施例，方法100包含执行102浅沟槽凹进以在Si衬底200中创建鳍状物210，由此形成图2A所示出的所得到的示例结构。在一些实施例中，衬底200可以是：包括Si的体块衬底；绝缘体上硅（SOI）结构，其中绝缘体材料是氧化物材料或电介质材料或某一其他电绝缘材料；或者其中顶层包括Si的某一其他合适的多层结构。能够使用任何合适的刻蚀技术由衬底200形成102鳍状物210，所述任何合适的刻蚀技术诸如下面的工艺中的一个或多个：湿法刻蚀、干法刻蚀、光刻、掩模、图案化、曝光、显影、抗蚀剂旋转、灰化或任何其他合适的工艺。在一些情况下，浅沟槽凹进102可以原位/在没有空气阻断（air break）的情况下执行，而在其他情况下，工艺102可以非原位执行。
取决于最终用途或目标应用，鳍状物210（及其之间的沟槽）可以形成为具有任何期望的尺寸。尽管在图2A的示例结构中示出四个鳍状物，但是能够按期望形成任何数量的鳍状物，诸如一个鳍状物、两个鳍状物、二十个鳍状物、一百个鳍状物、一千个鳍状物、一百万个鳍状物等。在一些情况下，所有鳍状物210（及其之间的沟槽）可以形成为具有类似或精确的尺寸（例如，如图2A所示），而在其他情况下，取决于最终用途或目标应用，鳍状物210（和/或其之间的沟槽）中的一些可以形成为具有不同的尺寸。在一些实施例中，例如，可以执行浅沟槽凹进102以创建具有3或更大的高宽比的鳍状物，并且这样的鳍状物可以用于非平面晶体管配置。在一些实施例中，例如，可以执行浅沟槽凹进102以创建具有3或更小的高宽比的鳍状物，并且这样的鳍状物可以用于平面晶体管配置。根据本公开，各种不同的鳍状物几何结构将是明显的。
根据实施例，图1的方法100继续以沉积104浅沟槽隔离（STI）材料220，并且使该结构平坦化从而形成图2B中所示出的所得到的示例结构。STI材料220的沉积104能够使用任何合适的技术来执行，所述任何合适的技术诸如化学气相沉积（CVD）、等离子体增强CVD（PECVD）、原子层沉积（ALD）、旋涂处理和/或任何其他合适的工艺。在一些情况下，可以在沉积STI材料220之前处理（例如，化学处理、热处理等）要被沉积在其上的衬底200和鳍状物210的表面。STI材料220可以包括任何合适的绝缘材料，诸如一种或多种电介质或氧化物材料（例如二氧化硅）。
根据实施例，图1的方法100继续以可选地使STI材料220凹进106以获得对于所得到的鳍状物构造的期望的鳍状物高度，由此形成图2C所示出的所得到的示例结构。STI材料220的凹进106可以使用任何合适的技术来执行，所述任何合适的技术诸如一个或多个湿法和/或干法刻蚀工艺或者任何其他合适的工艺。在一些情况下，凹进106可以原位/在没有空气阻断的情况下执行，而在其他情况下，凹进106可以非原位执行。在一些实施例中，例如，凹进106可以被跳过，诸如在其中所得的期望的晶体管构造是平面的情况下。相应地，凹进106是可选的。在一些实施例中，可以在所得到的期望的晶体管构造是非平面的（例如，带鳍的或纳米线/纳米带构造）时执行凹进106。根据实施例，图1的方法100继续以执行108阱掺杂处理。取决于最终用途或目标应用，可以使用任何标准技术来执行阱掺杂108。例如，在形成p-MOS晶体管的情况下，可以使用n型掺杂剂来至少对Si鳍状物210的稍后要用作p-MOS沟道区的部分进行掺杂。仅举几个例子，示例n型掺杂剂可以包含磷（P）和砷（As）。注意，取决于所使用的技术，可以在方法100中更早地执行阱掺杂108。
根据实施例，图1的方法100继续以执行110栅极230处理从而形成图2D中所示出的所得到的示例结构。栅极堆叠230可以使用任何标准技术来形成。例如，栅极堆叠230可以包含图2E中所示出的栅极电极232和直接形成在栅极电极232下方的栅极电介质（为了便于说明而未示出）。栅极电介质和栅极电极232可以使用任何合适的技术来形成，并且层可以由任何合适的材料形成。例如，栅极电介质能够是任何合适的氧化物诸如SiO2或高k栅极电介质材料。高k栅极电介质材料的示例包含例如氧化铪、氧化硅铪（hafnium silicon oxide）、氧化镧、氧化铝镧、氧化锆、氧化硅锆、氧化钽、氧化钛、氧化钡锶钛（barium strontiumtitanium oxide）、氧化钡钛（barium titanium oxide）、氧化锶钛、氧化钇、氧化铝、氧化铅钪钽（lead scandium tantalum oxide）、以及铌锌酸铅。在一些实施例中，当使用高k材料时，可以在栅极电介质层上执行退火工艺以改进其质量。通常，栅极电介质的厚度应该足以使栅极电极与源极和漏极接触电隔离。此外，例如，栅极电极232可以包括各式各样的材料，诸如多晶硅、氮化硅、碳化硅或各种合适的金属或金属合金，诸如铝（Al）、钨（W）、钛（Ti）、钽（Ta）、铜（Cu）、氮化钛（TiN）或氮化钽（TaN）。
在一些实施例中，可以在替换金属栅极（RMG）工艺期间形成栅极堆叠230，并且这样的工艺可以包含任何合适的沉积技术（例如，CVD，PVD等）。这样的工艺可以包含伪栅极氧化物沉积、伪栅极电极（例如多晶硅）沉积和图案化硬掩模沉积。额外的处理可以包含使伪栅极图案化和沉积/刻蚀间隔件234材料。取决于最终用途或目标应用，额外的处理还可以包含尖端掺杂。在这样的工艺之后，该方法可以继续以进行绝缘体沉积、平坦化，然后伪栅极电极和栅极氧化物去除以暴露晶体管的沟道区。在打开沟道区之后，可以分别用例如高-k电介质和替换金属栅极来替换伪栅极氧化物和电极。如在图2E的示例结构中能够看到的，使用标准技术形成间隔件234。间隔件234可以形成为例如在后续处理期间保护栅极堆叠（诸如栅极电极232和/或栅极电介质）。进一步注意，图2E的示例结构包含使用标准技术形成的硬掩模236。硬掩模236可以形成为例如在后续处理期间保护栅极堆叠（诸如栅极电极232和/或栅极电介质）。
栅极堆叠限定沟道区以及随后形成的晶体管的源极区和漏极区，其中沟道区位于栅极堆叠下方，并且源极/漏极（S/D）区位于沟道区的任一侧。例如，图2D中的在栅极堆叠230下方的鳍状物210的部分能够用于晶体管沟道区，并且在栅极堆叠230的任一侧的鳍状物的部分212和214能够用于晶体管S/D区。注意，基于所得到的配置，212能够用于源极区或者用于漏极区，并且214能够用于另一区。因此，一旦制作了栅极堆叠，则能够处理S/D区212和214。
根据实施例，图1的方法100继续以刻蚀112 S/D区212和214，从而形成图2F的所得到的示例结构。如在图2F的示例结构中能够看到的，S/D区212和214分别被光刻图案化并且被刻蚀以形成沟槽213和215。能够使用任何合适的技术来执行刻蚀112，所述任何合适的技术诸如一个或多个湿法和/或干法刻蚀工艺，或者任何其他合适的工艺。在一些情况下，刻蚀112可以原位/在没有空气阻断的情况下执行，而在其他情况下，刻蚀112可以非原位执行。注意，在这个示例实施例中，鳍状物区212和214被刻蚀以形成沟槽213和215。然而，在被形成用于平面晶体管配置（例如，其中未执行凹进106）的结构中，源极/漏极区扩散区域可以替代地被刻蚀112并且被去除以形成沟槽。
根据实施例，图1的方法100继续以在S/D沟槽213和215中沉积114一个或多个界面层240，从而形成图2G的所得到的示例结构。根据实施例，图1的方法100继续以在S/D区中的（一个或多个）界面层240上沉积116硼掺杂硅锗（SiGe:B）252和254，从而形成图2H的所得到的示例结构。图2I示出根据实施例的关于图2H中的平面A-A的、用以图示单个界面层240的横截面视图260。图3示出根据实施例的关于图2H中的平面A-A的、用以图示多个界面层和/或渐变界面层340的横截面视图360。如能够理解的，（一个或多个）层240被称为（一个或多个）界面层，因为一个或多个层240位于Si沟道区256和SiGe:B S/D区252和254的界面处（例如，如在图2I中能够看到的）。取决于最终用途或目标应用，沉积114和116可以包含本文中所描述的任何沉积工艺（例如，CVD、RTCVD、ALD等）或任何其他合适的沉积或生长工艺。如将在下面更详细讨论的，沉积114可以包含沉积单个界面层、多个界面层和/或渐变界面层（其中，在沉积工艺期间，增加或减少被沉积的一种或多种材料）。在一些情况下，渐变层和多个阶梯层可能在视觉上类似。然而，在一些情况下，例如，通过渐变层进行的调整可能比在阶梯层中更为渐进。
在一些实施例中，（一个或多个）界面层可以包含单层硼掺杂硅（Si:B）。例如，图2G至图2I中的界面层240可以包含单层Si:B。在一些这样的实施例中，取决于最终用途或目标应用，单个Si:B界面层可以具有1 nm至10 nm的厚度，并且更具体地2 nm至5 nm的厚度，或者某一其他合适的厚度。能够基于最终结果或目标应用，按期望选择Si:B界面层中的硼掺杂的量，诸如近似1.0E20或某一其他合适量的掺杂水平。注意，与SiGe:B S/D区中的掺杂量相比，Si:B界面层可以包含较高、较低或相等的量的硼掺杂。用于制作这样的单个Si:B界面层的条件的具体示例包含在20托的压强和700至750摄氏度的温度下的CVD反应器中使用二氯硅烷和/或硅烷、乙硼烷、盐酸和氢载体气体的选择性沉积工艺，例如导致具有2E20原子/cm3或接近2E20原子/cm3的硼浓度的层。
在一些实施例中，（一个或多个）界面层可以包含单层硼掺杂的硅锗（SiGe:B）。例如，图2G至图2I中的界面层240可以包括单层SiGe:B。在一些这样的实施例中，取决于最终用途或目标应用，单个SiGe:B界面层可以具有1 nm至10 nm的厚度，并且更具体地2 nm至5nm的厚度，或者某一其他合适的厚度。此外，在一些这样的实施例中，界面层中的Ge含量可以小于所得到的SiGe:B S/D区（例如，图2H至图2I中的S/D区252和254）中的Ge含量。在示例实施例中，界面层中的Ge含量可以比S/D区中的Ge含量低5%至30％，诸如低15%至20％。例如，如果所得到的SiGe:B S/D区包含30％的Ge（Si1-xGex:B，其中x是0.3），则SiGe:B界面层可以包含15％的Ge（Si1-xGex:B，其中x是0.15）。能够基于最终结果或目标应用，按期望选择SiGe:B界面层中的硼掺杂量。注意，与SiGe:B S/D区中的掺杂量相比，SiGe:B界面层可以包含较高、较低或相等的量的硼掺杂。用于制造这样的单个SiGe:B界面层的条件的具体示例包含在20托的压强和700摄氏度的温度下的CVD反应器中使用二氯硅烷和/或硅烷、锗烷、乙硼烷、盐酸和氢载体气体的选择性沉积工艺，例如导致具有2E20原子/cm3或接近2E20原子/cm3的硼浓度的层。
在一些实施例中，（一个或多个）界面层240包含具有增加的百分比的Ge的多个层和/或渐变层。例如，图3中的界面层340可以包括单个SiGe:B的渐变层，其中Ge百分比从区段342到区段344到区段346增加。在另一示例中，图3中的界面层340可以包括多个SiGe:B的层，其中Ge百分比从层342到层344到层346增加。在又一示例中，图3中的界面层340可以包括单层Si:B或SiGe:B 342以及SiGe:B的渐变层，该SiGe:B的渐变层包含区段344和346，其中Ge百分比从区段344到区段346增加。注意，取决于最终用途或目标应用，可以按期望选择层或渐变区段的厚度、Ge含量和硼掺杂。例如，在2 nm至10 nm的范围内，Ge含量可以从0％增加到30％。在这样的示例中，所述增加可以在多个层中逐步安排，使得例如层342包含0％的Ge含量（Si:B或Si1-xGex:B，其中x是0），层344包含15％的Ge含量（Si1-xGex:B，其中x是0.15），并且层346包含30％的Ge含量（Si1-xGex:B，其中x是0.3）。在另一示例中，所述增加可以在不同区段之上渐变，使得区段342包含0至10％的Ge含量，区段344包含10%至20％的Ge含量，并且区段346包含20%至30％的Ge含量。在一些实施例中，一个界面层中的Ge含量的百分比可以基于另一界面层中的Ge含量的百分比来确定。例如，在图3的情况下，最靠近相应的S/D区252或254的界面层346可以比最靠近沟道区256的界面层342中的Ge含量高5%、10%、15%、20%或25%、或者某一其他合适的百分比。在一些实施例中，（一个或多个）界面层的Ge含量可以是基于SiGe:B S/D区的Ge含量的。例如，（一个或多个）界面层可以包含如下Ge含量：从低Ge含量（例如，0%、5%、10%或15％）渐变至SiGe:B S/D区中的Ge含量（例如30%、35%、40%或45%）或者渐变至比SiGe:B S/D区中的Ge含量的百分比低5%、10%、15%或20%、或者某一其他合适的百分比的Ge含量的百分比。
在一些实施例中，沉积114可以包含基本上保形（conformal）的生长图案，诸如在图2I和图3中能够看到的。基本上保形包含界面层的在沟道区256和S/D区252/254之间的部分（例如，图2I中的层240的垂直部分，图3中的层342、344、346的垂直部分）的厚度与界面层的在S/D区和衬底200之间的部分（例如，图2I中的层240的水平部分，图3中的层342、344、346的水平部分）的厚度基本上相同（例如，在1 nm或2 nm的容差内）。注意，在包含多个界面层的实施例中，层可以具有基本上相同的厚度或变化的厚度。进一步注意，在包含渐变界面层的实施例中，贯穿该层，Ge含量渐变的百分比可以一致或者可以不一致。还要注意，在一些情况下，多个界面层可以包含某一程度的Ge含量渐变，并且渐变界面层可以包含某一程度的阶梯式Ge含量区段，其可能看起来是不同层。换句话说，贯穿（一个或多个）界面层，Ge含量的百分比中的转变可以是渐变的、阶梯式的、或者其某一组合。进一步注意，从（一个或多个）界面层到S/D区的Ge含量的百分比中的转变可以是渐变的、阶梯式的、或者其某种组合。在一些实施例中，在一个或多个退火工艺期间硼掺杂界面层暴露于热处理的场合，硼可能扩散到周围的层。因此，取决于用于完成（一个或多个）半导体器件的形成的热历史，界面区可以占据比原始沉积的更宽或更窄的区。
图1的方法100继续以完成118一个或多个晶体管的形成。完成118可以包含各种工艺，诸如用绝缘体材料进行封装、替换金属栅极（RMG）处理、接触形成和/或后端处理。例如，可以使用例如硅化工艺（通常，接触金属的沉积和随后的退火）来为S/D区形成接触。示例源极漏极接触材料包含例如钨、钛、银、金、铝及其合金。在一些实施例中，可以将沟道区形成为适当的晶体管配置，诸如在用于具有纳米线/纳米带配置的晶体管的沟道区中形成一个或多个纳米线/纳米带。回想一下，尽管图2A至图2I和图3中的结构被示出具有带鳍的非平面配置，但是图1的方法100可以用于形成具有平面配置的晶体管。可以基于诸如最终用途或目标应用或期望的性能标准的因素来选择特定的沟道配置（例如，平面、带鳍的或纳米线/纳米带）。注意，为了便于描述，方法100的工艺102至118在图1中以特定次序示出。然而，工艺102至118中的一个或多个可以以不同的次序执行，或者可以完全不执行。例如，框106是可选的工艺，如果所得到的期望的晶体管构造是平面的，则可以不执行该工艺。在另一示例变化中，取决于所使用的阱掺杂技术，在方法100中，框108可以较早执行。在又一示例变化中，在方法100中，可以稍后执行栅极处理110的一部分，诸如在替换金属栅极（RMG）工艺期间。根据本公开，关于方法100的许多变化将是明显的。
图4A图示根据实施例的包括具有带鳍的配置的两个晶体管结构的示例集成电路。图4B图示根据实施例的包括具有纳米线配置的两个晶体管结构的示例集成电路。图4C图示根据实施例的包括如下两个晶体管结构的示例集成电路：一个具有带鳍的配置，并且一个具有纳米线配置。为了便于讨论，图4A至图4C中的结构类似于图2H的结构，除了仅示出两个带鳍的区以更好地图示沟道区之外。如在图4A的示例结构中能够看到的，最初的带鳍的配置维持在沟道区402中。然而，图4A的结构也可以通过在替换栅极工艺（例如，RMG工艺）期间用带鳍的结构替换沟道区来实现。在这样的也被称为三栅极和鳍式FET配置的带鳍的配置中，存在三个有效栅极——两个在任一侧并且一个在顶部——如本领域中已知的那样。如在图4A的示例结构中还能够看到的，界面区240位于沟道区402和S/D区252之间。注意，在该示例实施例中，界面区240（包括如本文中不同地描述的一个或多个界面层）也位于沟道区402与S/D区254之间；然而，为了便于说明，在沟道区402的另一侧没有示出界面区240。
如在图4B的示例结构中能够看到的，沟道区形成为两个纳米线或纳米带404。纳米线晶体管（有时称为栅极完全包围或纳米带晶体管）与基于鳍状物的晶体管类似地配置，但是代替其中栅极位于三个侧（并且因此，存在三个有效栅极）的带鳍的沟道区，使用一个或多个纳米线，并且栅极材料通常围绕所有侧的每个纳米线。取决于特定设计，一些纳米线晶体管具有例如四个有效栅极。如在图4B的示例结构中能够看到的，晶体管均具有两个纳米线404，尽管其他实施例能够具有任何数量的纳米线。例如，在替换栅极工艺（例如，RMG工艺）期间，在去除伪栅极之后，在沟道区被暴露时可能已经形成纳米线404。如在图4B的示例结构中还能够看到的，界面区240位于沟道区404和S/D区252之间。注意，在该示例实施例中，界面区240（包括如本文中不同地描述的一个或多个界面层）也位于沟道区404与S/D区254之间；然而，为了便于说明，在沟道区404的另一侧没有示出界面区240。尽管图4A和4B的结构图示了晶体管配置按每个结构相同，但是沟道区可以变化。例如，图4C的结构图示了包含两个晶体管结构的示例集成电路，其中一个具有带鳍的配置402，并且另一个具有纳米线配置404。根据本公开，许多变化和配置将是明显的。
图5A图示常规的p-MOS晶体管器件的能带图示意图。图5B图示根据本公开的实施例形成的p-MOS晶体管器件的能带图示意图。注意，两个器件均包含Si沟道区506（例如，n型掺杂的Si沟道区）和SiGe S/D区508（例如，硼掺杂的SiGe S/D区）。图5A中的常规器件与使用如本文中不同地描述的技术形成的图5B的器件之间的不同之处在于，图5B的器件包含提供许多益处的一个或多个界面层517（在Si沟道区506与SiGe S/D区508之间）。例如，通过由不同器件创建的示例价带能够看到一个益处。图5A中的常规器件的价带502示出了由于两种材料之间的能带结构差异而导致在Si沟道区506与SiGe S/D区508之间的异质界面507处出现的价带偏移。这样的异质界面507在导通状态电流期间引起增加的电阻，由此降低导通状态电流性能，因为要求带正电荷的空穴（载流子）509越过具有高电阻的热电子发射势垒504。作为通过包含（一个或多个）界面层517而形成的改进的价带512的结果，使用本文中不同地描述的技术形成的图5B的p-MOS晶体管器件与图5A的器件相比，具有更低的热电子发射势垒514。这个改进的价带512在导通状态电流期间引起降低的电阻，由此提高导通状态电流性能。通过如本文中不同地描述的那样沉积一个或多个界面层517来实现电阻减小和性能改进。
在其中（一个或多个）界面层517包括单层Si:B的示例实施例中，横跨异质界面将存在足够的p型掺杂剂以允许载流子509隧穿该界面，而不是依赖于越过图5A的常规器件的大异质界面507热电子发射势垒504。在其中（一个或多个）界面层517包括SiGe:B的渐变层或SiGe:B的阶梯层的示例实施例中，载流子509能够自由地或以改进的方式从SiGe S/D区508流动到Si沟道区506。在0.6 V的栅极偏压并且漏极上的0.05 V的偏压的情况下如下这样的性能增益已经在线性区中被测量到：取决于所使用的（一个或多个）界面层，产生10%至50%的驱动电流中的增加。这样的性能增益用2 nm至3 nm的界面层宽度来实现。然而，取决于所使用的特定配置，更高的增加可以是可实现的。例如，包含外延生长的SiGe:B S/D区的常规p-MOS晶体管器件可以利用由于SiGe:B沉积之后的热循环的硼外扩散来提供横跨异质界面507势垒的足够的掺杂。然而，这样的工艺导致进入Si沟道区中的大的扩散尾部，其导致负面的短沟道效应，由此使整体器件性能降级。能够在将SiGe:B S/D区的沉积之后的热循环保持为最小的同时形成使用本文中不同地描述的技术形成有一个或多个界面层的p-MOS晶体管器件，由此改进短沟道效应（或至少不对短沟道效应有不良影响），同时仍然实现改进的导通状态电流。因此，本文中所描述的技术能够通过改进导通电流流动瓶颈而以非常小的栅极长度实现持续的晶体管性能。根据本公开，许多其他益处将是明显的。
示例系统
图6图示了根据本公开的各种实施例的利用通过使用本文中所公开的技术形成的集成电路结构或器件实现的计算系统1000。如能够看到的，计算系统1000容纳母板1002。母板1002可以包含许多部件，包含但不限于处理器1004和至少一个通信芯片1006，其中的每个能够物理且电耦合到母板1002或以其他方式集成在其中。如将领会的，母板1002可以是例如任何印刷电路板，无论是主板、安装在主板上的子板、还是系统1000的唯一板等。
取决于其应用，计算系统1000可以包含可以或可以不物理且电耦合到母板1002的一个或多个其他部件。这些其他部件可以包含但不限于易失性存储器（例如，DRAM）、非易失性存储器（例如，ROM）、图形处理器、数字信号处理器、密码处理器、芯片集、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编解码器、视频编解码器、功率放大器、全球定位系统（GPS）装置、罗盘、加速度计、陀螺仪、扬声器、相机和大容量存储装置（诸如硬盘驱动器、致密盘（CD）、数字通用盘（DVD）等）。包含在计算系统1000中的部件中的任何可以包含使用根据示例实施例的公开技术形成的一个或多个集成电路结构或晶体管器件。在一些实施例中，能够将多个功能集成到一个或多个芯片中（例如，举个例子，注意，通信芯片1006能够是处理器1004的部分或以其他方式集成到处理器1004中）。
通信芯片1006实现无线通信以用于将数据传送到计算系统1000以及从计算系统1000传送数据。术语“无线”及其衍生物可以用于描述可以通过使用经过非固体介质的经调制的电磁辐射传送数据的电路、装置、系统、方法、技术、通信信道等。该术语并不暗示相关联的装置不含有任何导线，尽管在一些实施例中它们可能不含有。通信芯片1006可以实现许多无线标准或协议中的任何，包含但不限于Wi-Fi（IEEE 802.11系列）、WiMAX（IEEE802.16系列）、IEEE 802.20、长期演进（LTE）、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、其衍生物、以及被指定为3G、4G、5G及以上的任何其他无线协议。计算系统1000可以包含多个通信芯片1006。例如，第一通信芯片1006可以专用于较短范围无线通信，诸如Wi-Fi和蓝牙，并且第二通信芯片1006可以专用于较长范围无线通信，诸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO等。
计算系统1000的处理器1004包含封装在处理器1004内的集成电路管芯。在一些实施例中，处理器的集成电路管芯包含利用通过使用如本文中不同地描述的公开技术形成的一个或多个集成电路结构或器件实现的板载电路。术语“处理器”可以指代处理例如来自寄存器和/或存储器的电子数据以将该电子数据转换成可以存储在寄存器和/或存储器中的其他电子数据的任何装置或装置的部分。
通信芯片1006还可以包含封装在通信芯片1006内的集成电路管芯。根据一些这样的示例实施例，通信芯片的集成电路管芯包含使用如本文中不同地描述的公开技术形成的一个或多个集成电路结构或器件。如根据本公开将领会到的，注意，多标准无线能力可以直接集成到处理器1004中（例如，其中任何芯片1006的功能集成到处理器1004中，而不是具有单独的通信芯片）。进一步注意，处理器1004可以是具有这样的无线能力的芯片集。简而言之，能够使用任何数量的处理器1004和/或通信芯片1006。同样，任何一个芯片或芯片集中能够具有集成在其中的多个功能。
在各种实现方式中，计算装置1000可以是膝上型计算机、上网本、笔记本电脑、智能电话、平板电脑、个人数字助理（PDA）、超移动PC、移动电话、台式计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数码相机、便携式音乐播放器、数字视频记录仪或处理数据或采用使用如本文中不同地描述的公开技术形成的一个或多个集成电路结构或晶体管器件的任何其他电子装置。
另外的示例实施例
以下示例关于另外的实施例，从其许多置换和配置将是明显的。
示例1是一种晶体管，包括：由硅（Si）衬底的一部分形成的沟道区；硼掺杂硅锗（SiGe:B）源极/漏极（S/D）区，其中，所述S/D区中的Ge含量的百分比为第一值并且大于0；以及所述沟道区与SiGe:B S/D区之间的一个或多个界面层，其中，所述一个或多个界面层包括SiGe:B，并且所述一个或多个界面层中的Ge含量的百分比为小于第一值的第二值并且大于或等于0。
示例2包含示例1的主题，其中，所述一个或多个界面层包括单层硼掺杂硅（Si:B）。
示例3包含示例2的主题，其中，所述单层Si:B具有2 nm至5 nm的在所述沟道区与相应的S/D区之间的厚度。
示例4包含示例1的主题，其中，所述一个或多个界面层包括SiGe:B的渐变层，使得所述渐变层中的Ge含量的百分比从最靠近所述沟道区的部分到最靠近相应的S/D区的部分增加。
示例5包含示例4的主题，其中，所述渐变层中的Ge含量的百分比从0%的Ge增加到Ge含量的所述第一值。
示例6包含示例4的主题，其中，所述渐变层中的Ge含量的百分比从0%的Ge增加到比Ge含量的所述第一值小至少10%的百分比。
示例7包含示例4的主题，其中，所述渐变层中的Ge含量的百分比从大于0的百分比增加到Ge含量的所述第一值。
示例8包含示例4的主题，其中，所述渐变层中的Ge含量的百分比从大于0的百分比增加到比Ge含量的所述第一值小至少10%的百分比。
示例9包含示例4至示例8中任一项的主题，其中，所述渐变层具有2 nm至10 nm的在所述沟道区和相应的S/D区之间的厚度。
示例10包含示例1的主题，其中，所述一个或多个界面层包括多个SiGe:B层，Ge含量的百分比从最靠近所述沟道区的层到最靠近相应的S/D区的层增加。
示例11包含示例10的主题，其中，最靠近所述沟道区的层中的Ge含量的百分比在0和15%之间。
示例12包含示例10至示例11中任一项的主题，其中，最靠近相应的S/D区的层中的Ge含量的百分比比最靠近所述沟道区的层中的Ge含量的百分比大至少10%。
示例13包含示例1至示例12中任一项的主题，其中，所述一个或多个界面层具有基本上保形的生长图案，使得一个或多个界面层的在所述沟道区与相应的S/D区之间的部分的厚度与所述一个或多个界面层的在所述衬底与相应的S/D区之间的部分的厚度基本上相同。
示例14包含示例13的主题，其中，基本上相同包括在厚度方面在1 nm内。
示例15包含示例1至示例14中任一项的主题，其中，所述晶体管几何结构包含场效应晶体管（FET）、金属氧化物半导体FET（MOSFET）、隧道FET（TFET）、平面配置、带鳍的配置、鳍式FET配置、三栅极配置、纳米线配置以及纳米带配置中的至少一种。
示例16是包含示例1至示例15中任一项的主题的互补金属氧化物半导体（CMOS）器件。
示例17是包括示例1至示例16中任一项的主题的计算系统。
示例18是一种p型金属氧化物半导体（p-MOS）晶体管，包括：由Si衬底的一部分形成的n型掺杂硅（Si）沟道区；硼掺杂硅锗（SiGe:B）源极/漏极（S/D）区，其中，所述S/D区中的Ge含量的百分比为第一值并且大于0；以及在所述Si沟道区和SiGe S/D区之间的一个或多个界面层，其中，所述一个或多个界面层包括SiGe:B，并且所述一个或多个界面层中的Ge含量的百分比为小于第一值的第二值并且大于或等于0。
示例19包含示例18的主题，其中，所述一个或多个界面层包括单层硼掺杂硅（Si:B）。
示例20包含示例19的主题，其中，所述单层Si:B具有2 nm至5 nm的在所述沟道区与相应的S/D区之间的厚度。
示例21包含示例18的主题，其中，所述一个或多个界面层包括SiGe:B的渐变层，使得所述渐变层中的Ge含量的百分比从最靠近所述沟道区的部分到最靠近相应的S/D区的部分增加。
示例22包含示例21的主题，其中，所述渐变层中的Ge含量的百分比从0%的Ge增加到Ge含量的所述第一值。
示例23包含示例21的主题，其中，所述渐变层中的Ge含量的百分比从0%的Ge增加到比Ge含量的所述第一值小至少10%的百分比。
示例24包含示例21的主题，其中，所述渐变层中的Ge含量的百分比从大于0的百分比增加到Ge含量的所述第一值。
示例25包含示例21的主题，其中，所述渐变层中的Ge含量的百分比从大于0的百分比增加到比Ge含量的所述第一值小至少10%的百分比。
示例26包含示例21至示例25中任一项的主题，其中，所述渐变层具有2 nm至10 nm的在所述沟道区和相应的S/D区之间的厚度。
示例27包含示例18的主题，其中，所述一个或多个界面层包括多个SiGe:B层，Ge含量的百分比从最靠近所述沟道区的层到最靠近相应的S/D区的层增加。
示例28包含示例27的主题，其中，最靠近所述沟道区的层中的Ge含量的百分比在0和15%之间。
示例29包含示例27至示例28中任一项的主题，其中，最靠近相应的S/D区的层中的Ge含量的百分比比最靠近所述沟道区的层中的Ge含量的百分比大至少10%。
示例30包含示例18至示例29中的任一项的主题，其中，所述一个或多个界面层具有基本上保形的生长图案，使得一个或多个界面层的在所述沟道区与相应的S/D区之间的部分的厚度与所述一个或多个界面层的在所述衬底与相应的S/D区之间的部分的厚度基本上相同。
示例31包含示例30的主题，其中，基本上相同包括在厚度方面在1 nm内。
示例32包含示例18至示例31中任一项的主题，其中，晶体管几何结构包含平面配置、带鳍的配置、鳍式FET配置、三栅极配置、纳米线配置和纳米带配置中的至少一种。
示例33是包含示例18至示例32中任一项的主题的互补金属氧化物半导体（CMOS）器件。
示例34是包含示例18至示例33中的任一项的主题的计算系统。
示例35是一种形成晶体管的方法，所述方法包括：在硅（Si）衬底中形成鳍状物；在所述Si鳍状物上形成栅极堆叠以限定沟道区和源极/漏极（S/D）区，沟道位于所述栅极堆叠下面并且所述S/D区在所述沟道区的任一侧；刻蚀所述S/D区以形成S/D沟槽；在所述S/D沟槽中沉积一个或多个界面层；以及在所述一个或多个界面层上沉积硼掺杂硅锗（SiGe:B）以形成替换S/D区，其中，所述替换S/D区中Ge含量的百分比为第一值并且大于0；其中，所述一个或多个界面层包括SiGe:B，并且所述一个或多个界面层中的Ge含量的百分比为小于所述第一值的第二值并且大于或等于0。
示例36包含示例35的主题，其中，所述一个或多个界面层包括单层硼掺杂硅（Si:B）。
示例37包含示例35的主题，其中，所述一个或多个界面层包括SiGe:B的渐变层，使得所述渐变层中的Ge含量的百分比从最靠近所述沟道区的部分到最靠近相应的S/D区的部分增加。
示例38包含示例35的主题，其中，所述一个或多个界面层包括多个SiGe:B层，所述Ge含量的百分比从最靠近所述沟道区的层到最靠近相应的S/D区的层增加。
示例39包含示例35至示例38中任一项的主题，还包括用n型掺杂剂对所述Si沟道区进行掺杂。
示例40包含示例35至示例39中任一项的主题，其中，沉积所述SiGe:B替换S/D区包含化学气相沉积（CVD）工艺。
示例41包含示例35至示例40中任一项的主题，其中，所述一个或多个界面层具有基本保形的生长图案，使得一个或多个界面层的在所述沟道区与相应的S/D区之间的部分的厚度与所述一个或多个界面层的在所述衬底与相应的S/D区之间的部分的厚度基本上相同。
示例42包含示例41的主题，其中，基本上相同包括在厚度方面在1 nm内。
注意，尽管在上面的示例中提供了特定的厚度，但是取决于（一个或多个）界面层的沉积后的热历史，（一个或多个）这样的层可以占据更窄或更宽的区。如基于本公开能够理解的，在晶体管的Si沟道区（例如，不论是未掺杂的还是n型掺杂的）与替换S/D区之间的如本文中不同地描述的一个或多个界面层的存在可以提供许多益处，包括例如改进短沟道效应。进一步注意，取决于最终用途或目标应用，能够使用本文中不同地描述的技术来形成任何合适的几何结构或配置的晶体管。例如，一些这样的几何结构包含场效应晶体管（FET）、金属氧化物半导体FET（MOSFET）、隧道FET（TFET）、平面配置、带鳍的配置（例如，三栅极、鳍式FET）和纳米线（或纳米带或栅极完全包围）配置，仅举几个示例几何结构。另外，例如，该技术可以用于形成CMOS晶体管/器件/电路，其中该技术用于形成CMOS内的p-MOS晶体管。
已经出于说明和描述的目的而呈现了示例实施例的前述描述。它不意图是详尽的或将本公开限制为所公开的确切形式。根据本公开，许多修改和变化是可能的。意图在于本公开的范围不受该详细描述限制，而是受所附于此的权利要求的限制。将来提交的要求本申请的优先权的申请可以以不同的方式要求保护所公开的主题，并且一般可以包括如本文中不同地公开或以其他方式展示的一个或多个限制的任何集合。

Claims (25)

1.一种晶体管，包括：
由硅（Si）衬底的一部分形成的沟道区；
硼掺杂硅锗（SiGe:B）源极/漏极（S/D）区，其中，所述S/D区中的Ge含量的百分比为第一值并且大于0；以及
所述沟道区与SiGe:B S/D区之间的一个或多个界面层，其中，所述一个或多个界面层包括SiGe:B，并且所述一个或多个界面层中的Ge含量的百分比为小于所述第一值的第二值并且大于或等于0。
2.根据权利要求1所述的晶体管，其中，所述一个或多个界面层包括单层硼掺杂硅（Si:B）。
3.根据权利要求2所述的晶体管，其中，所述单层Si:B具有2 nm至5 nm的在所述沟道区与相应的S/D区之间的厚度。
4.根据权利要求1所述的晶体管，其中，所述一个或多个界面层包括SiGe:B的渐变层，使得所述渐变层中的Ge含量的百分比从最靠近所述沟道区的部分到最靠近相应的S/D区的部分增加。
5.根据权利要求4所述的晶体管，其中，所述渐变层中的Ge含量的百分比从0%的Ge增加到Ge含量的所述第一值。
6.根据权利要求4所述的晶体管，其中，所述渐变层中的Ge含量的百分比从0%的Ge增加到比Ge含量的所述第一值小至少10%的百分比。
7.根据权利要求4所述的晶体管，其中，所述渐变层中的Ge含量的百分比从大于0的百分比增加到Ge含量的所述第一值。
8.根据权利要求4所述的晶体管，其中，所述渐变层中的Ge含量的百分比从大于0的百分比增加到比Ge含量的所述第一值小至少10%的百分比。
9.根据权利要求4所述的晶体管，其中，所述渐变层具有2 nm至10 nm的在所述沟道区和相应的S/D区之间的厚度。
10.根据权利要求1所述的晶体管，其中，所述一个或多个界面层包括多个SiGe:B层，Ge含量的百分比从最靠近所述沟道区的层到最靠近相应的S/D区的层增加。
11.根据权利要求1所述的晶体管，其中，所述一个或多个界面层具有基本上保形的生长图案，使得一个或多个界面层的在所述沟道区与相应的S/D区之间的部分的厚度与所述一个或多个界面层的在所述衬底与相应的S/D区之间的部分的厚度基本上相同。
12.根据权利要求13所述的晶体管，其中，基本上相同包括在厚度方面在1 nm内。
13.根据权利要求1所述的晶体管，其中，所述晶体管几何结构包含场效应晶体管（FET）、金属氧化物半导体FET（MOSFET）、隧道FET（TFET）、平面配置、带鳍的配置、鳍式FET配置、三栅极配置、纳米线配置以及纳米带配置中的至少一种。
14.一种包括根据权利要求1至13中任一项所述的晶体管的互补金属氧化物半导体（CMOS）器件。
15.一种包括根据权利要求1至13中任一项所述的晶体管的计算系统。
16.一种p型金属氧化物半导体（p-MOS）晶体管，包括：
由Si衬底的一部分形成的n型掺杂硅（Si）沟道区；
硼掺杂硅锗（SiGe:B）源极/漏极（S/D）区，其中，所述S/D区中的Ge含量的百分比为第一值并且大于0；以及
在所述Si沟道区和SiGe S/D区之间的一个或多个界面层，其中，所述一个或多个界面层包括SiGe:B，并且所述一个或多个界面层中的Ge含量的百分比为小于第一值的第二值并且大于或等于0。
17.根据权利要求16所述的晶体管，其中，所述一个或多个界面层包括单层硼掺杂硅（Si:B）。
18.根据权利要求16所述的晶体管，其中，所述一个或多个界面层包括SiGe:B的渐变层，使得所述渐变层中的Ge含量的百分比从最靠近所述沟道区的部分到最靠近相应的S/D区的部分增加。
19.根据权利要求16所述的晶体管，其中，所述一个或多个界面层包括多个SiGe:B层，Ge含量的百分比从最靠近所述沟道区的层到最靠近相应的S/D区的层增加。
20.根据权利要求16至19中任一项所述的晶体管，其中，所述晶体管几何结构包括平面配置、带鳍的配置、鳍式FET配置、三栅极配置、纳米线配置和纳米带配置中的至少一种。
21.一种形成晶体管的方法，所述方法包括：
在硅（Si）衬底中形成鳍状物；
在所述Si鳍状物上形成栅极堆叠以限定沟道区和源极/漏极（S/D）区，沟道位于所述栅极堆叠下面并且所述S/D区在所述沟道区的任一侧；
刻蚀所述S/D区以形成S/D沟槽；
在所述S/D沟槽中沉积一个或多个界面层；以及
在所述一个或多个界面层上沉积硼掺杂硅锗（SiGe:B）以形成替换S/D区，其中，所述替换S/D区中的Ge含量的百分比为第一值并且大于0；
其中，所述一个或多个界面层包括SiGe:B，并且所述一个或多个界面层中的Ge含量的百分比为小于所述第一值的第二值并且大于或等于0。
22.根据权利要求21所述的方法，其中，所述一个或多个界面层包括单层硼掺杂硅（Si:B）。
23.根据权利要求21所述的方法，其中，所述一个或多个界面层包括SiGe:B的渐变层，使得所述渐变层中的Ge含量的百分比从最靠近所述沟道区的部分到最靠近相应的S/D区的部分增加。
24.根据权利要求21所述的方法，其中，所述一个或多个界面层包括多个SiGe:B层，所述Ge含量的百分比从最靠近所述沟道区的层到最靠近相应的S/D区的层增加。
25.根据权利要求21至24中任一项所述的方法，还包括用n型掺杂剂对所述Si沟道区进行掺杂。
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