CN108028277A - 具有增大的接触面积的半导体器件接触 - Google Patents

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Abstract

提供了半导体接触架构，其中接触金属延伸到进行接触的半导体层中，由此增加接触面积。偏移间隔部允许实现到半导体材料中的相对深的蚀刻。因此，不是仅仅半导体的平坦水平表面被暴露用于接触面积，而是相对长的垂直沟槽侧壁以及底壁被暴露且可用于接触面积。然后可以利用期望的接触金属来填充该沟槽。可以以促进高效接触沟槽蚀刻工艺的方式来实施接触被形成到其中的半导体层的掺杂，诸如通过例如利用沟槽蚀刻后掺杂或具有以下的半导体层：接触沟槽蚀刻所穿过的上部未掺杂区和下部掺杂S/D区。可以从最终结构移除该偏移间隔部。

Description

具有增大的接触面积的半导体器件接触
技术领域
本发明涉及具有增大的接触面积的半导体器件接触。
背景技术
包括在半导体衬底上形成的晶体管、二极管、电阻器、电容器以及其他无源和有源电子器件的电路器件的增大的性能通常是在那些器件的设计、制造和操作期间考虑的主要因素。例如，在金属氧化物半导体（MOS）晶体管半导体器件（诸如在互补金属氧化物半导体（CMOS）工艺中使用的那些）的设计和制造期间，常常期望最小化与另外被称为外部电阻Rext的接触相关联的寄生电阻。降低的Rext实现来自等同晶体管设计的更高驱动电流。
附图说明
图1a和1b图示具有根据本公开的一个实施例配置的接触架构的非平面半导体器件的横截面视图。
图2a和2b图示具有根据本公开的另一实施例配置的接触架构的非平面半导体器件的横截面视图。
图3a直至3d中的每一个都图示具有根据本公开的另一实施例配置的接触架构的非平面半导体器件的横截面视图。
图4a和4b中的每一个都图示根据本公开的一个实施例的具有接触架构以及选择性掺杂的源极/漏极区的非平面半导体器件的横截面视图。
图5a直至5g共同图示根据本公开的一个实施例的用于制造半导体接触架构的方法。
图6a和6b图示具有根据本公开的另一实施例配置的接触架构的非平面半导体器件的横截面视图。
图6c示出图6a和6b中示出的示例实施例的透视图。
图6d图示根据一些这样的实施例的图6a直至6c中示出的偏移间隔部和接触金属可能具有的示例形状的各种自上而下的视图。
图7a和7b图示具有根据本公开的另一实施例配置的接触架构的非平面半导体器件的横截面视图。
图7c示出图7a和7b中示出的示例实施例的透视图。
图7d图示根据一些这样的实施例的图7a直至7c中示出的偏移间隔部和接触金属可能具有的示例形状的各种自上而下的视图。
图8a和8b图示具有根据本公开的另一实施例配置的接触架构的非平面半导体器件的横截面视图。
图8c示出图8a和8b中示出的示例实施例的透视图。
图8d图示根据一些这样的实施例的图8a直至8c中示出的接触金属可能具有的示例形状的各种自上而下的视图。
图9图示利用根据本公开的实施例配置的一个或多个集成电路结构实施的计算系统。
如将领会到的，图不一定按照比例来绘制或者意图将本公开限制于示出的具体配置。例如，虽然一些图通常指示直线、直角和平滑表面，但是考虑到所使用的处理设备和技术的现实世界限制，结构的实际实施可能具有不够完美的直线、直角，并且某些特征可能具有表面拓扑或者另外是非平滑的。简单地说，该图仅仅被提供用来示出示例结构。
具体实施方式
公开了具有相对于标准接触而言相对大的接触面积和低的电阻的半导体接触架构。MOS晶体管中的标准接触通常利用暴露的掺杂半导体区来进行接触，其中总的接触面积是水平的并且由自上而下的暴露的半导体面积来限定。相比之下，根据本公开的一个实施例配置的接触架构提供增加的接触面积，以使得接触延伸到正进行接触的半导体层中。根据一个示例实施例，在接触形成期间使用偏移间隔部，其具有允许执行选择性蚀刻的效果。特别地，下层半导体层以比偏移间隔部材料更快的速率蚀刻，从而允许实现到半导体材料中的相对深的蚀刻而不蚀刻掉晶体管结构的其他部分。因此，不是仅仅半导体的单一平坦水平表面被暴露用于接触面积，而是相对长的垂直沟槽侧壁以及底壁被暴露且可用于接触面积。然后可以利用期望的接触金属来填充该沟槽。可以以促进接触沟槽蚀刻工艺的方式来实施接触被形成到其中的半导体层的掺杂。例如，在一个示例情况下，在接触沟槽被形成之后但在接触金属被沉积到沟槽中之前掺杂半导体层，而在另一示例情况下半导体层被配置有接触沟槽蚀刻将穿过的未掺杂部分以及接近接触沟槽所延伸到的地方的掺杂下部部分。在一些实施例中，接触架构被形成在源极/漏极（S/D）区上，其中相邻栅极结构之间的整个空间限定临界水平距离（CD），并且总接触面积超过CD的4倍或更多。要指出，在一些实施例中，该偏移间隔部可能存在于最终晶体管结构中，但是在其他实施例中，该偏移间隔部可能在沟槽蚀刻工艺期间或者在沟槽蚀刻完成之后被移除。
总体概述
如先前所解释的，可以通过降低器件电阻来实现晶体管中增大的驱动电流。接触电阻已成为器件的总电阻的很大一部分。典型晶体管接触堆叠包括例如硅或硅锗（SiGe）源极/漏极层、镍硅化物层、氮化钛粘附层和钨接触/衬垫。在任何这样的配置中，接触面积通常限于在接触沟槽蚀刻工艺期间暴露的半导体材料的平坦面积。如鉴于该公开将领会到的，存在可以在其上形成接触的有限面积。例如，可以通过从一个栅极间隔部至相邻晶体管的栅极间隔部的第一距离（在本文中被称为CD）乘以限定源极/漏极区的宽度的第二距离（在本文中被称为W1）来限定相邻栅极结构之间的整个面积。因此，依赖自上而下的源极-漏极开口的常见接触具有约CD x W1的接触面积。
因此，并且根据本公开的实施例，提供接触形成技术，其使用偏移间隔部来增加接触面积，以使得接触延伸到正进行接触的半导体层中。根据一个示例实施例，该偏移间隔部在接触沟槽的开口处有效地起到材料的衬套或掩模的作用。用来实施到半导体层中的接触沟槽蚀刻的蚀刻化学物质可以相对于偏移间隔部材料和其他非目标材料（包围源极/漏极区的绝缘体材料）具有选择性，或者以其他方式被配置成以比目标半导体材料更低的速率蚀刻偏移间隔部材料和任何其他非目标材料。鉴于本公开，许多选择性蚀刻方案将是显然的。该偏移间隔部允许实现到半导体材料中的相对深的蚀刻而不蚀刻掉晶体管结构的其他部分。因此，不是仅仅半导体的单一平坦水平表面被暴露用于接触面积，而是相对长的垂直沟槽侧壁以及底壁被暴露且可用于接触面积。一旦半导体层被掺杂，就可以利用期望的接触金属来填充沟槽。偏移间隔部不需要保留在最终结构中。
可以以促进接触沟槽蚀刻工艺的方式来实施接触被形成到其中的半导体层的掺杂。例如，在一个示例情况下，在接触沟槽被形成之后但在接触金属被沉积到沟槽中之前掺杂半导体层，诸如通过注入掺杂和退火工艺。在另一示例情况下，半导体层被形成或者以其他方式被配置有接触沟槽蚀刻将穿过的未掺杂上部部分和接触沟槽延伸所到的掺杂下部部分。在又一实施例中，半导体层被配置有缓变的掺杂剂浓度，其在沟槽顶部处的没有掺杂或另外轻掺杂与沟槽底部处的目标掺杂水平之间变化。如鉴于本公开将领会到的，消除或以其他方式降低半导体层中的掺杂可能使得更易于蚀刻接触沟槽（蚀刻已经被掺杂的半导体材料可能比蚀刻相同的未掺杂半导体材料更困难）。在还有其他实施例中，可以使用不知道任何掺杂水平的蚀刻方案。
取决于目标接触面积，接触沟槽蚀刻的深度可以因实施例而异。根据一个示例实施例，该接触面积是沟槽深度的函数并且通常可以如根据等式1来计算：
接触面积= [(2 x Hc) + (CD - (2 x W2))] x W1 （等式1）
在这里Hc是接触高度，CD是从一个栅极堆叠的栅极间隔部至相邻栅极堆叠的栅极间隔部的距离，W2是偏移间隔部厚度（如果存在的话），并且W1是限定源极/漏极区的宽度的距离。在一些情况下，接触蚀刻深度处在鳍状物高度的50%或更多的范围内，其中示例鳍状物高度（HF）处在30nm到50nm的范围内，尽管可以使用任何数目的鳍状物几何图形并且不意图使本公开限于任何特定的一个。在一个具体实施例中，蚀刻接触沟槽以便下切栅极结构，以便允许下切内的掺杂剂注入。源极/漏极区和沟道区之间的这样的下切蚀刻和掺杂注入可以进一步帮助降低MOS器件的总电阻。例如，掺杂剂可以被注入源极/漏极区中并且可以实施后续退火以便使掺杂剂朝向沟道区扩散。
要指出，源极/漏极区可能是原生鳍状物材料或者外延沉积或以其他方式供应的替换源极/漏极材料。进一步指出，取决于工艺节点和器件密度，W1、W2和CD中的每一个都可能因实施例而异。如将领会到的，本文中提供的技术可以显著增加接触面积，尤其当器件尺寸被缩小且采用更大纵横比鳍状物时。在使用45nm鳍状物的一个示例情况下，假设具有15nm的接触沟槽开口，则可以通过使用偏移间隔部技术使接触面积增大到多达4倍，其中接触沟槽处在20nm至30nm深的范围内，或者更深。该技术可以通过降低接触电阻来提升器件的性能，从而允许每瓦特更好的性能。为此，模拟示出与典型的接触架构相比，对于根据一些实施例配置的接触约17%或更好的性能增益。
接触沟槽的形状可以因实施例而异，并且将取决于诸如所使用的掩模图案和蚀刻化学物质、被蚀刻的半导体材料、偏移间隔部材料、以及是否期望下切蚀刻（在这里源极/漏极区至少部分在栅极间隔部下面并且可能在栅极电介质下面延伸）之类的因素。可以使用任何适当的蚀刻技术（包括干法和/或湿法蚀刻、各向同性和/或各向异性、或者其一些组合）来完成蚀刻。进一步指出在偏移间隔部和/或栅极下面可能存在下切。可以产生任何数目的接触沟槽形状（举几个例子，例如方形、矩形、椭圆形、圆形、有角的）。进一步指出，取决于被查看的特定横截面轮廓，沟槽形状可能进一步变化（例如，与鳍状物平行并通过鳍状物得到的横截面轮廓可能看起来不同于垂直于鳍状物并通过源极/漏极区得到的截面轮廓）。可以例如使用透射电子显微术和扫描电子显微术或其他适当的成像技术来检测根据本公开的实施例形成的接触结构，以示出延伸到正进行接触的半导体材料中的金属接触。
方法和架构
图1a和1b图示具有根据本公开的一个实施例配置的接触架构的非平面半导体器件的横截面视图。特别地，图1a示出垂直于鳍状物且切穿源极/漏极区得到的横截面视图，而图1b示出平行于鳍状物且切穿鳍状物和栅极区而得到的横截面视图。要指出不是所有的典型器件特征都被示出，以便允许聚焦于接触架构。该器件可以是例如具有多个MOS晶体管（诸如FinFET或纳米线配置）的集成电路器件，或者通常采用鳍状半导体主体的其他非平面器件。FinFET是在薄的半导体材料条带（通常被称为鳍状物）周围构建的晶体管。该晶体管包括标准的场效应晶体管（FET）节点，包括沟道上的栅极、源极区和漏极区。该器件的导电沟道驻留在栅极下面的鳍状物的外侧上/之内。具体来说，电流沿着鳍状物的两个侧壁（垂直于衬底表面的侧）和/或在该两个侧壁之内流动，还沿着鳍状物的顶部（平行于衬底表面的侧）和/或在该顶部之内流动。因为这样的配置的导电沟道实质上沿着该鳍状物的三个不同的外平面区/在该平面区之内驻留，所以这种FinFET设计有时被称为三栅极FinFET。其他类型的FinFET配置也是可得到的，诸如所谓的双栅极FinFET（在其中，导电沟道主要仅沿着鳍状物的两个侧壁（并且不会沿着鳍状物的顶部）/在该两个侧壁之内驻留）。纳米线晶体管（有时被称为栅极全包围FET）非常类似地配置，但是代替鳍状物，而使用纳米线或纳米带（取决于线的厚度）并且栅极材料通常在所有侧上环绕沟道区。取决于特定设计，纳米线晶体管具有例如高达4个有效栅极。本文提供的接触技术可以与任何这样的非平面晶体管配置一起使用，尽管其他配置也可能受益。
如可以在图1a和1b中看到的，该器件包括鳍状物101，在其上形成许多栅极结构109连同到每个栅极的任一侧的源极/漏极区105。如通常所做的那样，该器件的沟道通常在栅极下面并且在源极区和漏极区之间。每个栅极结构109通常都包括栅极间隔部109a、栅极电极109b、和栅极电介质109c，如将领会到的，该栅极结构109可以是后来将在替换金属栅极（RMG）工艺中被替换的虚设栅极（多晶硅电极）、或实际金属栅极结构，这取决于期望的工艺流程。
如可以进一步看到的，在接触沟槽开口处提供偏移间隔部111，并且在源极/漏极区105的每一个的接触沟槽中形成金属接触107。该接触延伸距离HC到源极/漏极区105的半导体材料中。在图1a中，要指出源极/漏极区105有效地占据相邻隔离层103之间的整个空间。隔离层103之间的该距离被指定为W1。此外并且参考图1b，要指出，在该示例实施例中，源极/漏极区105有效地占据相邻栅极结构109之间的整个空间。栅极结构109之间的该距离被指定为CD。其他实施例可以包括S/D区105和栅极结构109之间的附加绝缘体材料。如鉴于本公开将领会到的，这些尺寸HC、W1、CD可以被用来估计根据一个实施例的接触结构的接触面积。关于蚀刻的深度，还可以考虑鳍状物高度HF。
用来制造所示出的晶体管器件的各种特征的材料可以因实施例而异，并且不意图将本公开限于任何特定材料系统。例如，可以利用硅、锗、硅锗（SiGe）或III-V材料（例如砷化镓、砷化铟等等）衬底来实施一些实施例，在该衬底上形成许多鳍状物101。其他实施例可以使用绝缘体上半导体（SOI）或多层衬底结构来提供具有某些期望质量（例如，低的子鳍状物泄露）的鳍状物。在更一般的意义上，根据实施例可以使用在其上可以形成诸如FinFET和纳米线晶体管之类的非平面器件的任何适当的衬底。
该鳍状物101可能是衬底原生的或者是通过凹进和替换工艺提供的替换鳍状物，该凹进和替换工艺包括移除原生鳍状物材料并且利用任意组合物的期望材料来替换它。例如，在一个示例情况下，衬底是块状硅衬底并且鳍状物100是原生硅鳍状物，或者硅锗（SiGe）替换鳍状物、或者III-V材料替换鳍状物、或者原生和替换鳍状物的组合。进一步记得，在一些示例实施例中，鳍状物100可以被蚀刻或者以其他方式被处理成在沟道区域中的一个或多个纳米线或带以便提供栅极全包围器件。要指出，在该特定上下文中对纳米线或线的参考意图包括线和带或线的其他派生词。进一步指出，带通常是相对薄的线。
可以利用标准材料和形成技术来实施栅极结构。例如，该栅极间隔部109a可以是氧化硅或氮化硅或任何其他适当的间隔部材料。栅极电介质109c可以例如由诸如二氧化硅或高k电介质材料之类的材料来形成。高k栅极电介质材料的示例包括例如氧化铪、氧化铪硅、氧化镧、氧化铝镧、氧化锆、硅酸锆氧化物、氧化钽、氧化钛、钛酸锶钡、钛酸钡、钛酸锶、氧化钇、氧化铝、铅钪钽氧化物和铌锌酸铅。该栅极电极109b材料可以是如先前解释的后来作为RMG工艺的一部分被移除的牺牲材料（例如多晶硅）、或者栅极电极材料（诸如铝、钨、钛、钽、镍、铂、高掺杂硅、这些中的一个的硅化物（例如硅化钛、硅化镍等等）、或这样的材料层的组合）。
该源极/漏极区105还可以是原生鳍状物材料或替换材料，这取决于期望的器件组合物。在一个示例实施例中，该源极/漏极区105是原生硅或被掺杂以提供期望极性（PMOS或NMOS）的其他衬底材料。如鉴于本公开将领会到的，根据一些这样的实施例，掺杂可以在接触沟槽蚀刻被执行之后实施，以使得掺杂剂将不妨碍蚀刻工艺。在另一示例实施例中，源极/漏极区105是SiGe到PMOS器件的原生硅鳍状物底座中或在其上的外延沉积，以及III-V材料（例如砷化铟）到NMOS器件的原生硅鳍状物底座中或在其上的外延沉积。在一些情况下，外延掺杂占据具有通过宽度W1和临界尺寸CD限定的面积的空间。要指出，CD实际上是从一个视角看（平行于鳍状物得到的横截面）的源极/漏极区105的宽度，并且W1实际上是从另一个视角看（垂直于鳍状物得到的横截面）的源极/漏极区105的宽度。外延沉积的深度可以是例如到鳍状物的底部，或者越过鳍状物的底部到下层衬底中，或者到鳍状物底部上面的某一位置（以便留下鳍状物底座，外延处在所述鳍状物底座上）。可以使用任何数目的源极/漏极配置，并且不意图使本公开限于任何特定种类。
该偏移间隔部111材料可以是任何材料，其对于给定蚀刻化学物质比起被蚀刻的源极/漏极区105的半导体材料，将或者提供一定程度的蚀刻选择性或者以其他方式蚀刻得更慢。例如，在一个示例实施例中，利用氮化硅（SiN）来实施该偏移间隔部111，该氮化硅（SiN）具有比使用标准蚀刻化学物质的硅更低的蚀刻速率。要指出，在一些实施例中该偏移间隔部111材料可以与栅极间隔部109a材料相同，但是不需要是相同的，并且在其他实施例中可以是不同的材料。可以使用任何数目的氧化物或氮化物或其他适当的偏移间隔部材料来实施偏移间隔部111。
接触金属107可以例如是与栅极电极109b相同的金属，诸如铝、钨、钛、钽、镍、铂、高掺杂硅、这些中的一个的硅化物（例如，硅化钛、硅化镍等等）、或这样的材料层的组合，但是也可以是不同的，诸如在含有锗的源极/漏极区105的情况下的锗化物（例如钛锗化物、镍锗化物等等）。可以使用任何数目的接触金属材料，并且不意图将本公开限于任何特定接触金属方案。只要源极/漏极区105与接触金属107之间的接触区域界面可以被扩大，如本文中描述的。
在图1a-b中示出的示例实施例中，在示出的两个横截面轮廓中，接触金属107是相对矩形的形状。然而，取决于所采用的材料、掩模图案和蚀刻方案可以产生许多沟槽形状，并且任何这样的形状都可以被用来提供如本文中描述的增加的接触面积。所以，举例来说，图1b的横截面视图中示出的矩形沟槽形状可能例如通过定向各向异性蚀刻而产生，而具有如图2b的横截面视图中示出的有角壁的沟槽形状可能例如通过各向同性蚀刻而产生。要指出，在这些示例实施例中，图1a和2a中示出的沟槽的横截面视图看起来是相同的。进一步指出，在该特定实施例中偏移间隔部111在图1a和2a中示出的横截面视图中是不可见的，而其他实施例该偏移间隔部111在那个横截面视图中可能是可见的，如进而将解释的那样。图2a和2b的其他特征类似于图1a和1b中示出的那些，并且先前的相关讨论等同地适用于图2a-b。
图3a直至3d中的每一个都图示具有根据本公开的另一实施例配置的接触架构的非平面半导体器件的横截面视图。如可以在图3a中看到的，采用的接触沟槽蚀刻提供与图1b中示出的类似的沟槽形状，除了进一步采用下切蚀刻以使得源极/漏极区105中的蚀刻面积扩展超出偏移间隔部111中的开口。这样的下切蚀刻可能是期望的，例如以进一步扩展在接触沟槽底部处的接触面积。下切蚀刻图案可以例如通过用以穿过偏移间隔部的初始定向蚀刻之后是各向同性蚀刻来实现。备选地，下切蚀刻图案可以随所选材料和蚀刻化学物质而变，诸如在所使用的给定蚀刻化学物质蚀刻间隔部偏移材料比它蚀刻源极/漏极材料的侵略性小得多的情况下。例如，氢氧化钾（KOH）可以被用来相对有侵略地通过SiN偏移间隔部111来蚀刻含硅的源极/漏极区105，以便提供如所示出的下切图案。图3b示出利用更少定向、更多各向同性蚀刻制成的类似图案。图3c和3d中的每一个都示出可能产生的另一示例蚀刻图案。具有和不具有下切特征的许多其他可能的蚀刻图案将是显然的，并且不意图将本公开限于任何特定蚀刻图案。
图4a和4b中的每一个都图示根据本公开的一个实施例的具有接触架构以及选择性掺杂的源极/漏极区的非平面半导体器件的横截面视图。如先前所解释的，一般来说，掺杂半导体材料可能比未掺杂半导体材料更难蚀刻。照此，使用如本文中提供的掺杂方案可以允许以更高效的方式来实施接触沟槽蚀刻工艺。例如，并且参考图4a，向源极/漏极区105提供缓变的掺杂剂浓度，其在源极/漏极区105的顶部处的无掺杂或另外轻掺杂与靠近源极/漏极区105的底部的目标掺杂水平之间变化。在图4b的示例中，该源极/漏极区105被配置有顶部未掺杂部分和下部掺杂部分。可以基于预期应用和性能目的来设置掺杂目标。接触沟槽可以穿过半导体材料的未掺杂或另外更加轻掺杂部分并且在目标掺杂剂水平开始的位置处或周围停止。在又一实施例中（诸如图5f中示出的），可以在沟槽蚀刻工艺被实施之后但在接触金属被沉积之前对源极/漏极区105进行掺杂。鉴于本公开，许多掺杂方案将是显然的。
图5a直至5g共同图示根据本公开的一个实施例的用于制造半导体接触架构的方法。要指出，图5a-g中的每一个都示出平行于鳍状物且切穿鳍状物和栅极区而得到的横截面视图。如可以在图5a中看到的，在构成源极/漏极区105的半导体材料已就位的工艺中的点处示出示例结构，无论其是作为原生鳍状物材料的半导体材料还是替换半导体材料。源极/漏极区105中的该半导体材料可以被掺杂、未被掺杂、或者以使得一部分未被掺杂或另外更加轻掺杂。一般来说，与接触金属107接触的S/D 105半导体材料最终将被掺杂。例如，在一些实施例中，未被掺杂的半导体可能最初被用来促进接触沟槽蚀刻，其中未掺杂的S/D105半导体材料可以在沟槽形成之后随后被掺杂，如将进而关于图5f讨论的。如先前解释的，可以使用任何数目的材料系统和形成工艺来实施该结构。在一个示例实施例中，使用凹进蚀刻和替换工艺来供应源极/漏极区105中的半导体材料，其中原生牺牲硅鳍状物充当预留位置，所述预留位置被移除并且利用例如锗、SiGe、或III-V材料的外延沉积来替换。在一些实施例中，可以在衬底上提供多个鳍状物组合物，诸如用于PMOS器件的SiGe鳍状物和/或用于NMOS器件的原生硅鳍状物和/或用于NMOS器件的III-V材料鳍状物。
图5b示出根据一个实施例在源极/漏极区105已经被凹进之后的结果产生的结构。可以使用任何适当的干法和/或湿法蚀刻来实施该凹进，这取决于就位的材料系统，并且如将领会到的那样。蚀刻可能对不同于构成源极/漏极区105的半导体材料的材料具有选择性（即蚀刻源极/漏极区105但不蚀刻栅极结构109材料和任何其他暴露的非目标材料）。备选地，在源极/漏极区105的凹进期间，该栅极结构109以及任何其他非目标表面可以被掩蔽掉。在一个示例情况下，使用各向异性（或各向同性）KOH蚀刻来实施蚀刻以使硅源极/漏极区105凹进，其中栅极间隔部109a是氮化硅并且栅极电极109b是多晶硅或对KOH具有选择性的其他金属。可以使用许多其他蚀刻和材料方案。要指出，在该示例实施例中，源极/漏极区105占用整个距离CD，并且可能具有按照期望设置并且适合于给定器件目标的宽度W1。其他实施例可以具有不同的S/D区105尺寸。
根据一个实施例，一旦源极/漏极区105被凹进，该工艺就继续沉积偏移间隔部材料111，如图5c中示出的。可以使用任何数目的适当偏移间隔部材料和沉积工艺来实施该沉积。在一个示例情况下，例如，使用低压化学气相沉积（LPCVD）或等离子体增强的化学气相沉积（PECVD）工艺来将SiN沉积到凹槽中。可以使用许多其他沉积和材料方案。要指出，沉积的偏移间隔部层111被示出为在性质上是共形的，但这样不是必需的。如可以在该示例情况下进一步看到的，该偏移间隔部111具有厚度W2。在一个具体示例情况下，栅极间隔部109aSiN并且偏移间隔部也是SiN，其被使用LPCVD或PECVD工艺选择性地沉积到凹槽中但仅在沉积栅极间隔部109a材料上。在这样的一个实施例中，可能不需要在图5d中示出的间隔部材料111蚀刻。
图5d示出根据一个实施例在共形或以其他方式沉积的偏移间隔部材料111被蚀刻以提供衬套状偏移间隔部111之后的结果得到的结构。在一些实施例中该衬套可以覆盖沟槽开口的所有表面以提供连续的材料环，但是在其他实施例中该偏移间隔部111仅在沟槽开口的某些表面上，诸如沟槽的栅极间隔部109部分，如先前参考图5c所解释的。进而将参考图6a直至8d讨论示例偏移间隔部111配置的另外的细节。可以使用任何适当的干法和/或湿法蚀刻来实施该蚀刻，这取决于就位的材料系统，并且如将领会到的那样。蚀刻可能对不同于偏移间隔部材料111的材料具有选择性（即蚀刻偏移间隔部材料111但是不蚀刻栅极结构109材料或其他暴露的非目标材料）。备选地，在偏移间隔部材料111的凹进期间，该栅极结构109可以被掩蔽掉。在一个示例情况下，经由使用具有N2的CHF3的干法各向异性等离子体蚀刻来实施该蚀刻，其中栅极间隔部109a是二氧化硅并且栅极电极109b是多晶硅或对CHF3具有选择性的其他金属。可以使用许多其他适当的蚀刻和材料方案。
一旦偏移间隔部111就位，该方法就可以继续将接触沟槽蚀刻到源极/漏极区105的半导体材料中。图5e示出根据一个实施例在接触沟槽已经被蚀刻之后的结果产生的结构。可以使用任何适当的干法和/或湿法蚀刻来实施该蚀刻，这取决于就位的材料系统，并且如将领会到的那样。该蚀刻的深度可以因实施例而异。例如，在一些实施例中，该沟槽的深度是对应源极/漏极区的总垂直长度的至少25%、或总垂直长度的30%、或总垂直长度的35%、或总垂直长度的40%、或总垂直长度的45%、或总垂直长度的50%、或总垂直长度的55%、或总垂直长度的60%、或总垂直长度的65%、或总垂直长度的70%、或总垂直长度的75%、或总垂直长度的80%、或总垂直长度的85%、或总垂直长度的90%、或总垂直长度的95%、或总垂直长度的100%。要指出，用来形成接触沟槽的蚀刻可能类似于用来使源极漏极区凹进的蚀刻，并且关于图5b的先前相关讨论等同地适用于这里。在一个示例情况下，使用各向异性KOH蚀刻来实施该蚀刻以使硅源极/漏极区105凹进，其中栅极间隔部109a和偏移间隔部111是氮化硅，并且栅极电极109b是多晶硅或对KOH具有选择性的其他金属。在另一示例情况下，使用各向异性六氟化硫（SF6）或三氟化氮（NF3）来实施该蚀刻，其中栅极间隔部109a和偏移间隔部111是氮化硅并且栅极电极109b是多晶硅或对SF6或NF3具有选择性的其他金属。如将领会到的，可以使用许多其他适当的蚀刻和材料方案。如可以在该示例情况下进一步看到的，要指出，作为蚀刻的结果可以修改偏移间隔部111厚度W2，在图5e中通常指示为W2'。在更一般的意义上，作为蚀刻的结果可以修改偏移间隔部的整体形状，并且在一些示例实施例中，作为蚀刻的结果偏移间隔部111基本上被移除或以其他方式被缩小。然而，其他实施例可能不修改厚度W2。
图5f示出根据一个实施例经历将掺杂剂注入被蚀刻的源极/漏极区105中并且然后执行退火以提升在半导体-金属界面处的接触掺杂的工艺的结构。如通常所做的那样，可以基于期望的极性来选择掺杂材料。在一个示例实施例中，在沟槽形成之后利用离子或等离子体注入工艺对已蚀刻的源极/漏极区105进行掺杂，并且使用低温退火和/或SPER（固相外延再生长）来对其进行激活。可以使用任何数目的已知注入和退火技术。在还有其他实施例中，记得源极/漏极区105的半导体层可以被配置有掺杂和未掺杂的部分，或者配置有缓变的掺杂剂浓度，如先前所解释的那样。
图5g示出根据一个实施例在接触金属被沉积和抛光之后的结果产生的结构。可以使用任何数目的适当金属接触材料和沉积工艺来实施该沉积。可以经由例如溅射淀积或CVD来沉积接触金属。沉积后退火可以被用来引起金属和源极/漏极区105中的下层半导体材料之间的反应（例如硅化物或锗化物形成）。可以使用先前指出的示例材料，或者接触层的组合。可以使用许多配置。要指出，接触金属填充整个接触沟槽，尽管因为诸如归因于无意的孔隙或其他缺陷的无论什么原因，填充可能不是完美的（在这里沟槽被100%填充）。为此，本文中对“大幅”填充的接触沟槽的参考意图包括完美填充以及不完美填充，其具有某种程度的没有用接触材料填充的沟槽（例如，10%或更少、或者5%或更少、或者2%或更少、或者1%或更少）。
图6a和6b图示具有根据本公开的另一实施例配置的接触架构的非平面半导体器件的横截面视图。该实施例类似于图2a-b中示出的实施例，除了如进而将解释的偏移间隔部111配置和沟道配置之外。对于两个实施例仍然共同的特征，先前的相关讨论等同地适用于这里。关于差异，要指出，该示例实施例的偏移间隔部111在沟槽开口处形成连续环，如可以在图6a的横截面视图中看到的。相比之下，图2a-b中示出的实施例仅包括在接触沟槽的栅极间隔部109a部分上（或者另外不在沟槽的隔离103部分上）的偏移间隔部111材料。此外，该示例实施例包括配置有如图6b中示出的线或带102而不是如图2b中示出的鳍状物101的沟道区。虽然在图6b的该特定横截面视图中示出了两个线，但是其他实施例可以包括更少的线（一个）或更多的线（例如三个、四个或更多）。如先前所解释的，该线可以是原生衬底材料或者替换材料（例如硅衬底上面的SiGe纳米线）。
图6c示出图6a和6b中示出的示例实施例的透视图。在该示例情况下，接触金属107和偏移间隔部111中的每一个在接触沟槽开口处都具有球形形状（尽管可以产生任何几何形状，诸如方形或矩形，这取决于掩模图案和蚀刻方案）。如可以进一步看到的，每个偏移间隔部111邻接对应的栅极间隔部109a，并且对应沟道的顶部纳米线/带102接触仅仅在偏移间隔部111下面的源极/漏极区105。进一步指出，在该示例实施例中，利用衬底原生的半导体材料（鳍状物101a）来实施源极/漏极105中的一些，而利用非衬底原生的半导体材料（鳍状物101b）来实施源极/漏极105中的其他。进一步指出，在该示例配置中，非原生的鳍状物101b位于衬底100的沟槽中。其他实施例可能具有齐平位于衬底100表面上（而不是凹槽中），或者衬底100原生的底座鳍状物上的源极/漏极区105替换材料。如可以进一步看到的，栅极下面的沟道可以具有任何数目的配置，包括鳍状物、线或带结构。在具有多个晶体管器件的一些实施例，可以使用组合多样沟道配置，诸如图6c中示出的。对于线和带沟道配置，要指出可以提供多个线和/或带。如先前所解释的，要指出沟道材料可能是衬底100原生的或替换材料，就像源极/漏极区105那样。鉴于本公开，许多沟道配置和材料系统方案将是显然的。
图6d图示根据一些这样的实施例的图6a直至6c中示出的偏移间隔部111和接触金属107可能具有的示例形状的各种自上而下的视图。在每种情况下，要指出偏移间隔部111的连续环状结构。进一步指出，针对偏移间隔部111和接触107的任何数目的几何形状都可以被图案化并且不意图使本公开限于任何特定形状配置。
图7a和7b图示具有根据本公开的另一实施例配置的接触架构的非平面半导体器件的横截面视图。该实施例类似于图2a-b中示出的实施例，除了沟道配置之外。对于两个实施例仍然共同的特征，先前的相关讨论等同地适用于这里。要指出，该示例实施例的偏移间隔部111在沟槽开口处不是连续环，而是仅在沟槽开口的栅极间隔部109部分上，如可以在图7a和7b的横截面视图中看到的。关于沟道配置，该示例实施例包括配置有如图7b中示出的线或带102并且类似于图6b中示出的沟道配置的沟道区。关于纳米线/带102沟道配置的先前相关讨论等同地适用于这里。
图7c示出图7a和7b中示出的示例实施例的透视图。在该示例情况下，接触金属107和偏移间隔部111中的每一个在接触沟槽开口处都具有矩形形状（尽管如先前所解释的可以产生任何几何形状）。如可以进一步看到的，每个偏移间隔部111邻接对应的栅极间隔部109a，并且对应沟道的顶部纳米线/带102接触仅仅在偏移间隔部111下面的源极/漏极区105。关于原生和替换源极/漏极区105的先前相关讨论等同地适用于这里。
图7d图示根据一些这样的实施例的图7a直至7c中示出的偏移间隔部111和接触金属107可能具有的示例形状的各种自上而下的视图。在每种情况下，要指出偏移间隔部111的非连续性质。在这些示例实施例中，该偏移间隔部111基本上在栅极间隔部109a上并且基本上不在隔离103上，以使得接触金属107可以直接靠着隔离103。然而，要指出，在一些这样的示例实施例中，可以在接触金属107和隔离103之间提供衬里或扩散阻挡物。进一步指出，针对偏移间隔部111和接触107的任何数目的几何形状都可以被图案化并且不意图将本公开限于任何特定形状配置。
图8a和8b图示具有根据本公开的另一实施例配置的接触架构的非平面半导体器件的横截面视图。该实施例类似于图2a-b中示出的实施例，除了沟道配置以及偏移间隔部111已经被移除或以其他方式被大幅缩小的事实之外。对于两个实施例仍然是共同的特征，先前的相关讨论等同地适用于这里。要指出，该示例实施例的偏移间隔部111可以被完全移除，但是不需要这样，并且在一些这样的实施例中，该偏移间隔部111是最初供应的偏移间隔部111的更薄的版本。要指出，具有更小偏移间隔部111允许大的半导体-金属界面面积，这可以进一步降低接触电阻。如先前解释的那样，可以在接触沟槽蚀刻和/或目标移除偏移间隔部111的专用蚀刻期间移除偏移间隔部111。关于沟道配置，该实施例包括配置有如图7b中示出的线或带102并且类似于图6b中示出的沟道配置的沟道区。关于纳米线/带102沟道配置的先前相关讨论等同地适用于这里。
图8c示出图7a和7b中示出的示例实施例的透视图。在该示例情况下，接触金属107中的每一个都在接触沟槽开口处具有方形形状（尽管如先前解释的可以产生任何几何形状），并且偏移间隔部111没有保留在一些这样的配置中。如可以进一步看到的，金属接触107的每个上部方形形状部分填充整个沟槽开口并且继续到源极/漏极区105的半导体材料中以提供更大的接触表面积，并且对应沟道的顶部纳米线/带102接触仅在该上部方形形状部分下面的源极/漏极区105。关于原生和替换源极/漏极区105的先前相关讨论等同地适用于这里。
图8d图示根据一些这样的实施例的图8a直至8c中示出的接触金属107可能具有的示例形状的各种自上而下的视图。在这些示例实施例中，偏移间隔部111已经被移除或者以其他方式被大幅缩小，以使得接触金属107可以直接靠着隔离103和栅极间隔部109a。然而，要指出，在一些这样的示例实施例中，可以在接触金属107与隔离103和栅极间隔部109a之间提供衬里或阻挡层。进一步指出，针对接触107的任何数目的几何形状都可以被图案化并且不意图将本公开限于任何特定形状配置。
示例系统
图9图示利用根据本公开的一个实施例配置的一个或多个集成电路结构实施的计算系统。如可以看到的，该计算系统1000装有母板1002。该母板1002可以包括许多部件，包括但不限于处理器1004和至少一个通信芯片1006（在该示例中示出两个），它们中的每一个都可以被物理且电气耦合至该母板1002，或者以其他方式集成在其中。如将领会到的，该母板1002可以是例如任何印刷电路板，无论是主板还是安装在主板上的子板还是系统1000的唯一板等等。取决于其应用，计算系统1000可以包括一个或多个其他部件，它们可能或者可能不物理且电气耦合至母板1002。这些其他部件可以包括但不限于易失性存储器（例如DRAM）、非易失性存储器（例如ROM）、图形处理器、数字信号处理器、密码处理器、芯片集、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编解码器、视频编解码器、功率放大器、全球定位系统（GPS）设备、罗盘、加速度计、陀螺仪、扬声器、相机和大容量存储设备（诸如硬盘驱动器、压缩盘（CD）、数字多功能盘（DVD）、等等）。包括在计算系统1000中的部件中的任一个可以包括配置有如本文中提供的接触结构的一个或多个集成电路结构。在一些实施例中，多个功能可以被集成到一个或多个芯片中（例如，举例来说，要指出通信芯片1006可以是处理器1004的一部分或者以其他方式集成到处理器1004中）。
该通信芯片1006实现数据去到和来自计算系统1000的传递的无线通信。术语“无线”以及其派生词可以被用来描述可以通过使用经调制电磁辐射通过非固态介质来传送数据的电路、设备、系统、方法、技术、通信信道等等。该术语并不暗示相关联的设备不包含任何线，尽管在一些实施例中它们可能不包含。该通信芯片1006可以实施许多无线标准或协议中的任一个，包括但不限于Wi-Fi（IEEE 802.11族）、WiMAX（IEEE 802.16族）、IEEE802.20、长期演进（LTE）、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、其衍生物、以及被指定为3G、4G、5G以及以上的任何其他无线协议。该计算系统1000可以包括许多通信芯片1006。举例来说，第一通信芯片1006可能专用于较短程无线通信（诸如Wi-Fi和蓝牙）并且第二通信芯片1006可能专用于较长程无线通信（诸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO、以及其他）。该计算系统1000的处理器1004包括封装在处理器1004内的集成电路管芯。在本公开的一些这样的示例实施例中，该处理器1004的集成电路管芯可以包括一个或多个基于鳍状物的晶体管，其包括如本文中提供的接触结构。术语“处理器”可以指代处理例如来自寄存器和/或存储器的电子数据以将该电子数据变换成可被存储在寄存器和/或存储器中的其他电子数据的任何设备或设备的一部分。
该通信芯片1006还可以包括封装在通信芯片1006内的集成电路管芯。根据一些这样的示例实施例，该通信芯片1006的集成电路管芯包括具有如本文中提供的接触结构的一个或多个基于鳍状物的晶体管（例如三栅极晶体管、纳米线晶体管、纳米带晶体管）。如鉴于本公开将领会到的，要指出多标准无线能力可以被直接集成到处理器1004中（例如在这里任何芯片1006的功能被集成到处理器1004中，而不是具有单独的通信芯片）。要进一步指出，处理器1004可以是具有这样的无线能力的芯片集。简而言之，可以使用任何数目的处理器1004和/或通信芯片1006。同样地，任何一个芯片或芯片集可以具有集成在其中的多个功能。
在各种实施方式中，该计算系统1000可以是膝上型计算机、上网本、笔记本电脑、智能电话、平板电脑、个人数字助理（PDA）、超级移动PC、移动电话、台式计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数码相机、便携式音乐播放器或数字视频记录仪。在另外的实施方式中，该系统1000可以是处理数据或采用配置有如本文中描述的接触结构的晶体管器件和其他电子器件（例如二极管）的任何其他电子器件。如鉴于本公开将领会到的，本公开的各种实施例可以被用来通过允许在相同的管芯上使用具有定制的高迁移率和多样沟道配置（例如Si、SiGe、Si/SiGe、III-IV和/或其组合）的基于鳍状物的晶体管来提高以任何工艺节点（例如，在微米范围内、或亚微米以及更远）制作的产品的性能。
另外的示例实施例
下面的示例关于另外的实施例，根据它们许多排列和配置将是显然的。
示例1是一种半导体器件，包括：衬底，其被配置有从衬底延伸的鳍状物，该鳍状物包括沟道区；该沟道区之上的栅极电极，其中在栅极电极和沟道区之间提供栅极电介质层并且在栅极电极的侧上提供栅极间隔部；源极和漏极区，其在鳍状物中或者在鳍状物上并邻近沟道区且包括半导体材料；延伸到源极和漏极区中的每一个中的沟槽；以及在源极和漏极区中的每一个中的沟槽内的接触金属。
示例2包括示例1的主题，其中每个沟槽都具有底部和顶部，并且该器件进一步包括在每个沟槽的顶部处的偏移间隔部。
示例3包括示例2的主题，其中该沟槽中的每一个都通过对应偏移间隔部而继续，并且该接触金属大幅填充该沟槽中的每一个。
示例4包括示例2或3的主题，其中每个偏移间隔部都在源极和漏极区的半导体材料的顶部上。
示例5包括示例2直至4中的任一项的主题，其中每个偏移间隔部都与提供在栅极电极的侧上的栅极间隔部接触。
示例6包括示例2直至5中的任一项的主题，其中该偏移间隔部和提供在栅极电极的侧上的栅极间隔部包括相同的材料。
示例7包括示例1直至6中的任一项的主题，其中该鳍状物包括不是衬底原生的半导体材料。
示例8包括示例1直至7中的任一项的主题，其中该源极和漏极区的半导体材料不是衬底原生的。
示例9包括示例1直至8中的任一项的主题，其中该鳍状物包括沟道区中的一个或多个线或带。
示例10包括示例1直至9中的任一项的主题，其中该源极和漏极区被升高以使得它们延伸超出鳍状物的顶部。
示例11包括示例1直至10中的任一项的主题，其中该源极和漏极区中的每一个都配置有缓变的掺杂方案，其包括对应沟槽所穿过的区域中的较低掺杂和其他区域中的较高掺杂。
示例12包括示例1直至10中的任一项的主题，其中该源极和漏极区中的每一个都包括掺杂部分和未掺杂部分。
示例13包括示例12的主题，其中该沟槽中的每一个都穿过对应的未掺杂部分并且接近掺杂部分或者在掺杂部分中终止。
示例14包括示例1直至13中的任一项的主题，并且进一步包括每一个都在鳍状物的对应沟道区之上的多个栅极结构，每个栅极结构都包括对应栅极电极、栅极电介质和栅极间隔部，其中相邻栅极结构之间的距离基本上限定对应源极或漏极区的宽度，该宽度在与鳍状物平行的方向上。
示例15包括示例1直至14中的任一项的主题，其中该器件是计算设备的一部分。
示例16包括示例15的主题，其中该计算设备是移动计算设备。该移动计算设备可以是例如平板电脑、智能电话、膝上型计算机或具有电池或其他可再生功率源的其他移动计算设备。
示例17是一种集成电路器件，包括：衬底，其被配置有从衬底延伸的鳍状物，该鳍状物包括多个沟道区；多个栅极结构，每个栅极结构都在沟道区中的对应一个之上并且包括栅极电极、栅极电介质和栅极间隔部；多对源极和漏极区，每一对都邻近沟道区中的对应一个并且包括半导体材料；延伸到源极和漏极区中的每一个中的沟槽，每个沟槽都具有底部和顶部，并且进一步具有对应源极/漏极区的总垂直长度的至少25%的深度；以及大幅填充源极和漏极区的每一个中的沟槽的接触金属。
示例18包括示例17的主题，并且进一步包括在每个沟槽的顶部处的偏移间隔部，其中该沟槽中的每一个都通过对应偏移间隔部而继续，其中每个偏移间隔部都在相邻栅极结构的栅极间隔部之间，并且该偏移间隔部与那些栅极间隔部中的两个接触。
示例19包括示例18的主题，其中该偏移间隔部和栅极间隔部包括相同的材料。
示例20包括示例17直至19中的任一项的主题，其中该鳍状物包括不是衬底原生的半导体材料。
示例21包括示例17直至20中的任一项的主题，其中该源极和漏极区的半导体材料不是衬底原生的。
示例22包括示例17直至21中的任一项的主题，其中该鳍状物包括沟道区中的一个或多个线或带。
示例23包括示例17直至22中的任一项的主题，其中该源极和漏极区被升高以使得它们延伸超出鳍状物的顶部。
示例24包括示例17直至23中的任一项的主题，其中该源极和漏极区中的每一个都配置有缓变的掺杂方案，其包括对应沟槽所穿过的区域中的较低掺杂和其他区域中的较高掺杂。
示例25包括示例17直至23中的任一项的主题，其中该源极和漏极区中的每一个都包括掺杂部分和未掺杂部分。
示例26包括示例25的主题，其中该沟槽中的每一个都穿过对应的未掺杂部分并且接近掺杂部分或者在掺杂部分中终止。
示例27包括示例17直至26中的任一项的主题，其中相邻栅极结构之间的距离基本上限定对应源极或漏极区的宽度，该宽度在与鳍状物平行的方向上。
示例28包括示例17直至27中的任一项的主题，其中该器件是计算设备的一部分。
示例29包括示例28的主题，其中该计算设备是移动计算设备。
示例30是一种用于形成半导体接触的方法，该方法包括：提供衬底，其配置有从衬底延伸的鳍状物，该鳍状物包括沟道区；在沟道区之上提供栅极电极，其中在栅极电极和沟道区之间提供栅极电介质层并且在栅极电极的侧上提供栅极间隔部；提供源极和漏极区，其在鳍状物中且邻近沟道区并包括半导体材料；将沟槽蚀刻到源极和漏极区中的每一个中；以及用接触金属大幅填充源极和漏极区的每一个中的沟槽。
示例31包括示例30的主题，其中每个沟槽都具有底部和顶部，并且该方法进一步包括在每个沟槽的顶部处形成偏移间隔部。
示例32包括示例31的主题，其中沟槽中的每一个都通过对应偏移间隔部而继续，并且该接触金属还大幅填充该沟槽的偏移间隔部部分。
示例33包括示例31或32的主题，其中每个偏移间隔部都在源极和漏极区的半导体材料的顶部上。
示例34包括示例31直至33中的任一项的主题，其中每一个偏移间隔部都与提供在栅极电极的侧上的栅极间隔部接触。
示例35包括示例31直至34中的任一项的主题，其中该偏移间隔部和提供在栅极电极的侧上的栅极间隔部包括相同的材料。
示例36包括示例30直至35中的任一项的主题，其中该鳍状物包括不是衬底原生的半导体材料。
示例37包括示例30直至36中的任一项的主题，其中该源极和漏极区的半导体材料不是衬底原生的。
示例38包括示例30直至37中的任一项的主题，其中该鳍状物包括沟道区中的一个或多个线或带。
示例39包括示例30直至38中的任一项的主题，其中该源极和漏极区被升高以使得它们延伸超出鳍状物的顶部。
示例40包括示例30直至39中的任一项的主题，其中该源极和漏极区中的每一个都配置有缓变的掺杂方案，其包括对应沟槽所穿过的区域中的较低掺杂和其他区域中的较高掺杂。
示例41包括示例30直至39中的任一项的主题，其中该源极和漏极区中的每一个都包括掺杂部分和未掺杂部分。
示例42包括示例41的主题，其中该沟槽中的每一个都穿过对应的未掺杂部分并且接近掺杂部分或者在掺杂部分中终止。
示例43包括示例30直至42中的任一项的主题，其中在将沟槽蚀刻到源极和漏极区中的每一个中之后但在大幅填充该沟槽之前，该方法进一步包括对源极和漏极区的半导体材料进行掺杂。
示例44包括示例43的主题，其中对源极和漏极区的半导体材料进行掺杂包括注入掺杂和退火方案。
示例45包括示例30直至44中的任一项的主题，其中将沟槽蚀刻到源极和漏极区中的每一个中包括蚀刻沟槽以使得每个沟槽的深度是对应源极/漏极区的总垂直长度的至少25%。
示例46包括示例30直至45中的任一项的主题，其中将沟槽蚀刻到源极和漏极区中的每一个中包括蚀刻沟槽以使得每个沟槽的深度是对应源极/漏极区的总垂直长度的至少50%。
示例47包括示例30直至46中的任一项的主题，其中将沟槽蚀刻到源极和漏极区中的每一个中包括蚀刻沟槽以使得每个沟槽的深度是对应源极/漏极区的总垂直长度的至少60%。
示例48包括示例30直至47中的任一项的主题，其中将沟槽蚀刻到源极和漏极区中的每一个中包括蚀刻沟槽以使得每个沟槽的深度是对应源极/漏极区的总垂直长度的至少70%。
示例49包括示例30直至48中的任一项的主题，其中将沟槽蚀刻到源极和漏极区中的每一个中包括蚀刻沟槽以使得每个沟槽的深度是对应源极/漏极区的总垂直长度的至少80%。
示例50包括示例30直至49中的任一项的主题，其中将沟槽蚀刻到源极和漏极区中的每一个中包括蚀刻沟槽以使得每个沟槽的深度是对应源极/漏极区的总垂直长度的至少90%。
为了说明和描述的目的已经呈现了本公开的示例实施例的前述描述。它不意图是详尽的或将本公开限制于所公开的精确形式。鉴于本公开，许多修改和变化是可能的。意图使本公开的范围不由该详细描述限制，而是由附于此的权利要求限制。

Claims (25)

1.一种半导体器件，包括：
衬底，其被配置有从衬底延伸的鳍状物，该鳍状物包括沟道区；
该沟道区之上的栅极电极，其中在栅极电极和沟道区之间提供栅极电介质层并且在栅极电极的侧上提供栅极间隔部；
源极和漏极区，其在鳍状物中或者在鳍状物上并邻近沟道区且包括半导体材料；
延伸到源极和漏极区中的每一个中的沟槽；以及
在源极和漏极区中的每一个中的沟槽内的接触金属。
2.根据权利要求1所述的器件，其中每个沟槽都具有底部和顶部，并且该器件进一步包括在每个沟槽的顶部处的偏移间隔部。
3.根据权利要求2所述的器件，其中该沟槽中的每一个都通过对应偏移间隔部而继续，并且该接触金属大幅填充该沟槽中的每一个。
4.根据权利要求2所述的器件，其中每个偏移间隔部都在源极和漏极区的半导体材料的顶部上。
5.根据权利要求2所述的器件，其中每个偏移间隔部都与提供在栅极电极的侧上的栅极间隔部接触。
6.根据权利要求2所述的器件，其中该偏移间隔部和提供在栅极电极的侧上的栅极间隔部包括相同的材料。
7.根据权利要求1所述的器件，其中该鳍状物包括不是衬底原生的半导体材料。
8.根据权利要求1所述的器件，其中该源极和漏极区的半导体材料不是衬底原生的。
9.根据权利要求1所述的器件，其中该鳍状物包括沟道区中的一个或多个线或带。
10.根据权利要求1所述的器件，其中该源极和漏极区被升高以使得它们延伸超出鳍状物的顶部。
11.根据权利要求1所述的器件，其中该源极和漏极区中的每一个都配置有缓变的掺杂方案，其包括对应沟槽所穿过的区域中的较低掺杂和其他区域中的较高掺杂。
12.根据权利要求1所述的器件，其中该源极和漏极区中的每一个都包括掺杂部分和未掺杂部分。
13.根据权利要求12所述的器件，其中该沟槽中的每一个都穿过对应的未掺杂部分并且接近掺杂部分或者在掺杂部分中终止。
14.根据权利要求1所述的器件，进一步包括每一个都在鳍状物的对应沟道区之上的多个栅极结构，每个栅极结构都包括对应栅极电极、栅极电介质和栅极间隔部，其中相邻栅极结构之间的距离基本上限定对应源极或漏极区的宽度，该宽度在与鳍状物平行的方向上。
15.根据权利要求1直至14中的任一项所述的器件，其中该器件是计算设备的一部分。
16.根据权利要求15所述的器件，其中该计算设备是移动计算设备。
17.一种集成电路器件，包括：
衬底，其被配置有从衬底延伸的鳍状物，该鳍状物包括多个沟道区；
多个栅极结构，每个栅极结构都在沟道区中的对应一个之上并且包括栅极电极、栅极电介质和栅极间隔部；
多对源极和漏极区，每一对都邻近沟道区中的对应一个并且包括半导体材料；
延伸到源极和漏极区中的每一个中的沟槽，每个沟槽都具有底部和顶部，并且进一步具有对应源极/漏极区的总垂直长度的至少25%的深度；以及
大幅填充源极和漏极区的每一个中的沟槽的接触金属。
18.根据权利要求17所述的器件，进一步包括：
在每个沟槽的顶部处的偏移间隔部，其中该沟槽中的每一个都通过对应偏移间隔部而继续；
其中每个偏移间隔部都在相邻栅极结构的栅极间隔部之间，并且该偏移间隔部与那些栅极间隔部中的两个接触。
19.一种用于形成半导体接触的方法，该方法包括：
提供衬底，其配置有从衬底延伸的鳍状物，该鳍状物包括沟道区；
在沟道区之上提供栅极电极，其中在栅极电极和沟道区之间提供栅极电介质层并且在栅极电极的侧上提供栅极间隔部；
提供源极和漏极区，其在鳍状物中且邻近沟道区并包括半导体材料；
将沟槽蚀刻到源极和漏极区中的每一个中；以及
用接触金属大幅填充源极和漏极区的每一个中的沟槽。
20.根据权利要求19所述的方法，其中每个沟槽都具有底部和顶部，并且该方法进一步包括在每个沟槽的顶部处形成偏移间隔部。
21.根据权利要求20所述的方法，其中沟槽中的每一个都通过对应偏移间隔部而继续，并且该接触金属还大幅填充该沟槽的偏移间隔部部分。
22.根据权利要求20所述的方法，其中每个偏移间隔部都在源极和漏极区的半导体材料的顶部上。
23.根据权利要求20所述的方法，其中每一个偏移间隔部都与提供在栅极电极的侧上的栅极间隔部接触。
24.根据权利要求19直至23中的任一项所述的方法，其中在将沟槽蚀刻到源极和漏极区中的每一个中之后但在大幅填充该沟槽之前，该方法进一步包括对源极和漏极区的半导体材料进行掺杂。
25.根据权利要求24所述的方法，其中对源极和漏极区的半导体材料进行掺杂包括注入掺杂和退火方案。
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