CN108028276A - 晶体管沟道区域界面的钝化 - Google Patents

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Abstract

公开了用于钝化晶体管沟道区域界面的技术。在一些情况下，待钝化的晶体管沟道区域界面包含半导体沟道与栅极电介质之间的界面和/或子沟道半导体材料与隔离材料之间的界面。例如，可以使用氧化铝（也被称为矾土）层来钝化其中沟道材料包含硅锗、锗或III‑V材料的沟道/栅极界面。该技术能够用于降低沟道/栅极界面处的界面陷阱密度，并且该技术还能够用于在栅极最先工艺流程和栅极最后工艺流程两者中钝化沟道/栅极界面。该技术还可以包含在子沟道/隔离界面处的附加钝化层，以例如避免招致附加的寄生电容代价。

Description

晶体管沟道区域界面的钝化
技术领域
本发明涉及晶体管沟道区域界面的钝化。
背景技术
FinFET是围绕半导体材料的薄带（通常被称为鳍）构建的晶体管。晶体管包含标准场效应晶体管（FET）节点，包含栅极、栅极电介质、源极区域和漏极区域。器件的导电沟道驻留在与栅极电介质相邻的鳍的外部部分上。具体地，电流沿着鳍的两个侧壁（垂直于衬底表面的侧）/在两个侧壁内，以及沿着鳍的顶部（平行于衬底表面的侧）流动。因为这样的配置的导电沟道基本上沿着鳍的三个不同的外部平面区域而驻留，所以这样的FinFET设计有时被称为三栅极晶体管。其他类型的FinFET配置也是可用的，诸如所谓的双栅极FinFET，其中导电沟道主要仅沿着鳍的两个侧壁（而不沿着鳍的顶部）而驻留。纳米线晶体管（有时被称为栅极全包围或纳米带晶体管）与基于鳍的晶体管类似地配置，但是代替栅极在三个部分上（并且因此存在三个有效栅极）的鳍式沟道区域，使用一个或多个纳米线，并且栅极材料通常围绕每个纳米线。存在许多与基于鳍的晶体管和其他非平面晶体管相关联的非平凡的性能问题。
附图说明
图1图示了根据本公开的各种实施例的形成集成电路的方法。
图2A至图2L图示了根据本公开的各种实施例的在执行图1的方法时形成的示例结构。
图3A至图3C图示了根据本公开的各种实施例的、关于使用图1的方法形成的图2L的结构的变型。
图4A至图4D图示了根据本公开的各种实施例的包含在晶体管沟道/栅极界面处的钝化层的示例集成电路结构。
图5图示了根据本公开的实施例的利用使用本文公开的技术形成的集成电路结构或器件实现的计算系统。
具体实施方式
公开了用于钝化晶体管沟道区域界面的技术。在一些情况下，待钝化的晶体管沟道区域界面包含半导体沟道与栅极电介质之间的界面和/或子沟道半导体材料与隔离材料之间的界面。在将钝化技术应用于沟道/栅极界面的情况下，可以沉积钝化层并且将钝化层用作栅极电介质，或者可以在沉积标准栅极电介质之前沉积钝化层作为过渡层。例如，在沟道材料包含硅锗、锗或III-V材料的情况下，可以使用氧化铝（也被称为矾土）或氧化钛（也被称为二氧化钛）层来钝化沟道/栅极界面。在一些情况下，钝化层可以包含钛和铝两者。在一些情况下，钝化层可以掺杂有例如高达30％的钇、铈、铌、锆或铪、或者任何数量的具有高氧化电位的金属或金属氧化物（例如，标准电极电位为-0.5 V或更低）。该技术能够用于降低沟道/栅极界面处的界面陷阱密度，并且该技术能够用于在栅极最先工艺流程和栅极最后工艺流程两者中钝化沟道/栅极界面。该技术还可以包含在子沟道/隔离界面处的附加钝化层，以例如避免招致附加的寄生电容代价。能够受益于本文中所描述的钝化技术的各种示例晶体管几何结构包含但不限于场效应晶体管（FET）、金属氧化物半导体FET（MOSFET）、隧道FET（TFET）、平面配置、鳍式配置（例如，FinFET、三栅极）和纳米线（或纳米带或栅极全包围）配置。此外，该技术能够用于使p型器件（例如，p-MOS和p-TFET）和/或n型器件（例如，n-MOS和n-TFET）受益。进一步地，该技术能够用于使互补金属氧化物半导体（CMOS）器件或互补隧道场效应晶体管（CTFET）器件受益。根据本公开，许多变型和配置将是明显的。
总体概述
硅（Si）具有有用的性质，该有用的性质使其保持被大批量生产以用于半导体器件。一种这样的性质是二氧化硅钝化硅表面的能力。例如，在Si背景下的钝化包含：界面陷阱密度（固定电荷）和杂质诱导电荷（通常是移动的）两者均能够保持为低的，诸如数量级为IE11电荷/cm2。最近，非Si沟道半导体器件已经获得了增加的关注。Si沟道区域正被硅锗（SiGe）和III-V材料替换，这归因于例如用于金属氧化物半导体（MOS）沟道应用的改进的电载流子迁移率。然而，这样的SiGe和III-V替换材料沟道的固定和移动电荷密度可能是在原生Si沟道材料用于Si衬底时的电荷密度的几百倍或者甚至几千倍。由于高源极到漏极泄漏，这可能导致非常大的断态电流，并且由此使性能降级或使包含替换材料沟道的这样的器件不可行。例如，在栅极氧化物/半导体界面和子沟道半导体/隔离界面处，如果允许由于悬挂键或污染引起的深能级陷阱维持在高于例如5E12/cm2的水平，则泄漏水平上升到指示不充分的栅极控制的不可接受的水平。换言之，如果界面陷阱密度（Dit）太高，则晶体管开关无法充分关断。
因此，并且根据本公开的一个或多个实施例，公开了用于钝化晶体管沟道区域界面的技术。在一些实施例中，待钝化的晶体管沟道区域界面包含半导体沟道与栅极之间的界面和/或子沟道半导体材料与隔离材料之间的界面。在将钝化技术应用于沟道/栅极界面的实施例中，可以沉积钝化层并且将钝化层用作栅极电介质，或者可以在沉积标准栅极电介质之前沉积钝化层作为过渡层。在其中于沉积标准栅极电介质之前沉积钝化层作为过渡层的一些这样的实施例中，在一些情况下，钝化层可以是与栅极电介质层不同的单独的层，而在其他情况下，钝化层材料可以渐变到栅极电介质材料中。在其中将钝化技术应用于子沟道/隔离材料界面的实施例中，可以在界面处沉积钝化层，以例如避免招致附加的寄生电容代价。
在一些实施例中，待钝化的界面处的半导体材料可以包含SiGe和锗（Ge）中的一种，并且钝化层材料可以包含氮化铝、纯氧化物和含有铝或钛或锆或钇的氧化物合金、硅和钇中的至少一种。在一些实施例中，待钝化的界面处的半导体材料可以包含至少一种III-V材料，并且钝化层材料可以包含氧化铝、氧化铪和硫中的至少一种。在一些实施例中，最初沉积的钝化层材料被设计为在随后的氧化过程中被消耗（或以其他方式被氧化），诸如在用Si或钇钝化SiGe替换材料的情况下。在一些实施例中，钝化层材料旨在是稳健的以作为防止进一步氧化的保护层，诸如在用于钝化SiGe、Ge或III-V替换材料的氧化铝、氧化铪、氧化铪硅、氧化镧、氧化镧铝、氧化锆、氧化锆硅、氧化钽、氧化钛、钛酸锶钡、钛酸钡、钛酸锶、氧化钇、氧化铝、铅钪钽氧化物和铌锌酸铅的情况下。在一些实施例中，可以选择钝化层材料，使得界面陷阱密度（Dit）在沟道区域中降低，并且更具体地在沟道/栅极界面处和/或在子沟道/隔离界面处降低。在一些实施例中，可以选择钝化层材料来解决替换材料鳍的断键和/或杂质的问题。在一些实施例中，可以仅替换所形成的鳍的沟道区域（例如，在替换栅极工艺期间），并且仅这样的沟道区域可以使用本文中以各种方式描述的技术来钝化。
这些技术可以包含例如钝化通过纵横比俘获（ART）或其中非硅沟道材料取代牺牲硅鳍的类似集成方案形成的晶体管中的子鳍侧壁。注意，如本文所使用的，“纵横比俘获”和“ART”通常包含如下（一种或多种）技术：在材料垂直生长时使该材料中的缺陷终止在侧表面（诸如非晶/电介质侧壁）上，其中侧壁相对于生长区域的尺寸足够高以便俘获大部分（如果不是全部）缺陷。换言之，ART通常使用替换沟道技术，该替换沟道技术包含：形成鳍、去除鳍以形成近似单个鳍宽度的浅沟槽隔离（STI）沟槽、然后将替换材料沉积在近似单个鳍宽度的STI沟槽中。因此，ART工艺能够允许标称无缺陷沟道层（其可以包含稍后成为晶体管的源极/漏极和沟道部分的区域）的生长。然而，子鳍泄漏的问题依然存在。为此，本文中以各种方式描述的技术通过替换沟道材料的沉积后（完全地或部分地）去除STI材料来解决这样的问题，由此提供在再处理STI层之前对替换沟道材料鳍执行钝化的机会。例如，钝化技术可以用于化学地中和以及/或者物理地保护替换材料鳍。例如，钝化材料层可以降低允许电流流动的移动电荷密度，特别是关于通过沟道区域中的ART子鳍侧壁的、并且更具体地在晶体管沟道（晶体管沟道是替换材料的与栅极接触的部分）下面的源极到漏极（或漏极到源极）泄漏。换言之，在一些实施例中，钝化层位于替换材料和STI侧壁的界面处。
在标准ART流程中，通常没有机会在替换沟道材料和STI材料之间添加钝化材料。因此，本文中以各种方式描述的技术通过在替换材料鳍已经形成之后（完全地或部分地）去除STI材料以允许钝化替换材料来提供这种机会。在没有钝化层/处理的情况下，使用ART处理和替换材料沟道区域形成的晶体管可能具有高的源极到漏极（或漏极到源极）泄漏。这样的泄漏可能导致断态电流显著地高（例如，比在包含钝化材料层的结构中的高至少三个数量级）。进一步地，如果不存在钝化剂/层/处理，则ART几何晶体管中的子鳍部分将具有与STI材料直接接触的半导体沟道区域，从而导致不可接受地高的断态泄漏电流。由于高断态电流不提供相对于通态电流的足够变化，因而没有钝化材料层的结构中的这样的泄漏可能导致不可行或以其他方式的降级的性能。在STI沉积之前和紧接在STR刻蚀之后放置钝化衬里的方法也是可能的。实际上，这些钝化层具有高k值，并且因此应该被制作为薄层以避免导致高寄生电容。这必须与在鳍刻蚀（例如，本文中描述的方法100的工艺108）期间钝化层的腐蚀以及在新沉积的鳍下面维持某一标称厚度值的需要相平衡。根据本公开，关于钝化技术的许多变型将是明显的。
根据本公开，本文中以各种方式描述的钝化技术的许多益处将是明显的。例如，通常Ge具有非常差的钝化性质并且难以钝化到界面陷阱密度（Dit）低于IE13/cm2。然而，如本文中以各种方式描述的钝化技术能够用于将界面陷阱的密度削减至接近或低于2.5E12cm2的水平，例如以实现SiGe合金和Ge的高迁移率沟道材料，同时保持可接受的泄漏水平。如能够理解的，本文中以各种方式描述的钝化层提供优于SiGe、Ge或III-V沟道区域材料与栅极电介质或STI之间的氧化硅过渡层的益处，因为这样的钝化层显著地降低了Dit。这继而实现低泄漏，并且允许包含这样的SiGe、Ge和III-V替换沟道材料的晶体管器件充分关断。在一些实施例中，钝化技术能够改进通过子沟道或子鳍侧壁的源极到漏极（或漏极到 源极）泄漏。
在（例如，使用扫描/透射电子显微镜（SEM/TEM）、复合映射、二次离子质谱法（SIMS）、飞行时间SIMS（ToF-SIMS）、原子探针成像、局部电极原子探针（LEAP）技术、3D断层摄影术、高分辨率物理或化学分析等）分析时，根据一个或多个实施例配置的结构或器件将有效地示出如本文中以各种方式描述的钝化层。例如，在一些情况下，钝化层可以位于晶体管沟道/栅极界面处，诸如在沟道材料和栅极电极材料之间（例如，在其中钝化层用作栅极电介质的实施例中），或者在沟道材料和栅极电介质材料之间（例如，在其中钝化层是在栅极电介质之前沉积的过渡层的实施例中），如根据本文讨论的结构将是明显的。进一步地，在一些情况下，钝化层可以位于晶体管子沟道/隔离界面处，诸如在子鳍材料和STI材料之间。此外，在一些情况下，一个或多个钝化层可以位于使用本文中描述的技术形成的晶体管的沟道区域和源极/漏极区域中。在其他情况下，一个或多个钝化层可以仅位于使用本文中描述的技术形成的晶体管的沟道区域中。在一些情况下，可以通过观察由于作为包含本文中以各种方式描述的钝化层的结果的源极到漏极（或漏极到源极）泄漏的减小而在断态电流中获得的改进来检测该技术。根据本公开，许多配置和变型将是明显的。
架构和方法
图1图示了根据本公开的一个或多个实施例的形成集成电路的方法100。图2A至图2L图示了根据各种实施例的在执行图1的方法100时形成的示例集成电路结构。如根据所形成的结构将明显的，方法100公开了用于在晶体管的子鳍（或子沟道）/隔离界面处形成钝化层的技术。如本文中以不同方式描述的，钝化层能够提供许多益处。为了易于说明，本文中主要在形成鳍式晶体管配置（例如FinFET或三栅极）的背景下描绘和描述了图2A至图2L的结构。然而，取决于最终用途或目标应用，该技术能够用于形成具有任何合适几何结构或配置的晶体管。例如，图3A图示了包含纳米线配置的示例集成电路结构，如将在下面更详细地讨论的。如先前所描述的，该技术还能够用于钝化晶体管沟道/栅极界面，如下面将参考图4A至图4D所描述的。因此，如根据本公开将是明显的，晶体管器件能够受益于沟道/栅极界面处和/或子沟道/隔离界面处的钝化层。能够受益于本文中描述的技术的各种示例晶体管几何结构包含但不限于场效应晶体管（FET）、金属氧化物半导体FET（MOSFET）、隧道FET（TFET）、平面配置、鳍式配置（例如，FinFET、三栅极）和纳米线（或纳米带或栅极全包围）配置。此外，这些技术能够用于使p型器件（例如，p-MOS和p-TFET）和/或n型器件（例如，n-MOS和n-TFET）受益。进一步地，这些技术可以用于形成互补MOS（CMOS）和/或互补TFET（CTFET）晶体管/器件/电路，其中所包含的p型和n型晶体管中的任一个或两者可以受益于本文中以各种方式描述的钝化技术。
如在图1中能够看到的，根据实施例，方法100包含图案化102衬底200上的硬掩模210以形成图2A中示出的示例结果得到的结构。在一些实施例中，衬底200可以是：包含例如Si、SiGe、Ge和/或至少一种III-V材料的块体衬底；绝缘体上X（XOI）结构，其中X是Si、SiGe、Ge和/或至少一种III-V材料，并且绝缘体材料是氧化物材料或电介质材料或一些其他电绝缘材料；或者一些其他合适的多层结构，其中顶层包含Si、SiGe、Ge和/或至少一种III-V材料。在一些实施例中，例如，顶层可以包含多种多层材料，其可以对于纳米线应用是有用的。能够使用任何合适的技术来沉积衬底200上的硬掩模210。例如，可以使用化学气相沉积（CVD）、原子层沉积（ALD）、物理气相沉积（PVD）、旋涂处理和/或任何其他合适的工艺来在衬底200上毯式沉积或生长硬掩模210，以在衬底200上形成硬掩模210。在一些情况下，可以在沉积硬掩模210之前处理（例如，化学处理、热处理等）要沉积在其上的衬底200的表面。例如，能够使用任何合适的技术（诸如一个或多个光刻和刻蚀工艺）来将硬掩模210图案化102。例如，硬掩模210可以由任何合适的材料构成，诸如各种氧化物或氮化物材料。具体的氧化物和氮化物材料可以包含氧化硅、氧化钛、氧化铪、氧化铝、氮化硅或氮化钛，仅举几个例子。在一些情况下，可以基于所使用的衬底200材料来选择硬掩模210材料。
根据实施例，图1的方法100继续以执行104浅沟槽凹陷（STR）刻蚀以从衬底200形成鳍202，由此形成图2B中示出的结果得到的示例结构。例如，用于形成沟槽215和鳍202的STR刻蚀104可以包含任何合适的技术，诸如各种掩蔽工艺以及湿法和/或干法刻蚀工艺。在一些情况下，STR刻蚀104可以原位/在没有空气中断的情况下执行，而在其他情况下，STR刻蚀104可以非原位执行。基于最终用途或目标应用，沟槽215可以形成为具有变化的宽度和深度。例如，可以执行多个硬掩模图案化102和刻蚀104工艺以实现STR沟槽215中的变化深度。鳍202可以被形成为具有变化的宽度和高度。例如，在纵横比俘获（ART）集成方案中，鳍可以被形成为具有特定的高度与宽度比，使得当它们稍后被去除或凹陷时，所形成的结果得到的沟槽允许在材料垂直生长时沉积的替换材料中的缺陷终止在侧表面上，诸如非晶/电介质侧壁，其中，侧壁相对于生长区域的尺寸足够高以便俘获大部分（如果不是全部）缺陷。在这样的示例情况下，例如，鳍的高度-宽度比（h/w）可以大于1，诸如1.5至3。注意，为了易于说明，在该示例结构中，沟槽215和鳍202被示出为具有相同的宽度和深度/高度；然而，本公开不旨在被如此限制。进一步注意，尽管在示例结构中示出四个鳍202，但是取决于最终用途或目标应用，可以形成任何数量的鳍，诸如一个、两个、十个、几百个、几千个、几百万个等。
根据实施例，图1的方法100继续以沉积106浅沟槽隔离（STI）材料220并且平坦化以形成图2C中示出的结果得到的示例结构。在一些实施例中，STI材料220的沉积106可以包含本文中描述的任何沉积工艺（例如，CVD、ALD、PVD等）或任何其他合适的沉积工艺。STI材料220可以包含任何合适的绝缘材料，诸如一种或多种电介质、氧化物（例如二氧化硅）或氮化物（例如氮化硅）材料。在一些实施例中，可以基于衬底材料200来选择STI材料220。例如，在Si衬底200的情况下，STI材料220可以是二氧化硅或氮化硅。回想一下，本文中以各种方式描述的钝化技术包含第一STI材料沉积、去除或凹陷（例如，部分去除）该第一STI材料、用钝化材料涂覆、然后沉积第二STI材料以再处理STI层。因此，在该示例实施例中，沉积106是第一STI材料沉积，其随后将被去除或凹陷，如下面更详细地讨论的。注意，尽管钝化技术包含第一和第二STI材料沉积，但是取决于特定配置，用于每次沉积的STI材料可以包括相同的材料或不同的材料。
根据实施例，图1的方法100继续以刻蚀108鳍202以形成沟槽230，由此形成图2D中示出的结果得到的示例结构。例如，刻蚀108可以使用任何合适的技术来执行，诸如各种掩蔽工艺以及湿法和/或干法刻蚀工艺。在该示例实施例中执行的刻蚀108引起鳍202的凹陷，使得鳍202（其由衬底200形成并且由相同的原生材料构成）的底部的具有高度H的部分仍然存在于STI材料220之间。例如，在一些实施例中，刻蚀108可以引起整个鳍202的去除，使得H为0，或者可以执行刻蚀108，使得其去除在STI层220底部下方的材料并且进入衬底200中。沟槽230能够用于沉积替换材料，如将在下面更详细地讨论的。注意，在ART处理期间，沟槽230可以包含高纵横比开口，以俘获位错，例如从而防止位错到达外延膜表面，并且大大降低沟槽230内的表面位错密度。
根据实施例，图1的方法100继续以在沟槽230中沉积110替换材料240并且平坦化以形成图2E中示出的结果得到的示例结构。在沉积110之后能够是平坦化工艺以例如解决存在的突出小面。可以使用本文所描述的任何沉积工艺（例如，CVD、ALD、LPE、PVD、MBE等）或任何其他合适的沉积工艺来执行沉积110。在一些情况下，沉积110可以原位/在没有空气中断的情况下执行，而在其他情况下，沉积110可以非原位执行。在一些情况下，所使用的沉积110技术可以取决于被沉积的材料240。如在图2E的结构中能够看到的，沉积110形成包含替换材料240的鳍。如下面将更详细地讨论的，替换材料240鳍能够用于形成一个或多个晶体管，其中鳍240用于形成（一个或多个）晶体管的沟道区域，并且在一些情况下，还用于形成（一个或多个）晶体管的源极区域和漏极区域。
在一些实施例中，替换材料240可以包含与衬底材料200不同的任何合适的半导体材料。例如，替换材料240可以是Si、SiGe、Ge和/或至少一种III-V材料。在一些实施例中，衬底200可以是Si，并且替换材料240可以是SiGe、Ge和/或至少一种III-V材料。例如，在其中替换材料240是Si1-xGex的实施例中，x范围可以从0.01到1（例如，0.2 < x < 0.8，提供示例范围）。因此，在一些实施例中，替换材料可以单独是Ge或者作为SiGe材料中的层（例如，如果以其中Ge含量增加的渐变方式来沉积SiGe）。在另一示例实施例中，替换材料240可以是一种或多种III-V材料。如本文中以各种方式使用的示例III-V材料能够包含砷化镓（GaAs）、磷化铟（InP）、砷化铟（InAs）、砷化铟镓（InGaAs）、砷化铝（AlAs）、或砷化铟铝（InAlAs）或任何其他合适的III-V材料。在一些实施例中，如果替换材料240是一种或多种III-V替换材料，则该材料可以包含III-V材料的单个层或多层堆叠，诸如InP/InGaAs/InAs、GaAs/InP/InAs、GaAs/InGaAs/InAs、GaAs/InAlAs/InAs、InP/InGaAs/InP、GaAs/InAs、GaAs/InGaAs、或InP/InGaAs或者包含两种或更多种III-V材料的任何其他合适的多层堆叠。例如，在其中替换材料240是III-V多层堆叠的一些这样的实施例中，可以在堆叠的底部附近使用高带隙III-V材料（例如，以帮助降低到地的泄漏电流），诸如GaAs、InP、InAlAs或AlAs。进一步地，例如，在一些这样的实施例中，III-V多层堆叠可以在堆叠顶部附近采用低带隙III-V材料（例如，以帮助与堆叠接触），诸如InAs或InGaAs。取决于最终用途或目标应用，本文中讨论的材料可以以任何合适的方式应变和/或掺杂。
根据实施例，图1的方法100继续以刻蚀112 STI材料220以形成沟槽250，由此形成图2F中示出的结果得到的示例结构。例如，刻蚀112可以包含任何合适的技术，诸如各种掩蔽工艺以及湿法和/或干法刻蚀工艺。在一些情况下，刻蚀112可以原位/在没有空气中断的情况下执行，而在其他情况下，刻蚀112可以非原位执行。在一些实施例中，刻蚀112可以完全去除沉积的第一STI材料220，图2F的结构所图示的示例实施例情况正是如此。例如，在其他实施例中，刻蚀112可以仅凹陷或部分地去除第一STI材料220，在沟槽250的底部留下材料的一部分，如将参考图2K'更详细地讨论的。在一些实施例中，可能不需要工艺106-112，诸如在其中该方法以在块体衬底上包含替换材料的覆盖层的多层衬底开始的情况下。在这样的实施例中，将不采用ART处理。例如，方法100的工艺102可以以诸如包含沉积在其上的一层或多层SiGe或Ge或III-V的块体Si衬底的衬底开始。能够理解，在这样的示例情况下，将在替换材料中执行鳍104的形成，其中（一个或多个）替换材料层包含晶体管的有源沟道区域。如本文中描述的类似的钝化材料和钝化工艺能够用于这样的替代工艺流程，如根据本公开将是明显的。
根据实施例，图1的方法100继续以施加114钝化层260以形成图2G中示出的结果得到的示例结构。施加114可以使用本文中所描述的任何沉积工艺（例如，CVD、ALD、LPE、PVD、MBE等）、热蒸发技术或任何其他合适的沉积工艺来执行。在一些情况下，施加114可以原位/在没有空气中断的情况下执行，而在其他情况下，施加114可以非原位执行。在一些情况下，所使用的施加114技术可以取决于沉积的材料260。注意，尽管施加114在本文中被讨论为沉积钝化层260，但是施加114可以包含其他钝化技术和/或替代地由其他钝化技术组成，诸如将钝化剂或处理施加到图2F的结构。因此，尽管钝化层260在图2G的示例实施例中被描绘为不同的层，但是施加114（或所使用的特定钝化工艺）可以仅仅或者还会在被暴露的层的表面处（例如，在替换材料鳍240和/或衬底200的表面处）引起物理和/或化学变化。换言之，例如，钝化层260可以作为替换材料鳍240的外壁的一部分而可检测到，而不是作为如图2G中示出的不同层。然而，在图2G中，钝化层260被描绘为单个层，并且这样的单个层可以处处包含同一材料，或者贯穿该层具有从第一浓度到第二浓度渐变的一个或多个组分。还要注意，尽管钝化层260被描绘为单个层，但是取决于最终用途或目标应用，钝化施加114可以包含多个钝化层260。
根据实施例，图1的方法100继续以沉积116第二STI材料222，并且平坦化以形成图2H中示出的结果得到的示例结构。如能够看到的，第二STI材料填充沟槽250的在沉积钝化层260之后仍然存在的部分。可以使用本文中描述的任何沉积工艺（例如，CVD、ALD、PVD、旋涂处理等）或任何其他合适的沉积工艺来执行沉积116。在一些情况下，沉积116可以原位/在没有空气中断的情况下执行，而在其他情况下，沉积116可以在非原位执行。回想一下，尽管STI材料222被称为第二STI材料，但是其可以包含与第一STI材料220相同的材料。因此，第一称号和第二称号旨在指代它们在方法100期间被沉积所用的顺序。因此，如果第二STI材料222与第一STI材料220相同，则可以重新沉积116 STI材料。然而，在一些实施例中，第一STI材料220和第二STI材料222可以不同。如在图2H中还能够看到的，在平坦化工艺之后，替换材料240鳍的至少一个表面可以被暴露（例如，在该示例情况下为顶表面）并且钝化层260位于替换材料鳍240的至少一部分与第二STI材料222之间。还要注意，钝化层260位于衬底200与第二STI材料222之间。
在一些实施例中，取决于最终用途或目标应用，钝化层260可以具有任何任意的或期望的厚度，诸如1 nm至10 nm的厚度或一些其他合适的厚度。在一些实施例中，钝化层260可以被沉积以具有基本上共形的生长图案。例如，这样的基本上共形的生长图案可以包含：钝化层260的在替换材料鳍240与第二STI材料222之间的部分的厚度与钝化层的在衬底200与第二STI材料222之间的部分的厚度可以基本上相同（例如，在1 nm或2 nm容差内）。
在一些实施例中，钝化层260可以包含与第二STI材料222不同的任何合适的材料。在一些实施例中，可以基于所使用的第二STI材料222来选择所使用的钝化层260材料。在一些实施例中，可以基于在工艺110期间沉积的替换材料240来选择钝化层260。例如，钝化层260可以被选择为使得：在使用本文中描述的技术形成的（一个或多个）结果得到的晶体管的子沟道（或子鳍）区域中界面陷阱密度（Dit）降低。在这样的示例中，钝化层能够改进通过沟道区域中的（一个或多个）子鳍侧壁的、并且更具体地在晶体管沟道（晶体管沟道是替换材料的与栅极接触的部分）下面的源极到漏极（或漏极到源极）泄漏。换言之，在一些实施例中，钝化层位于替换材料和STI侧壁的界面处。因此，可以选择钝化层260材料以解决替换材料鳍240的断键和/或杂质的问题。在其中替换材料240是Si的实施例中，钝化材料260可以包含氮化硅和/或二氧化硅。例如，在其中替换材料240是SiGe或Ge的实施例中，钝化材料260可以包含Si、纯氧化物以及含有铝或钛或锆或钇的氧化物合金、氮化铝和/或钇。在其中替换材料240是一种或多种III-V材料的实施例中，钝化材料260可以包含氧化铝、氧化铪和/或硫（例如，InGaAs替换材料和硫钝化材料）。根据本公开，许多其他替换材料240和钝化材料260的组合将是明显的。在一些实施例中，最初沉积的钝化层材料260被设计为在随后的氧化工艺中被消耗（或以其他方式被氧化），诸如在SiGe替换材料上施加Si或钇的情况下。在一些实施例中，钝化层材料260旨在是稳健的以作为防止进一步氧化的保护层，诸如在用于III-V替换材料的氧化铝或氧化铪（或具有高介电常数K的其他合适材料）的情况下。
根据实施例，图1的方法100可选地继续以刻蚀118 STI材料222和钝化层260，以形成图2I中示出的结果得到的示例结构。例如，可以使用任何合适的技术来执行刻蚀118，诸如各种掩蔽工艺以及湿法和/或干法刻蚀工艺。在一些情况下，刻蚀118可以原位/在没有空气中断的情况下执行，而在其他情况下，刻蚀118可以非原位执行。在该示例实施例中，例如，刻蚀118去除第二STI材料222和钝化层260，使得替换材料鳍240从平面突出，这能够被执行用于制作具有非平面配置（例如，鳍式或纳米线/纳米带配置）的晶体管。注意，尽管替换材料鳍240和钝化层260之间存在重叠，但是这样的重叠可以大于或者小于所示出的量。进一步地，在一些情况下，可能不存在重叠，使得钝化层260和第二STI材料222被刻蚀/凹陷118至低于位于鳍的原生材料部分与替换材料部分之间的Y界面的水平。在制作具有平面配置的晶体管的情况下，可以不执行刻蚀118，并且可以使用图2H中示出的结构作为从其形成一个或多个晶体管的集成电路结构。
根据一些实施例，图1的方法100继续以完成120一个或多个晶体管的形成从而形成图2J至图2L的示例结果得到的结构。能够执行各种不同的工艺来完成120使用图2H的集成电路结构（例如，用于平面晶体管配置）和图2I的集成电路结构（例如，用于非平面晶体管配置）的一个或多个晶体管的形成。从图2I的结构继续，根据实施例，一些这样的工艺可以包含在替换材料鳍240上形成栅极堆叠270，以形成图2J中示出的结果得到的示例结构。在一些实施例中，栅极堆叠270的形成可以包含伪栅极氧化物沉积、伪栅极电极（例如，多晶硅）沉积以及图案化硬掩模沉积。附加的处理可以包含图案化伪栅极以及沉积/刻蚀间隔件材料。在这样的工艺之后，该方法可以继续以进行绝缘体沉积、平坦化、然后伪栅极电极和栅极氧化物去除，以暴露晶体管的沟道区域，诸如针对替换金属栅极（RMG）工艺所做的。在对沟道区域进行开口之后，可以分别用例如高k电介质和替换金属栅极来替换伪栅极氧化物和电极。其他实施例可以包含通过任何合适的工艺形成的标准栅极堆叠。也可以执行任何数量的标准后端工艺以帮助完成120一个或多个晶体管的形成。
在图2K所示出的示例结构中，栅极堆叠270包含栅极电极274和直接形成在栅极电极274下面的栅极电介质（为了易于说明而未示出）。栅极电介质和栅极电极可以使用任何合适的技术并且由任何合适的材料形成。例如，如先前所描述的，栅极堆叠可能已经在替换金属栅极工艺期间形成，并且这样的工艺可以包含任何合适的沉积技术（例如，CVD、PVD、ALD等）。例如，栅极电介质可以是诸如二氧化硅的任何合适的氧化物或者高k栅极电介质材料。高k栅极电介质材料的示例包含例如氧化铪、氧化铪硅、氧化镧、氧化镧铝、氧化锆、氧化锆硅、氧化钽、氧化钛、钛酸锶钡、钛酸钡、钛酸锶、氧化钇、氧化铝、铅钪钽氧化物和铌锌酸铅。在一些实施例中，当使用高k材料时，可以对栅极电介质层执行退火工艺以提高其质量。通常，栅极电介质的厚度应该足以将栅极电极与源极和漏极接触电隔离。进一步地，例如，栅极电极274可以包括各式各样的材料，诸如多晶硅、氮化硅、碳化硅或各种合适的金属或金属合金、诸如铝（Al）、钨（W）、钛（Ti）、钽（Ta）、铜（Cu）、氮化钛（TiN）或氮化钽（TaN）。如还能够看到的，可以形成间隔件276以例如在随后处理期间保护栅极堆叠。还能够形成硬掩模278以保护栅极堆叠免受随后处理。
栅极堆叠270能够用于限定随后形成的晶体管的沟道区域以及源极和漏极区域，其中沟道区域在栅极堆叠下方并且源极/漏极（S/D）区域位于沟道区域的任一侧（换言之，S/D区域与沟道区域相邻）。例如，图2J中的在栅极堆叠270下方的鳍240的部分能够用于晶体管沟道区域，并且在栅极堆叠270的任一侧的被指示为242和244的鳍的部分能够用于晶体管S/D区域。注意，基于结果得到的配置，242能够用于源极区域或漏极区域，并且244能够用于另一区域。因此，一旦制作了栅极堆叠，则能够对S/D区域242和244进行处理。在栅极堆叠的任一侧的鳍区域中形成鳍的S/D区域242和244，如通常所做的那样（例如，离子注入或在原位掺杂的情况下的刻蚀和沉积、或者任何其他合适的源极/漏极形成工艺）。可以使用例如硅化工艺（通常，沉积接触金属并且随后退火以降低接触电阻）在那些源极/漏极区域上形成接触。典型的S/D区域材料包含例如Si、SiGe、Ge和/或III-V化合物，仅举几种示例材料，其能够按需要掺杂以提供期望的极性。示例源极漏极接触材料包含例如钨、钛、银、金、铝、铜、钴及其合金。
提供图2K'以图示根据实施例的替代示例结构，其中在刻蚀112期间没有完全去除第一STI材料220。如前面所描述的，在一些情况下，刻蚀112可以是部分刻蚀，其使第一STI材料220中的一些留在STR沟槽中。在这样的示例情况下，与直接沉积在衬底200上相反（例如，比较图2K'的结构与图2K的结构），钝化层260'被沉积在STR沟槽中的凹陷的第一STI材料220上。注意，钝化层260'与如本文中以各种方式描述的钝化层260相似，除了钝化层260'如刚才所描述的那样被沉积在包含第一STI材料220的结构上之外。取决于最终用途或目标应用，可以按需要利用保留第一STI材料220的一部分并且将钝化层260'形成为第一STI材料220和第二STI材料222之间的夹层结构的这样的示例结构。
根据示例实施例，提供图2L以图示在栅极下面的沟道区域246中的一个。如在图2L的示例结构中能够看到的，在沟道区域246中维持初始鳍式配置。然而，图2L的结构也可以通过在替换栅极工艺（例如，RMG工艺）期间用鳍式结构替换沟道区域来实现。在这样的也被称为三栅极和FinFET配置的鳍式配置中，存在三个有效栅极——两个在任一侧上并且一个在顶部——如本领域中已知的那样。如在图2L中还能够看到的，沟道区域包含具有与栅极接触的侧的第一部分（在该示例情况下为上部部分）和具有与钝化层260接触的侧的第二部分。第二部分有时被称为子鳍部分，并且这样的部分典型地与STI材料接触。然而，作为本文中描述的钝化技术的结果，在该子鳍部分的两侧包含钝化层260，从而提供本文中以各种方式描述的益处（例如，界面陷阱密度的降低、源极到漏极泄漏的降低等）。
如根据本公开将明显的，取决于沟道和/或S/D区域中的（一种或多种）材料以及期望的最终用途或目标应用，可以在那些区域中执行合适的掺杂。例如，包括Si或至少一种III-V材料的沟道区域可以是p型掺杂的（例如，以形成n-MOS晶体管），并且包括SiGe和/或Ge的沟道区域可以是n型掺杂的（例如，以形成p-MOS晶体管）。在另一示例中，对于隧道场效应晶体管（TFET），源极可以是p型或n型掺杂的，漏极可以用与源极相反的极性进行掺杂（例如，当源极是p型掺杂的时，其是n型掺杂的），并且沟道可以是未掺杂的或本征的。例如，在一些实施例中，可以组合n型和p型晶体管来形成互补MOS（CMOS）器件或互补TFET（CTFET）器件。如本文中以各种方式描述的，取决于例如被掺杂的材料、期望的n型或p型掺杂结果、和/或目标应用，可以使用任何合适的技术和掺杂剂来执行掺杂。根据本公开，许多不同的掺杂方案将是明显的。注意，为了便于描述，方法100的工艺102至120在图1中以特定顺序示出。然而，工艺102至120中的一个或多个可以以不同的顺序执行，或者可以根本不执行。例如，框118是在结果得到的期望晶体管架构是平面的情况下可以不被执行的可选工艺。根据本公开，关于方法100和钝化技术的许多变型将是明显的。
图3A至图3C图示了根据一些实施例的关于使用图1的方法100形成的图2L的结构的变型。更具体地，提供图3A以图示包含具有纳米线配置的晶体管的集成电路结构。如能够看到的，图2L的结构中最前面（或最右侧）鳍的沟道区域形成为两个纳米线346。纳米线晶体管（有时被称为栅极全包围或纳米带晶体管）与基于鳍的晶体管类似地配置，但是代替其中栅极在三侧（并且因此存在三个有效栅极）的鳍式沟道区域，而使用一个或多个纳米线，并且栅极材料通常在所有侧围绕每个纳米线。取决于特定设计，一些纳米线晶体管具有例如四个有效栅极。如在图3A的示例结构中能够看到的，沟道区域各自具有两个纳米线346，尽管其他实施例能够具有任何数量的纳米线。例如，在去除伪栅极之后，在替换栅极工艺期间（例如，RMG工艺），在沟道区域被暴露时可能已经形成了纳米线346。虽然在这样的配置中功能齐全的纳米线为栅控的（并且因此至少在某种程度上被钝化），但是子鳍/子沟道区域可能仍需要钝化以避免通过半导体/STI界面处的无门的（ungated）子鳍区域从源极到漏极的无意电流流动。因此，即使这样的纳米线结构也受益于本文中以各种方式描述的子鳍钝化技术。注意，取决于最终用途或目标应用，晶体管配置的任何组合可以用于单个集成电路，包含平面、双栅极、鳍式（或三栅极或FinFET）、纳米线（或纳米带或栅极全包围）和/或任何其他合适的晶体管配置。
提供图3B以图示根据一些实施例的图2L的集成电路结构的附加变型。如在图3B中能够看到的，仅最右侧的鳍的沟道部分被替换材料240替换，导致与图2L中示出的相同的沟道区域246，其中S/D区域342和344包括原生衬底材料（并且如所示出的那样从衬底延伸）。在这样的配置中仍然能够实现本文中以各种方式描述的钝化层260的益处，因为钝化层260用于钝化晶体管沟道区域中的替换材料，在沟道区域246下情况依然如此。类似地，从最左侧起的第二个鳍说明S/D区域能够被替换/外延生长（形成S/D区域382和384），但是仍然能够实现本文中以各种方式描述的钝化层260的益处，因为钝化层260仍然提供对相应的替换沟道区域386的钝化。提供图3C以图示根据一些实施例的示例集成电路结构，其中在替换栅极工艺期间仅在沟道区域中执行钝化技术。在这样的示例情况下，如在最右侧的鳍中能够看到的，钝化层260仅位于沟道区域246中，因为在沉积替换栅极之前钝化层260仅被沉积在该区域中。因此，鳍342和344的S/D区域包括原生衬底材料（并且如所示出的那样从衬底延伸）。此外，仅在沟道区域中替换第一STI材料220，使得第一STI材料围绕S/D区域。在该示例结构中，可以替换/外延生长S/D区域中的一个或多个，如从最左侧起第二个鳍S/D区域382和384那样。本文中以各种方式描述的钝化技术对于许多不同配置可以具有适用性，诸如对于使用ART工艺形成的具有替换沟道区域的晶体管。根据本公开，许多变型和配置将是明显的。
图4A至图4D图示了根据本公开的各种实施例的包含在晶体管沟道/栅极界面处的钝化层的示例集成电路结构。提供图4A至图4D以主要描述晶体管沟道/栅极界面处的钝化技术，包含技术和结果得到的结构的多种变型。先前参考衬底200、STI区域220、替换材料240、间隔件276和硬掩模278的相关讨论分别同样适用于衬底400、STI区域420、替换材料440、间隔件476和硬掩模478。如还能够看到的，图4A至图4D均包含三个鳍，每个鳍具有S/D区域442/444，其中先前关于S/D区域242/244的相关讨论同样适用于S/D区域442/444。在图4A至图4C的示例结构中，鳍的沟道区域446被维持在鳍配置中，如能够看到的那样。在图4D的示例结构中，沟道区域形成为两个纳米线（或纳米带）448以创建包含纳米线（或纳米带或栅极全包围）配置的晶体管结构。先前关于纳米线配置（例如，关于图3A中的纳米线346）的相关讨论同样适用于图4D的结构。
在图4A至图4B的示例结构中，如能够看到的，层440被沉积在衬底400上，其中层440包含与衬底400的材料不同的材料（例如，2D层）的材料，并且鳍由不同的材料层440形成（例如，鳍442/446/444）。取决于最终用途或目标应用，可能已经经由毯式沉积或任何其他合适的工艺执行了层440的沉积。可能已经使用任何合适的技术形成图4A至图4B的示例性结构中的鳍，诸如在要形成为鳍的区域中的层440上沉积硬掩模，刻蚀以形成鳍，沉积STI材料420并且可选地平坦化，以及使STI 420材料凹陷以暴露鳍442/446/444的上部部分，如所示出的那样。在图4A至图4B的示例结构中，能够理解的是，鳍被形成并且位于衬底400上方。在图4C至图4D的示例结构中，在衬底400上形成替换鳍，与图2A至图2L和图3A至图3C的结构类似。例如，用于形成图4C至图4D的鳍的技术可以已经包含：在要形成为鳍的区域中的衬底400上沉积硬掩模，刻蚀以形成鳍，沉积STI材料420并且可选地平坦化，刻蚀要被去除并且被（用于形成鳍442/446/444的）材料440替换的衬底鳍的部分，沉积替换材料440并且可选地平坦化，以及使STI材料凹陷以暴露鳍442/446/444的上部部分，如所示出的那样。在图4C至图4D的示例结构中，能够理解的是，鳍被形成并且位于衬底400上（以及还有衬底400上方）。
在图4A至图4B的示例结构中，钝化层472被示出在栅极最先工艺流程（也被称为前期高k）中的沟道/栅极界面处。例如，可以在图1的方法100中的120处执行这样的栅极最先流程。在一些实施例中，栅极最先流程工艺可以包含：形成用于晶体管器件的鳍，如本文中以不同方式描述的那样，沉积钝化层472并且可选地沉积单独的栅极电介质层（例如图4B中的层473），沉积金属栅极材料474，并且执行栅极图案化，然后执行标准工艺流程（例如，间隔件形成，源极/漏极处理，接触形成等）。在图4A的示例结构中，钝化层472还用作栅极电介质，并且因此不存在单独的栅极电介质层。在图4B的示例性结构中，钝化层472是在栅极电介质层473之前沉积的过渡层。因此，在一些实施例中，钝化材料还可以用作栅极电介质（例如，在图4A中情况就是这样），使得钝化层472是沟道446与金属栅极474之间的唯一层。进一步地，在一些实施例中，钝化层472可以是单独的并且视觉上不同的层（例如，在图4B中情况就是这样），其中在钝化层472和栅极电介质层473的材料之间存在切断。仍然进一步地，在一些实施例中，钝化材料可以渐变到栅极电介质材料中，使得材料之间不存在清晰的分离，而是替代地贯穿单个层（例如，图4A中的层472）存在材料中的过渡。例如，在一些这样的实施例中，在最靠近沟道446的区域处，钝化材料（例如，氧化铝）可以以高浓度存在于这样的渐变层中，而在最靠近金属栅极474的区域处，栅极电介质材料（例如，氧化铪）可以以高浓度存在于渐变层中。在一些实施例中，钝化层可以具有例如0.1nm至10 nm的厚度，或者任何其他合适的厚度，这取决于最终用途或目标应用。
在图4C至图4D的示例结构中，钝化层572被示出在栅极最后工艺流程（也被称为替换金属栅极（RMG））中的沟道/栅极界面处。例如，可以在图1的方法100中的120处执行这样的栅极最后流程。在一些实施例中，栅极最后流程工艺可以包含：从图4A的结构继续，其中层472是伪栅极氧化物层（例如二氧化硅）并且层474是多晶硅（并且因此层472和474是伪栅极）；执行形成间隔件476的形成、S/D 442/444处理（其可以包含替换外延S/D或环绕外延S/D）；沉积绝缘体并且平坦化到伪栅极的顶部；去除来自伪栅极的多晶硅474和伪氧化物472；沉积钝化层572并且可选地沉积单独的栅极电介质层573；沉积金属栅极材料574以及执行任何其他标准流程工艺（例如，接触形成）。在图4C的示例结构中，钝化层572还用作栅极电介质，并且因此不存在单独的栅极电介质层。在图4D的示例结构中，钝化层572是在栅极电介质层573之前沉积的过渡层。因此，在一些实施例中，钝化材料还可以用作栅极电介质（例如，在图4C中情况正是这样），使得钝化层572是沟道446或448与金属栅极574之间的唯一层。进一步地，在一些实施例中，钝化层572可以是单独并且视觉上不同的层（例如，在图4D中情况正是这样），其中在钝化层572和栅极电介质层573的材料之间存在切断。仍然进一步地，在一些实施例中，钝化材料可以渐变到栅极电介质材料中，使得材料之间不存在清晰的分离，而是替代地贯穿单个层（例如，图4C中的层572）存在材料中的过渡。例如，在一些这样的实施例中，在最靠近沟道446或448的区域处，钝化材料（例如，氧化铝）可以以高浓度存在于这样的渐变层中，而在最靠近金属栅极574的区域处，栅极电介质材料（例如，氧化铪）可以以高浓度存在于渐变层中。
在一些实施例中，可以基于沟道材料446、448选择沟道/栅极界面处的钝化层472、572，无论钝化层472、572是在栅极电介质层之前沉积的单独的层、渐变到栅极电介质层中、还是独立的并且用作栅极电介质层。例如，在SiGe、Ge或III-V沟道的情况下，钝化层材料可以是氧化铝和/或氧化钛（例如氧化铝钛），其可以被掺杂有高达例如30%的钇、铈、铌、铪、锆和/或其他稀土元素和过渡金属。进一步地，在SiGe或Ge沟道的情况下，钝化层材料可以是氮化铝、硅或钇，并且在III-V材料沟道的情况下，钝化层材料可以是硫。在一些实施例中，例如，除了钝化层以外还包含的栅极电介质层材料（例如，分别地，图4B中的层473和图4D中的层573中）可以是氧化铪、氧化铪硅、氧化镧、氧化镧铝、氧化锆、氧化锆硅、氧化钽、氧化钛、钛酸锶钡、钛酸钡、钛酸锶、氧化钇、氧化铝、铅钪钽氧化物或铌锌酸铅。在一些实施例中，例如，金属栅极材料474、574可以是铝（Al）、钨（W）、钛（Ti）、钽（Ta）、铜（Cu）、氮化钛（TiN）或氮化钽（TaN）。
如在图4D的示例结构中能够看到的，钝化层460也包含在子鳍（或子沟道）/隔离界面处。因此，提供图4D的示例性结构以说明：钝化技术能够用于钝化相同结构中的或者针对相同晶体管器件的沟道/栅极界面以及子鳍（或子沟道）/隔离界面两者。先前关于钝化层260的相关讨论同样适用于层460。注意，取决于最终用途或目标应用，在本文中以各种方式描述的结构中示出的每个单独的鳍可以用于单独的晶体管器件或与一个或多个其他鳍组合使用以形成晶体管器件。还要注意，如本文中以各种方式描述的钝化技术可以与不同尺度的器件一起使用，诸如微米范围内的晶体管器件或纳米范围内的晶体管器件（例如，在22nm、14 nm、10 nm、7 nm或5 nm工艺节点形成的晶体管）。根据本公开，许多变型和配置将是明显的。
示例系统
图5图示根据示例实施例的利用使用本文中公开的技术形成的集成电路结构或器件实现的计算系统1000。如可以看到的，该计算系统1000容纳母板1002。该母板1002可以包括许多部件，包括但不限于处理器1004和至少一个通信芯片1006，它们中的每一个都可以被物理且电气耦合至该母板1002，或者以其他方式集成在其中。如将领会到的，该母板1002可以是例如任何印刷电路板，无论是主板、安装在主板上的子板、还是系统1000的唯一板等。
取决于其应用，计算系统1000可以包含一个或多个其他部件，它们可能或者可能没有物理且电气耦合至母板1002。这些其他部件可以包含但不限于易失性存储器（例如DRAM）、非易失性存储器（例如ROM）、图形处理器、数字信号处理器、密码处理器、芯片集、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编解码器、视频编解码器、功率放大器、全球定位系统（GPS）装置、罗盘、加速度计、陀螺仪、扬声器、相机和大容量存储装置（诸如硬盘驱动器、压缩盘（CD）、数字多用盘（DVD）等等）。包含在计算系统1000中的部件中的任一个可以包含使用根据示例实施例的公开技术形成的一个或多个集成电路结构或装置。在一些实施例中，多个功能可以被集成到一个或多个芯片中（例如，举例来说，要注意，通信芯片1006可以是处理器1004的一部分或者以其他方式集成到处理器1004中）。
该通信芯片1006实现用于数据去到和来自计算系统1000的传递的无线通信。术语“无线”以及其派生词可以被用来描述可通过经调制电磁辐射的使用经过非固体介质来传送数据的电路、装置、系统、方法、技术、通信信道等。该术语并不暗示相关联的装置不包含任何线，尽管在一些实施例中它们可能不包含。该通信芯片1006可以实现许多无线标准或协议中的任一个，包含但不限于Wi-Fi（IEEE 802.11族）、WiMAX（IEEE 802.16族）、IEEE802.20、长期演进（LTE）、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、其衍生物、以及指定为3G、4G、5G及以上的任何其他无线协议。该计算系统1000可以包含许多通信芯片1006。例如，第一通信芯片1006可能专用于较短程无线通信（诸如Wi-Fi和蓝牙）并且第二通信芯片1006可能专用于较长程无线通信（诸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO、以及其他）。
该计算系统1000的处理器1004包含封装在处理器1004之内的集成电路管芯。在一些实施例中，该处理器的集成电路管芯包含利用使用如本文中以各种方式描述的所公开的技术形成的一个或多个集成电路结构或器件实现的板载电路系统。术语“处理器”可以指代处理例如来自寄存器和/或存储器的电子数据以将该电子数据变换成可被存储在寄存器和/或存储器中的其他电子数据的任何装置或装置的部分。
该通信芯片1006还可以包含封装在通信芯片1006内的集成电路管芯。根据一些这样的示例实施例，该通信芯片的集成电路管芯包含使用如本文中以各种方式描述的所公开的技术形成的一个或多个集成电路结构或器件。如根据本公开将领会到的，要指出的是多标准无线能力可以被直接集成到处理器1004中（例如，在那里任何芯片1006的功能被集成到处理器1004中，而不是具有单独的通信芯片）。要进一步注意，处理器1004可以是具有这样的无线能力的芯片集。简而言之，可以使用任何数目的处理器1004和/或通信芯片1006。同样地，任何一个芯片或芯片集可以具有集成在其中的多个功能。
在各种实现方式中，计算装置1000可以是膝上型电脑、上网本、笔记本电脑、智能电话、平板电脑、个人数字助理（PDA）、超级移动PC、移动电话、桌上型计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数码相机、便携式音乐播放器、数字视频记录器、或者处理数据或采用使用如本文中以各种方式描述的所公开的技术形成的一个或多个集成电路结构或器件的任何其他电子装置。
另外的示例实施例
以下示例关于另外的实施例，根据它们许多置换和配置将是明显的。
示例1是一种晶体管，包含：衬底；包含与所述衬底不同的材料的沟道，所述沟道由栅极限定，其中所述沟道处于所述衬底上和上方中的至少一个；与所述沟道相邻的源极和漏极（S/D）区域；以及在所述沟道和所述栅极之间的钝化层。例如，所述钝化层可以存在以降低界面陷阱密度。
示例2包含示例1的主题，其中，所述钝化层是栅极电介质，使得所述钝化层是所述沟道和金属栅极层之间的唯一层。
示例3包含示例1的主题，其中，所述钝化层位于所述沟道和栅极电介质层之间。
示例4包含示例1的主题，其中，钝化层材料渐变到栅极电介质材料中，使得所述钝化层和所述栅极电介质是单个层。
示例5包含示例1至4中任一项的主题，其中，所述沟道包含硅锗、锗或至少一种III-V材料，并且所述钝化层包含氧化铝。
示例6包含示例5的主题，其中，所述氧化铝以高达30％的量掺杂有锆、钇、铈、铌、铪和钛中的一种。
示例7包含示例1至4中任一项的主题，其中，所述沟道包含硅锗、锗或至少一种III-V材料，并且所述钝化层包含氧化钛。
示例8包含示例7的主题，其中，所述氧化钛以高达30%的量掺杂有锆、钇、铈、铌、铪和铝中的一种。
示例9包含示例1至8中任一项的主题，其中，所述栅极是前期高k栅极。
示例10包含示例1至8中任一项的主题，其中，所述栅极是替换金属栅极。
示例11包含示例1至10中任一项的主题，还包含位于所述沟道下方的区域与隔离材料之间的附加钝化层，其中，子沟道区域包含与所述沟道相同的材料，并且其中，所述附加钝化层材料与所述隔离材料不同。
示例12包含示例11的主题，其中，所述子沟道区域包含锗，并且钝化材料包含氧化铝、氮化铝、硅和钇中的至少一种。
示例13包含示例11的主题，其中所述子沟道区域包含至少一种III-V材料，并且所述附加钝化层材料包含氧化铝、氧化铪、硫、氧化铪硅、氧化镧、氧化镧铝、氧化锆、氧化锆硅、氧化钽、氧化钛、钛酸锶钡、钛酸钡、钛酸锶、氧化钇、氧化铝、铅钪钽氧化物和铌锌酸铅中的至少一种。
示例14包含示例1至13中任一项的主题，其中，所述晶体管几何结构包含场效应晶体管（FET）、金属氧化物半导体FET（MOSFET）、隧道FET（TFET）、平面配置、鳍式配置、FinFET配置、三栅极配置、纳米线配置和纳米带配置中的至少一种。
示例15包含示例1至14中任一项的主题，其中所述晶体管是p型晶体管和n型晶体管中的一种。
示例16是一种包含示例1至15中任一项的主题的互补金属氧化物半导体（CMOS）器件或互补隧道场效应晶体管（CTFET）器件。
示例17是一种包含示例1至16中的任一项的主题的计算系统。
示例18是一种晶体管，包含：块体硅衬底；包含锗或硅锗的沟道，所述沟道由栅极限定，其中，所述沟道处于所述衬底上和上方中的至少一个；与所述沟道相邻的源极和漏极（S/D）区域；以及在所述沟道和所述栅极之间的包含铝和钛中的至少一种的氧化物钝化层。
示例19包含示例18的主题，其中，所述钝化层是栅极电介质，使得所述钝化层是所述沟道和金属栅极层之间的唯一层。
示例20包含示例18的主题，其中，所述钝化层位于所述沟道和栅极电介质层之间。
示例21包含示例18的主题，其中，钝化层材料渐变到栅极电介质材料中，使得所述钝化层和所述栅极电介质是单个层。
示例22包含示例18至21中任一项的主题，其中，所述氧化物钝化层以高达30％的量掺杂有钇、铈、铌、铪和锆中的一种。
示例23包含示例18至22中任一项的主题，其中，所述栅极是前期高k栅极。
示例24包含示例18至22中任一项的主题，其中，所述栅极是替换金属栅极。
示例25包含示例18至24中任一项的主题，还包含位于所述沟道下方的区域和隔离材料之间的附加钝化层，其中，子沟道区域包含与所述沟道相同的材料，并且其中所述附加钝化层材料与所述隔离材料不同。
示例26包含示例25的主题，其中，所述子沟道区域包含锗，并且钝化材料包含氧化铝、氮化铝、硅和钇中的至少一种。
示例27包含示例25的主题，其中，所述子沟道区域包含至少一种III-V材料，并且所述附加钝化层材料包含氧化铝、氧化铪、硫、氧化铪硅、氧化镧、氧化镧铝、氧化锆、氧化锆硅、氧化钽、氧化钛、钛酸锶钡、钛酸钡、钛酸锶、氧化钇、氧化铝、铅钪钽氧化物和铌锌酸铅中的至少一种。
示例28包含示例18至27中任一项的主题，其中，所述晶体管几何结构包含场效应晶体管（FET）、金属氧化物半导体FET（MOSFET）、隧道FET（TFET）、平面配置、鳍式配置、FinFET配置、三栅极配置、纳米线配置和纳米带配置中的至少一种。
示例29是一种包含示例18至28中任一项的主题的互补金属氧化物半导体（CMOS）器件或互补隧道场效应晶体管（CTFET）器件。
示例30是一种包含示例18至29中任一项的主题的计算系统。
示例31是一种形成晶体管的方法，所述方法包含：提供衬底；在所述衬底上方和/或在所述衬底上形成鳍，所述鳍包含与所述衬底不同的材料；以及在所述鳍上形成栅极，其中，所述栅极限定沟道；其中，包含铝和钛中的至少一种的氧化物钝化层位于所述沟道和所述栅极之间。例如，所述钝化层可以存在以降低界面陷阱密度。
示例32包含示例31的主题，其中，所述钝化层是栅极电介质，使得所述钝化层是所述沟道和金属栅极层之间的唯一层。
示例33包含示例31的主题，其中，所述钝化层位于所述沟道和栅极电介质层之间。
示例34包含示例31的主题，其中，钝化层材料渐变到栅极电介质材料中，使得所述钝化层和所述栅极电介质是单个层。
示例35包含示例31至34中任一项的主题，其中，所述沟道包含硅锗或锗。
示例36包含示例31至34中任一项的主题，其中，所述沟道包含至少一种III-V材料。
示例37包含示例31至36中任一项的主题，其中，所述氧化物钝化层以高达30％的量掺杂有钇、铈、铌、铪和锆中的一种。
示例38包含示例31至37中任一项的主题，其中，所述栅极经由栅极最先工艺形成。
示例39包含示例31至37中任一项的主题，其中，所述栅极经由栅极最后工艺形成。
示例40包含示例31至39中任一项的主题，还包含位于所述沟道下方的区域和隔离材料之间的附加钝化层，其中，子沟道区域包含与所述沟道相同的材料，并且其中所述附加钝化层材料与所述隔离材料不同。
示例41包含示例40的主题，其中，所述子沟道区域包含锗，并且钝化材料包含氧化铝、氮化铝、硅和钇中的至少一种。
示例42包含示例40的主题，其中，所述子沟道区域包含至少一种III-V材料，并且所述附加钝化层材料包含氧化铝、氧化铪、硫、氧化铪硅、氧化镧、氧化镧铝、氧化锆、氧化锆硅、氧化钽、氧化钛、钛酸锶钡、钛酸钡、钛酸锶、氧化钇、氧化铝、铅钪钽氧化物和铌锌酸铅中的至少一种。
示例43包含示例31至42中任一项的主题，其中，所述晶体管几何结构包含场效应晶体管（FET）、金属氧化物半导体FET（MOSFET）、隧道FET（TFET）、平面配置、鳍式配置、FinFET配置、三栅极配置、纳米线配置和纳米带配置中的至少一种。
示例44包含示例31至43中任一项的主题，其中，所述晶体管是p型晶体管和n型晶体管中的一种。
已经出于说明和描述的目的呈现了示例实施例的前述描述。其并不旨在是详尽的或者将本公开限制于所公开的确切形式。根据该公开，许多修改和变型是可能的。旨在，本公开的范围不受该详细描述的限制，而是受附于此的权利要求的限制。要求本申请的优先权的未来提交的申请可以以不同方式要求保护所公开的主题，并且一般地可以包含如本文中以各种方式公开的或以其他方式展示的一个或多个限制的任何集合。

Claims (25)

1.一种晶体管，包括：
衬底；
包含与所述衬底不同的材料的沟道，所述沟道由栅极限定，其中，所述沟道处于所述衬底上和上方中的至少一个；
与所述沟道相邻的源极和漏极（S/D）区域；以及
在所述沟道和所述栅极之间的钝化层。
2.根据权利要求1所述的晶体管，其中，所述钝化层是栅极电介质，使得所述钝化层是所述沟道与金属栅极层之间的唯一层。
3.根据权利要求1所述的晶体管，其中，所述钝化层位于所述沟道与栅极电介质层之间。
4.根据权利要求1所述的晶体管，其中，钝化层材料渐变到栅极电介质材料中，使得所述钝化层和所述栅极电介质是单个层。
5.根据权利要求1所述的晶体管，其中，所述沟道包含硅锗、锗或至少一种III-V材料，并且所述钝化层包含氧化铝。
6.根据权利要求5所述的晶体管，其中，所述氧化铝以高达30%的量掺杂有锆、钇、铈、铌、铪和钛中的一种。
7.根据权利要求1所述的晶体管，其中，所述沟道包含硅锗、锗或至少一种III-V材料，并且所述钝化层包含氧化钛。
8.根据权利要求7所述的晶体管，其中，所述氧化钛以高达30%的量掺杂有锆、钇、铈、铌、铪和铝中的一种。
9.根据权利要求1所述的晶体管，其中，所述栅极是前期高k栅极。
10.根据权利要求1所述的晶体管，其中，所述栅极是替换金属栅极。
11.根据权利要求1所述的晶体管，还包括：位于所述沟道下方的区域与隔离材料之间的附加钝化层，其中子沟道区域包含与所述沟道相同的材料，并且其中，所述附加钝化层材料与所述隔离材料不同。
12.根据权利要求11所述的晶体管，其中，所述子沟道区域包含锗，并且钝化材料包含氧化铝、氮化铝、硅和钇中的至少一种。
13.根据权利要求11所述的晶体管，其中，所述子沟道区域包含至少一种III-V材料，并且所述附加钝化层材料包含氧化铝、氧化铪、硫、氧化铪硅、氧化镧、氧化镧铝、氧化锆、氧化锆硅、氧化钽、氧化钛、钛酸锶钡、钛酸钡、钛酸锶、氧化钇、氧化铝、铅钪钽氧化物和铌锌酸铅中的至少一种。
14.根据权利要求1所述的晶体管，其中，所述晶体管几何结构包含场效应晶体管（FET）、金属氧化物半导体FET（MOSFET）、隧道FET（TFET）、平面配置、鳍式配置、FinFET配置、三栅极配置、纳米线配置和纳米带配置中的至少一种。
15.根据权利要求1所述的晶体管，其中，所述晶体管是p型晶体管和n型晶体管中的一种。
16.一种包括根据权利要求1至15中任一项所述的晶体管的互补金属氧化物半导体（CMOS）器件或互补隧道场效应晶体管（CTFET）器件。
17.一种包括根据权利要求1至15中任一项所述的晶体管的计算系统。
18.一种晶体管，包括：
块体硅衬底；
包含锗或硅锗的沟道，所述沟道由栅极限定，其中，所述沟道处于所述衬底上和上方中的至少一个；
与所述沟道相邻的源极和漏极（S/D）区域；以及
在所述沟道和所述栅极之间的包含铝和钛中的至少一种的氧化物钝化层。
19.根据权利要求18所述的晶体管，其中，所述钝化层是所述栅极电介质，使得所述钝化层是所述沟道与金属栅极层之间的唯一层。
20.根据权利要求18所述的晶体管，其中，所述钝化层位于所述沟道与栅极电介质层之间。
21.根据权利要求18所述的晶体管，其中，钝化层材料渐变到栅极电介质材料中，使得所述钝化层和所述栅极电介质是单个层。
22.一种形成晶体管的方法，所述方法包括：
提供衬底；
在所述衬底上方和/或在所述衬底上形成鳍，所述鳍包含与所述衬底不同的材料；以及
在所述鳍上形成栅极，其中，所述栅极限定沟道；
其中，包含铝和钛中的至少一种的氧化物钝化层位于所述沟道和所述栅极之间。
23.根据权利要求22所述的方法，其中，所述钝化层是所述栅极电介质，使得所述钝化层是所述沟道和金属栅极层之间的唯一层。
24.根据权利要求22所述的方法，其中，所述钝化层位于所述沟道与栅极电介质层之间。
25.根据权利要求22所述的方法，其中，钝化层材料渐变到栅极电介质材料中，使得所述钝化层和所述栅极电介质是单个层。
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