CN106170867A - 用于垂直型半导体器件的选择性再生长顶部接触部 - Google Patents

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Abstract

描述了具有选择性再生长顶部接触部的垂直型半导体器件以及制造具有选择性再生长顶部接触部的垂直型半导体器件的方法。例如，半导体器件包括具有表面的衬底。第一源极/漏极区设置在所述衬底的表面上。垂直沟道区设置在所述第一源极/漏极区上，并且具有与所述衬底的表面平行的第一宽度。第二源极/漏极区设置在所述垂直沟道区上，并且具有与所述第一宽度平行并且大体上大于所述第一宽度的第二宽度。栅极叠置体设置在所述垂直沟道区的部分上并完全包围所述部分。

Description

用于垂直型半导体器件的选择性再生长顶部接触部
技术领域
本发明的实施例属于半导体器件的领域，并且具体而言，属于具有选择性再生长顶部接触部的垂直型半导体器件以及制造具有选择性再生长顶部接触部的垂直型半导体器件的方法的领域。
背景技术
对于过去几十年，集成电路中特征的缩放一直是持续增长的半导体工业背后的驱动力。缩放到越来越小的特征使得半导体芯片的有限基板面积上的功能单元的密度增大。例如，缩小晶体管的尺寸允许在芯片上结合更大数量的存储器件，实现更大存储器容量的产品的制造。然而，对越来越大容量的驱动并非没有问题。优化每个器件的功率和性能的必要性已经变得越来越显著。
在集成电路器件的制造中，随着器件尺寸持续缩小，诸如三栅极晶体管等多栅极晶体管、或诸如纳米线等栅极全包围器件变得更加占据主导地位。已经尝试了很多不同的技术来降低这样的晶体管的沟道电阻或外电阻。然而，在沟道电阻或外电阻抑制的领域中仍然需要显著的改进。
此外，已经尝试了很多不同的技术来制造具有非Si沟道材料(例如SiGe、Ge和III-V材料)的器件。然而，仍然需要显著的工艺改进以将这些材料集成到Si晶片上。
此外，在微电子器件尺寸缩放超过15纳米(nm)节点时保持迁移率改善和短沟道控制为器件制造带来了挑战。用于制造器件的纳米线提供了改善的短沟道控制。例如，硅锗(SixGe1-x)纳米线沟道结构(其中，x<0.5)在相当大的Eg上提供迁移率增强，其适用于利用较高电压操作的很多常规产品中。此外，硅锗(SixGe1-x)纳米线沟道(其中，x>0.5)还提供在较低Egs处得到增强的迁移率，其适用于例如移动/手提领域内的低电压产品。已经尝试了很多不同的技术来提高晶体管的迁移率。然而，在用于半导体器件的电子和/或空穴迁移率提高方面仍然需要显著的改进。
附图说明
图1A示出了具有原始源极区的垂直型半导体器件的部分的横截面图。
图1B示出了根据本发明的实施例的具有再生长源极区的垂直型半导体器件的部分的横截面图。
图2A-2I示出了根据本发明的实施例的在制造具有再生长源极区的垂直型半导体器件的方法中的各种操作，其中：
图2A示出了在漏极和垂直沟道区形成之后的半导体结构的横截面图；
图2B示出了在源极区再生长之后的图2A的半导体结构的横截面图；
图2C示出了在隔离凹陷之后的图2B的半导体结构的横截面图；
图2D示出了在栅极叠置体形成之后的图2C的半导体结构的横截面图；
图2E示出了在栅极叠置体图案化之后的图2D的半导体结构的横截面图和对应的平面图；
图2F示出了第二隔离形成之后的图2E的半导体结构的横截面图；
图2G示出了在第二隔离凹陷和再生长源极暴露之后的图2F的半导体结构的横截面图；
图2H示出了在源极接触部形成之后的图2G的半导体结构的横截面图；以及
图2I示出了在漏极接触部和栅极接触部形成之后的图2H的半导体结构的横截面图。
图3示出了根据本发明的一个实施方式的计算装置。
具体实施方式
描述了具有选择性再生长顶部接触部的垂直型半导体器件以及制造具有选择性再生长顶部接触部的垂直型半导体器件的方法。在以下描述中，阐述了很多具体的细节，例如具体的集成和材料机制，以提供对本发明的实施例的透彻理解。对本领域技术人员显而易见的是，可以在没有这些具体细节的情况下实践本发明的实施例。在其它实例中，未描述诸如集成电路设计布局的公知的特征，以避免不必要地使本发明的实施例难以理解。此外，应当理解，附图所示的各实施例只是说明性的表示，并且未必是按比例绘制的。
文中描述的一个或多个实施例涉及用于垂直型器件的再生长源极区，例如用于金属氧化物半导体场效应晶体管(MOS-FET)的再生长源极区。一个或多个实施例可以适用于高性能低泄漏逻辑互补金属氧化物半导体(CMOS)器件。在一个实施例中，在垂直型器件中实施选择性再生长顶部接触部(例如，源极区)，以实现外部电阻的降低。实施例可以适用于垂直型器件、化合物半导体(III到V族)器件、MOS/CMOS应用。在一个实施例中，垂直型器件被定义为将一个源极/漏极区定位到另一源极/漏极区上方并使沟道区相对于下面的衬底表面在这两个区之间垂直延伸的器件。
为了提供背景，在没有再生长的情况下，薄主体垂直型器件的顶部接触部的尺寸主要由主体的宽度确定。如果对该主体进行激烈的缩放(例如，缩放至具有不到20纳米的尺寸)，则顶部接触部也将受到这样的缩放，从而产生大的接触电阻。为了解决这样的问题，文中描述的一个或多个实施例使得顶部接触部的宽度与主体宽度解耦，这样有可能提供较小相关的接触电阻。
为了有助于进一步理解制造垂直型MOS-FET结构的现有技术方案的当前问题，图1A示出了具有原始源极区的垂直型半导体器件100的部分的横截面图。参考图1A，垂直型半导体器件100被制作在衬底102上或上方，并且相对于衬底102的取向(z)而言包括下部漏极区104、沟道区106和上部源极区108。漏极接触部110设置在下部漏区104上，并且源极接触部112设置在上部源极区108上。应当认识到，栅极电极通常围绕沟道区106，但是为了便于举例说明，这里没有描绘这样的栅极电极。
再次参考图1A，现有技术的垂直型MOS-FET结构所存在的问题在于，源极接触部112的宽度(w)基本上与沟道区106的水平主体厚度相同。对于先进的器件技术节点而言，这样的布置可以使这样的源极接触部宽度(w)小于10纳米。关注点在于这样的窄源极接触部宽度(w)可能与这样的薄主体垂直型器件的高接触电阻(Rc)相关联。现有技术方案可能受到这样的限制，因为当前方案涉及在单次操作中生长器件的整个材料叠置体，随后使用掩模来通过蚀刻以显露出用于栅极制造的沟道，使得顶部接触部的宽度尺寸与沟道区的水平主体尺寸相同。
与图1A的器件对比，图1B示出了根据本发明的实施例的具有再生长源极区的垂直型半导体器件150的部分的横截面图。参考图1B，垂直型半导体器件150被制作在衬底152上或上方，并且相对于衬底152的取向(z)而言包括下部漏极区154、沟道区156和上部源极区158。漏极接触部160设置在下部漏极区154上，并且源极接触部162设置在上部源极区158上。应当认识到，栅极电极通常围绕沟道区156，但是这里为了便于举例说明而没有描绘这样的栅极电极。还应当认识到，在一些实施例中可以使下部漏极区154和上部源极区158的位置对调，以提供下部源极区和上部漏极区。
再次参考图1B，源极接触部162的宽度(w2)大于沟道区156的水平主体厚度(w1)。对于先进器件技术节点而言，在一个实施例中，这样的布置提供了大于10纳米的源极接触部宽度(w2)，即使沟道区156的相关联的水平主体厚度(w1)小于10纳米。在实施例中，这样的“再生长源极”实现了与垂直沟道区的主体厚度解耦的源极接触部宽度的制造，允许RC降低。在一个这样的实施例中，方案涉及选择性地再生长顶部接触部(例如，源极区)，以使接触部宽度与沟道宽度解耦。结果可以是降低了与该顶部接触部相关联的外部电阻。在实施例中，在源极与沟道晶格不匹配的情况下能够得到潜在的二次效应，为沟道区提供了应变诱导效应。这样的应变诱导的沟道区可能表现出提高的迁移率。
在没有再生长的情况下，薄主体垂直型器件将具有小的顶部接触部区。作为对比，文中描述的一个或多个实施例实现了明显大于主体的顶部接触部的制造。在示例性过程流中，图2A-2I示出了根据本发明的实施例的在制造具有再生长源极区的垂直型半导体器件的方法中的各操作。
图2A示出了在漏极区204和垂直沟道区206形成在衬底202上方之后的起点半导体结构200的横截面图。在实施例中，漏极区204外延生长在衬底202上方。垂直生长的沟道区206可以外延生长在漏极区204上，或者可以被图案化成较厚的初始漏极加沟道区材料层。在任一情况下，在一个实施例中，使用掩模和蚀刻工艺将垂直沟道区图案化到半导体层中。之后，如图2A中所描绘的，在所述结构之上形成隔离层208，并对其进行平面化，使垂直沟道区206的最上面部分暴露。可以将隔离层208称为浅沟槽隔离(STI)层，因为它最终可以用于使相邻器件彼此隔离。可以通过沉积和化学机械抛光(CMP)工艺形成这样的STI层。
在实施例中，衬底202由半导体材料构成，所述半导体材料能够承受制造过程，同时与沉积或外延生长于其上的材料相容。在实施例中，衬底202由体块晶体硅、硅/锗或者锗层构成，并且可以是掺杂的。在一个实施例中，体块衬底202中的硅原子的浓度大于97％。在另一实施例，衬底202由生长在明显不同的晶体衬底的顶上的外延层构成，例如生长在硼掺杂的体块硅单晶衬底的顶上的硅外延层。替代地，衬底202可以由III-V族材料构成。在实施例中，衬底202由诸如但不限于氮化镓、磷化镓、砷化镓、磷化铟、锑化铟、砷化铟镓、砷化铝镓、磷化铟镓或其组合等III-V材料构成。在其它实施例中，衬底202包括介于中间的绝缘层，例如在绝缘体上硅(SOI)衬底的情况下。
在实施例中，通过例如但不限于化学气相沉积(CVD)、原子层沉积(ALD)或分子束外延(MBE)的沉积工艺将漏极区204形成在衬底202上。在一个实施例中，用杂质原子对漏极区204进行原位掺杂。在一个实施例中，在形成之后用杂质原子对漏极区204进行掺杂。在一个实施例中，用杂质原子对漏极区204进行原位掺杂，并且在形成之后进行进一步掺杂。然而，在另一实施例中，仅在形成之后通过例如注入对漏极区204进行掺杂。应当认识到，漏极区204可以由与衬底202的半导体材料类似或不同的半导体材料构成。在一个实施例中，漏极区204由晶体硅、硅/锗或锗层构成，其可以掺杂有电荷载流子，例如但不限于磷、砷、硼或其组合。在另一实施例中，漏极区204可以由III-V族材料构成，所述III-V族材料例如但不限于氮化镓、磷化镓、砷化镓、磷化铟、锑化铟、砷化铟镓、砷化铝镓、磷化铟镓或其组合，所述III-V族材料可以掺杂有电荷载流子，例如但不限于碳、硅、锗、氧、硫、硒或碲。
在实施例中，通过例如但不限于化学气相沉积(CVD)、原子层沉积(ALD)或分子束外延(MBE)的沉积工艺将垂直沟道区206形成在漏极区202上。应当认识到，垂直沟道区206可以由与漏极区204的半导体材料类似或不同的半导体材料构成。在一个实施例中，垂直沟道区206由晶体硅、硅/锗或锗层构成。在另一实施例中，垂直沟道区206由例如但不限于氮化镓、磷化镓、砷化镓、磷化铟、锑化铟、砷化铟镓、砷化铝镓、磷化铟镓或其混组合的III-V族材料构成。在一个实施例中，垂直沟道区206被原位掺杂、或在形成后通过注入被掺杂、或两者。
在特定实施例中，垂直沟道区206基本上由硅构成，是纯硅，或者基本上是纯硅。可以使用术语“基本上由硅构成、是纯硅或者基本上纯硅”来描述由相当高的量的硅(如果不全是硅)构成的硅材料。然而，应当理解，实际上在存在诸如硅锗等其它材料的情况下可能难以形成100％纯硅，并且因此100％纯硅可能包括微小百分比的Ge或其它物质。Ge或其它物质可以作为在Si沉积期间的不可避免的杂质或成分而被包括，或者可以在沉积后处理期间在扩散时对Si造成“污染”。如此，文中描述的涉及Si沟道部分的实施例可以包括含有相对较小的量(例如，“杂质”水平)的非Si原子或物质(例如Ge)的Si沟道部分。作为比较，诸如再生长源极区等区域可以包括显著的量的锗，例如，采用硅锗层的形式。
在实施例中，垂直沟道区206具有方形、矩形、圆形或椭圆形之一的形状(从顶视图的角度)。其它几何形状也可以是适当的。在一个实施例中，从顶视图的角度，垂直沟道区206的宽度和长度大致相同(例如，就像方形或圆形的情况那样)，但未必一定如此(就像矩形或椭圆形的情况那样)。
在实施例中，隔离层208由适于最终使相邻器件电隔离或者有助于相邻器件的隔离的材料构成。例如，在一个实施例中，隔离层208由例如但不限于二氧化硅、氮氧化硅、氮化硅或碳掺杂的氮化硅的电介质材料构成。
图2B示出了在源极区再生长之后的图2A的结构的横截面图。根据本发明的实施例，在垂直沟道区206的最上面的暴露表面上形成源极区210。最上面的表面可以处于在STI层208的CMP时所暴露的部分的高度。替代地，垂直沟道区206的部分在STI层208的表面之下凹陷，并在所得到的最上面的表面上生长源极区210。在任一种情况下，在文中将所得到的源极区210称为再生长源极区。在一个这样的实施例中，使用使所得到的源极区210产生小面(faceting)的工艺来在垂直沟道区206的最上面的表面上外延形成源极区210。在实施例中，不管是否产生了小面，所得到的源极区210都明显宽于垂直沟道区206的水平宽度(由横截面的角度所示)，如图2B中所描绘的。因而，文中描述的实施例实现了源极区210宽度(即，最终为接触部的形成提供的表面区域)与垂直沟道区206的水平宽度的解耦。此外，在实施例中，源极区210的外延形成具有选择性，因为生长仅发生在垂直沟道区206上，而不发生在STI层208上。
在实施例中，通过例如但不限于化学气相沉积(CVD)、原子层沉积(ALD)或分子束外延(MBE)的沉积工艺将源极区210形成在垂直沟道区206上。在一个实施例中，用杂质原子对源极区210进行原位掺杂。在一个实施例中，在形成之后用杂质原子对源极区210进行掺杂。然而，在另一实施例中，仅在形成之后通过例如注入对源极区210进行掺杂。在一个实施例中，用杂质原子对源极区210进行原位掺杂并在形成之后对其做进一步掺杂。应当认识到，源极区210可以由与垂直沟道区210的半导体材料类似或不同的半导体材料构成。在一个实施例中，源极区210由晶体硅、硅/锗或锗层构成，其可以掺杂有电荷载流子，例如但不限于磷、砷、硼或其组合。在另一实施例中，源极区210可以由例如但不限于氮化镓、磷化镓、砷化镓、磷化铟、锑化铟、砷化铟镓、砷化铝镓、磷化铟镓或其组合的III-V族材料构成，所述材料可以掺杂有电荷载流子，例如但不限于碳、硅、锗、氧、硫、硒或碲。
如上文简短提及的，可以将源极区210制造为向垂直沟道区206施加应变。在实施例中，垂直沟道区206是具有沿Z方向的应变的单轴应变垂直沟道区。这样的单轴应变垂直沟道区206可以是例如对于NMOS或PMOS分别具有拉伸应变或具有压缩应变的单轴应变。在一个实施例中，源极区210的晶格常数小于垂直沟道区206的晶格常数，并且源极区210向垂直沟道区206施加拉伸单轴应变。在另一实施例中，源极区210的晶格常数大于垂直沟道区206的晶格常数，并且源极区210向垂直沟道区206施加压缩单轴应变。在一个实施例中，垂直沟道区206由SixGe1-x构成，并且源极区210由SiyGe1-y构成，其中，0≤x、y≤1，并且x≠y。在另一实施例中，垂直沟道区206由AlxGa1-xAs、InxGa1-xAs、InxGa1-xP或A1xIn1-xSb构成，并且源极区210由AlyGa1-yAs、InyGa1-yAs、InyGa1-yP或A1yIn1-ySb构成，其中，0≤x、y≤1并且x≠y。
图2C示出了在隔离凹陷之后的图2B的结构的横截面图。在实施例中，使STI层208的部分而非其全部凹陷，以暴露垂直沟道区206的部分。所述凹陷表示栅极电极形成过程的起始，下文将根据图2D和2E对其进行阐述。在一个实施例中，使用基于含水氢氟酸的湿法蚀刻使STI层208凹陷。然而，可以使用干法蚀刻处理代替这样的湿法蚀刻工艺，或者将干法蚀刻工艺与湿法蚀刻工艺结合使用。在实施例中，对于隧道FET，使STI层凹陷以仅暴露所述结(例如，结的大约2-5nm)；未必需要使沟道区的其余部分形成栅极(gated)。在另一实施例中，对于MOSFET应用，执行凹陷直到沟道区的整个高度。然而，凹陷可能或多或少取决于是否要形成从下面露出的栅极。因此，在一个实施例中，对于TFET，暴露沟道区的大约10％到100％，而对于MOSFET，则暴露沟道区的大约100％。
图2D示出了在栅极叠置体形成之后的图2C的结构的横截面图。在实施例中，在图2C的整个结构上形成栅极电介质层和栅极电极层(被示为组合的，如叠置体212)。最主要地，栅极叠置体212形成在垂直沟道区206的在STI层208凹陷期间所暴露的全部表面上。随后，在一个实施例中，栅极叠置体212还形成在源极区210的所有暴露表面上，如图2D中所示。在一个实施例中，栅极叠置体212的层是通过原子层沉积(ALD)和/或化学气相沉积(CVD)形成的，并且因此与图2C的结构共形，同样如图2D所示。
根据本发明的实施例，栅极叠置体212包括金属栅极电极和高K栅极电介质层。例如，在一个实施例中，栅极电介质层由例如但不限于氧化铪、氮氧化铪、硅酸铪、氧化镧、氧化锆、硅酸锆、氧化钽、钛酸钡锶、钛酸钡、钛酸锶、氧化钇、氧化铝、氧化铅钪钽、铌酸铅锌或其组合的材料构成。此外，栅极电介质层的部分可以包括由垂直沟道区206的最外面几层形成的原生氧化物的层。在实施例中，栅极电介质层由最外面的高k部分和内侧部分形构成，所述内侧部分由半导体材料的氧化物构成。在一个实施例中，栅极电介质层由氧化铪的最外面部分和二氧化硅或氮氧化硅的内侧部分构成。
在一个实施例中，栅极电极由诸如但不限于金属氮化物、金属碳化物、金属硅化物、金属铝化物、铪、锆、钛、钽、铝、钌、钯、铂、钴、镍或导电金属氧化物的金属层构成。在具体实施例中，栅极电极由非功函数设置填充材料构成，其被形成为围绕设置在栅极电介质层周围的金属功函数设置层。
图2E示出了在栅极叠置体212图案化之后的图2D的结构的横截面图和对应的平面图。在实施例中，由于栅极叠置体212是共形形成的并且对不同表面没有选择性，因而通过例如光刻和蚀刻工艺对栅极叠置体212图案化。在一个这样的实施例中，将栅极叠置体212图案化为留下栅极叠置体的位于垂直沟道区206和源极区210的暴露部分上的部分，并且留下沿STI层208的表面的部分以用于最终的栅极接触部形成。例如，从顶视图可以看出，图案化的栅极叠置体212的部分212A是源极区210上的部分，部分212C为后面的栅极接触部/通孔着落提供了位置，并且部分212B是将部分212A和212B耦合的线。在一个实施例中，通过适于对栅极叠置体212的层进行图案化而对STI层208没有显著影响的干法蚀刻工艺、湿法蚀刻工艺或其组合来对栅极叠置体212进行图案化。在实施例中，在对栅极叠置体212进行图案化之后，栅极叠置体212的部分完全包围垂直沟道区206的至少一部分。
图2F示出了在第二隔离形成之后的图2E的结构的横截面图。在实施例中，形成第二隔离层214以覆盖源极区210。在一个这样的实施例中，第二隔离层由与STI层208相同的材料构成，这两个层基本上彼此不可分辨。然而，在其它实施例中，可以在层208与214之间观察到接缝216，如图2F中所示。可以通过诸如CVD工艺等沉积工艺形成第二隔离层，并且可以通过例如CMP工艺对第二隔离层进行平面化。在任何情况下，可以实际上将第二隔离层实施为用于使器件彼此隔离的浅沟槽隔离结构。
图2G示出了在第二隔离层214凹陷和源极区210暴露之后的图2F的结构的横截面图。在实施例中，使第二隔离层214的部分而非全部凹陷，以暴露源极区210的部分。在一个实施例中，使第二隔离层214凹陷至大体上暴露源极区210的最宽部分的全部的程度，以使为了后面的源极接触部形成而暴露的表面最大化。在实施例中，除了使第二隔离层214凹陷之外，还从源极区210去除栅极叠置体212的暴露部分。通过去除栅极叠置体的这些部分，使得源极区210的在第二隔离层214上方突出的表面不受栅极叠置体212材料保护，如图2G中所描绘的。在一个实施例中，使用湿法蚀刻使第二隔离层214凹陷，并且去除栅极叠置体212的暴露部分。然而，可以使用干法蚀刻处理代替这样的湿法蚀刻工艺，或者将干法蚀刻处理与湿法蚀刻工艺结合使用。
图2H示出了在源极接触部形成之后的图2G的结构的横截面图。在实施例中，将源极接触部218形成为大体上覆盖源极区210的在第二隔离层214上方突出的部分的全部。在一个实施例中，通过减法刻画和蚀刻工艺来形成源极接触部218。在另一实施例中，通过选择性生长将源极接触部218的材料形成在源极区210的在第二隔离层214上方突出的部分上。
在实施例中，源极接触部218由导电材料构成。在一个这样的实施例中，源极接触部218由金属或金属材料构成。所述金属或金属材料可以是纯金属，例如钨、镍或钴，或者可以是合金，例如金属-金属合金或者金属-半导体合金(例如，硅化物材料)。
图2I示出了在漏极接触部和栅极接触部形成之后的图2H的半导体结构的横截面图。在实施例中，将STI结构(包括第二隔离层214和STI层208)图案化为具有通孔/接触孔，以暴露漏极区204和栅极叠置体212的部分(例如，联系图2E所描述的部分212C)。之后，可以通过金属沉积和平面化工艺或通过选择性生长工艺来制造漏极接触部220和栅极接触部222。在任一种情况下，在一个实施例中，漏极接触部220和栅极接触部222的材料大体上与源极接触部218的材料相同。尽管在其它实施例中，漏极接触部220和栅极接触部222的材料可以不同于源极接触部218的材料。在实施例中，被形成为暴露漏极区204和栅极叠置体212的部分的通孔/接触孔是使用光刻和蚀刻工艺制造的。
再次参考图2I，基于垂直沟道区的半导体器件可以是包含包围沟道区的栅极以及一对垂直取向的源极/漏极区的半导体器件。在实施例中，半导体器件为MOS-FET。在一个实施例中，半导体器件是垂直型MOS-FET，并且是隔离的器件或者是多个套叠器件中的一个器件。应当认识到，可以以相同或相似的形式将由上面的示例性处理方案所得到的结构(例如，来自图2I的结构)用于后续处理操作，以完成器件制造，例如PMOS和/或NMOS器件制造。在这样的情况下，相对的源极区和漏极区具有相同的导电类型。对于典型的集成电路而言应当认识到，可以将N沟道晶体管和P沟道晶体管两者制造在单个衬底上，以形成CMOS集成电路。在其它实施例中，制造隧道场效应晶体管(TFET)，其具有相反导电类型的相对的源极区和漏极区。在任一种情况下，可以制造额外的互连布线，以将这样的器件集成到集成电路中。此外，应当认识到单个器件可以包括制造于衬底上方的多个垂直沟道区中的仅一个垂直沟道区或者多于一个垂直沟道区(例如，通过使用公共栅极叠置体)。
再次参考图2A-2I，如所描绘的，源极金属与栅极金属接触。然而，应当认识到，在其它实施例中，使栅极在源极的最宽部分下方凹陷，以在栅极金属与源极金属之间提供隔离。
如上文所述，可以实施文中的实施例以降低在否则包括小源极区的情况下的接触电阻。在一个或多个实施例中，一种解决方案涉及增大接触面积以减小垂直型器件的接触电阻，以允许器件具有高性能。应当认识到，并不是一定要实践上文描述的过程的所有方面才能落在本发明的实施例的精神和范围内。而且，可以使用文中描述的过程来制造一个或多个半导体器件。半导体器件可以是晶体管或类似器件。例如，在实施例中，半导体器件是用于逻辑或存储器的金属氧化物半导体(MOS)晶体管或者是双极晶体管。而且，在实施例中，半导体器件具有三维架构，例如栅极全包围器件。一个或多个实施例可能尤其可用于制造处于10纳米(10nm)或者更小的技术节点上的半导体器件。文中的实施例可以适用于提高晶体管布局密度并用于缓解接触电阻增大的趋势。应当认识到，实施例不受此限制；例如，在实施例中，最高大约20纳米的沟道宽度可以得益于文中描述的方案。
图3示出了根据本发明的一种实施方式的计算装置300。计算装置300容纳板602。板302可以包括很多部件，包括但不限于处理器304和至少一个通信芯片306。处理器304物理和电耦合至板302。在一些实施方式中，至少一个通信芯片306还物理和电耦合至板302。在其它实施方式中，通信芯片306是处理器304的部分。
根据其应用，计算装置300可以包括其它部件，这些部件可以或可以不物理和电耦合至板302。这些其它部件包括但不限于易失性存储器(例如，DRAM)、非易失性存储器(例如，ROM)、闪速存储器、图形处理器、数字信号处理器、密码处理器、芯片组、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编译码器、视频编译码器、功率放大器、全球定位系统(GPS)装置、罗盘、加速度计、陀螺仪、扬声器、照相机和大容量存储装置(例如，硬盘驱动器、光盘(CD)、数字多功能盘(DVD)等)。
通信芯片306能够实现往返于计算装置300传输数据的无线通信。术语“无线”及其派生词可以用来描述通过使用经调制的电磁辐射通过非固态介质传递数据的电路、装置、系统、方法、技术、通信信道等。该术语并非暗示相关联的装置不含有任何线，尽管在一些实施例中它们可能不含有线。通信芯片306可以实施很多无线标准或协议中的任何标准或协议，包括但不限于Wi-Fi(IEEE 802.11族)、WiMAX(IEEE 802.16族)、IEEE 802.20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙及其衍生产物以及被指定为3G、4G、5G和更高代的任何其它无线协议。计算装置300可以包括多个通信芯片306。例如，第一通信芯片306可以专用于较短距离的无线通信，例如Wi-Fi和蓝牙，第二通信芯片306可以专用于较长距离的无线通信，例如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO及其它。
计算装置300的处理器304包括封装在处理器304内的集成电路管芯。在本发明的一些实施方式中，处理器的集成电路管芯包括一个或多个器件，例如根据本发明的实施方式构建的MOS-FET晶体管。术语“处理器”可以指对来自寄存器和/或存储器的电子数据进行处理以将该电子数据变换为可以存储在寄存器和/或存储器内的其它电子数据的任何装置或装置的部分。
通信芯片306还包括封装在通信芯片306内的集成电路管芯。根据本发明的另一实施方式，通信芯片的集成电路管芯包括一个或多个器件，例如根据本发明的实施方式构建的MOS-FET晶体管。
在其它实施方式中，容纳在计算装置300内的另一部件可以包含集成电路管芯，所述集成电路管芯包括一个或多个器件，例如根据本发明的实施方式构建的MOS-FET晶体管。
在各种实施方式中，计算装置300可以是膝上型电脑、上网本、笔记本、超级本、智能电话、平板电脑、个人数字助理(PDA)、超级移动PC、移动电话、台式计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数字照相机、便携式音乐播放器或者数字视频记录仪。在其它实施方式中，计算装置300可以是处理数据的任何其它电子装置。
因而，本发明的实施例包括具有选择性再生长顶部接触部的垂直型半导体器件以及制造具有选择性再生长顶部接触部的垂直型半导体器件的方法。
在实施例中，一种半导体器件包括具有表面的衬底。第一源极/漏极区设置在衬底的表面上。垂直沟道区设置在第一源极/漏极区上，并且具有与衬底的表面平行的第一宽度。第二源极/漏极区设置在垂直沟道区上，并且具有与第一宽度平行并且大体上大于第一宽度的第二宽度。栅极叠置体设置在垂直沟道区的部分上并完全包围该部分。
在一个实施例中，第二源极/漏极区是带有小面的源极/漏极区。
在一个实施例中，第一宽度等于或小于大约10纳米，并且第二宽度大于10纳米。
在一个实施例中，第二源极/漏极区由与垂直沟道区的半导体材料不同的半导体材料构成。
在一个实施例中，第二源极/漏极区的半导体材料与垂直沟道区的半导体材料晶格失配，并且第二源极/漏极区向垂直沟道区施加应变。
在一个实施例中，半导体器件还包括设置在第一源极/漏极区上的第一接触部、设置在第二源极/漏极区上的第二接触部以及设置在栅极叠置体的水平延伸部上的栅极接触部。
在一个实施例中，第一源极/漏极区是漏极区，并且第二源极/漏极区是源极区。
在一个实施例中，第一源极/漏极区是源极区，并且第二源极/漏极区是漏极区。
在一个实施例中，栅极叠置体包括高k栅极电介质层和金属栅极电极。
在一个实施例中，第一源极/漏极区的导电类型与第二源极/漏极区的导电类型相同，并且所述半导体器件是MOS-FET器件。
在一个实施例中，第一源极/漏极区的导电类型与第二源极/漏极区的导电类型相反，并且所述半导体器件是隧道FET器件。
在实施例中，一种半导体器件包括具有表面的衬底。第一源极/漏极区设置在衬底的表面上。垂直沟道区设置在第一源极/漏极区上并且由半导体材料构成。第二源极/漏极区设置在垂直沟道区上。第二源极/漏极区由与垂直沟道区的半导体材料不同并且与之晶格失配的半导体材料构成。栅极叠置体设置在垂直沟道区的部分上并完全包围该部分。
在一个实施例中，第二源极/漏极区是带有小面的源极/漏极区。
在一个实施例中，第二源极/漏极区向垂直沟道区施加应变。
在一个实施例中，半导体器件还包括设置在第一源极/漏极区上的第一接触部。第二接触部设置在第二源极/漏极区上。栅极接触部设置在栅极叠置体的水平延伸部上。
在一个实施例中，第一源极/漏极区是漏极区，并且第二源极/漏极区是源极区。
在一个实施例中，第一源极/漏极区是源极区，并且第二源极/漏极区是漏极区。
在一个实施例中，栅极叠置体包括高k栅极电介质层和金属栅极电极。
在一个实施例中，第一源极/漏极区的导电类型与第二源极/漏极区的导电类型相同，并且所述半导体器件是MOS-FET器件。
在一个实施例中，第一源极/漏极区的导电类型与第二源极/漏极区的导电类型相反，并且所述半导体器件是隧道FET器件。
在实施例中，一种制造半导体器件的方法包含：在衬底的表面上形成第一源极/漏极区。所述方法还包含：在第一源极/漏极区上由第一半导体材料形成具有与衬底的表面平行的第一宽度的垂直沟道区。所述方法还包含：在垂直沟道区上由第二半导体材料形成具有与第一宽度平行并且大体上大于第一宽度的第二宽度的第二源极/漏极区。所述方法还包含：在垂直沟道区的部分上形成完全包围该部分的栅极叠置体。
在一个实施例中，在垂直沟道区上形成第二源极/漏极区包含：在第一半导体材料上外延生长第二半导体材料。
在一个实施例中，在第一半导体材料上外延生长第二半导体材料包含：外延生长与第一半导体材料晶格失配的第二半导体材料。
在一个实施例中，形成第一源极/漏极区包含：形成漏极区，并且形成第二源极/漏极区包含形成源极区。
在一个实施例中，形成第一源极/漏极区包含形成源极区，并且形成第二源极/漏极区包含形成漏极区。

Claims (25)

1.一种半导体器件，包括：
具有表面的衬底；
设置在所述衬底的所述表面上的第一源极/漏极区；
垂直沟道区，其设置在所述第一源极/漏极区上并且具有与所述衬底的所述表面平行的第一宽度；
第二源极/漏极区，其设置在所述垂直沟道区上并且具有与所述第一宽度平行并大体上大于所述第一宽度的第二宽度；以及
栅极叠置体，其设置在所述垂直沟道区的部分上并完全包围所述部分。
2.根据权利要求1所述的半导体器件，其中，所述第二源极/漏极区是带有小面的源极/漏极区。
3.根据权利要求1所述的半导体器件，其中，所述第一宽度等于或小于大约10纳米，并且所述第二宽度大于10纳米。
4.根据权利要求1所述的半导体器件，其中，所述第二源极/漏极区包括与所述垂直沟道区的半导体材料不同的半导体材料。
5.根据权利要求4所述的半导体器件，其中，所述第二源极/漏极区的半导体材料与所述垂直沟道区的半导体材料晶格失配，并且其中，所述第二源极/漏极区向所述垂直沟道区施加应变。
6.根据权利要求1所述的半导体器件，还包括：
设置在所述第一源极/漏极区上的第一接触部；
设置在所述第二源极/漏极区上的第二接触部；以及
设置在所述栅极叠置体的水平延伸部上的栅极接触部。
7.根据权利要求1所述的半导体器件，其中，所述第一源极/漏极区是漏极区，并且其中，所述第二源极/漏极区是源极区。
8.根据权利要求1所述的半导体器件，其中，所述第一源极/漏极区是源极区，并且其中，所述第二源极/漏极区是漏极区。
9.根据权利要求1所述的半导体器件，其中，所述栅极叠置体包括高k栅极电介质层和金属栅极电极。
10.根据权利要求1所述的半导体器件，其中，所述第一源极/漏极区的导电类型与所述第二源极/漏极区的导电类型相同，并且其中，所述半导体器件是MOS-FET器件。
11.根据权利要求1所述的半导体器件，其中，所述第一源极/漏极区的导电类型与所述第二源极/漏极区的导电类型相反，并且其中，所述半导体器件是隧道FET器件。
12.一种半导体器件，包括：
具有表面的衬底；
设置在所述衬底的所述表面上的第一源极/漏极区；
垂直沟道区，其设置在所述第一源极/漏极区上并且包括半导体材料；
设置在所述垂直沟道区上的第二源极/漏极区，其中，所述第二源极/漏极区包括与所述垂直沟道区的半导体材料不同并且与所述垂直沟道区的半导体材料晶格失配的半导体材料；以及
栅极叠置体，其设置在所述垂直沟道区的部分上并完全包围所述部分。
13.根据权利要求12所述的半导体器件，其中，所述第二源极/漏极是带有小面的源极/漏极区。
14.根据权利要求12所述的半导体器件，其中，所述第二源极/漏极区向所述垂直沟道区施加应变。
15.根据权利要求12所述的半导体器件，还包括：
设置在所述第一源极/漏极区上的第一接触部；
设置在所述第二源极/漏极区上的第二接触部；以及
设置在所述栅极叠置体的水平延伸部上的栅极接触部。
16.根据权利要求12所述的半导体器件，其中，所述第一源极/漏极区是漏极区，并且其中，所述第二源极/漏极区是源极区。
17.根据权利要求12所述的半导体器件，其中，所述第一源极/漏极区是源极区，并且其中，所述第二源极/漏极区是漏极区。
18.根据权利要求12所述的半导体器件，其中，所述栅极叠置体包括高k栅极电介质层和金属栅极电极。
19.根据权利要求12所述的半导体器件，其中，所述第一源极/漏极区的导电类型与所述第二源极/漏极区的导电类型相同，并且其中，所述半导体器件是MOS-FET器件。
20.根据权利要求12所述的半导体器件，其中，所述第一源极/漏极区的导电类型与所述第二源极/漏极区的导电类型相反，并且其中，所述半导体器件是隧道FET器件。
21.一种制造半导体器件的方法，所述方法包括：
在衬底的表面上形成第一源极/漏极区；
由第一半导体材料在所述第一源极/漏极区上形成垂直沟道区，并且所述垂直沟道区具有与所述衬底的所述表面平行的第一宽度；
由第二半导体材料在所述垂直沟道区上形成第二源极/漏极区，并且所述第二源极/漏极区具有与所述第一宽度平行并且大体上大于所述第一宽度的第二宽度；以及
在所述垂直沟道区的部分上形成栅极叠置体，并且所述栅极叠置体完全包围所述部分。
22.根据权利要求21所述的方法，其中，在所述垂直沟道区上形成所述第二源极/漏极区包括在所述第一半导体材料上外延生长所述第二半导体材料。
23.根据权利要求22所述的方法，其中，在所述第一半导体材料上外延生长所述第二半导体材料包括外延生长与所述第一半导体材料晶格失配的所述第二半导体材料。
24.根据权利要求21所述的方法，其中，形成所述第一源极/漏极区包括形成漏极区，并且其中，形成所述第二源极/漏极区包括形成源极区。
25.根据权利要求21所述的方法，其中，形成所述第一源极/漏极区包括形成源极区，并且其中，形成所述第二源极/漏极区包括形成漏极区。
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