JP2010171090A - 半導体装置および半導体装置の製造方法 - Google Patents
半導体装置および半導体装置の製造方法 Download PDFInfo
- Publication number
- JP2010171090A JP2010171090A JP2009010372A JP2009010372A JP2010171090A JP 2010171090 A JP2010171090 A JP 2010171090A JP 2009010372 A JP2009010372 A JP 2009010372A JP 2009010372 A JP2009010372 A JP 2009010372A JP 2010171090 A JP2010171090 A JP 2010171090A
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- pillar
- semiconductor device
- electrode
- end side
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 96
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 44
- 239000000758 substrate Substances 0.000 claims abstract description 56
- 230000002093 peripheral effect Effects 0.000 claims abstract description 39
- 239000012535 impurity Substances 0.000 claims abstract description 30
- 238000009792 diffusion process Methods 0.000 claims abstract description 24
- 239000007772 electrode material Substances 0.000 claims abstract description 21
- 238000000034 method Methods 0.000 claims description 40
- 238000005530 etching Methods 0.000 claims description 25
- 238000001312 dry etching Methods 0.000 claims description 5
- 239000000463 material Substances 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 16
- 238000009413 insulation Methods 0.000 description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- 230000000052 comparative effect Effects 0.000 description 6
- 229910052814 silicon oxide Inorganic materials 0.000 description 6
- 238000005229 chemical vapour deposition Methods 0.000 description 5
- 239000011810 insulating material Substances 0.000 description 5
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- 150000002500 ions Chemical class 0.000 description 3
- 150000004767 nitrides Chemical class 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 230000001590 oxidative effect Effects 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- 239000002904 solvent Substances 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 229910019001 CoSi Inorganic materials 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000011065 in-situ storage Methods 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7827—Vertical transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66666—Vertical transistors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
【課題】電極材料のエッチバックが不均一であっても、縦型ＭＯＳトランジスタのゲート長のばらつきを小さくして、トランジスタ特性のばらつきを小さくした半導体装置および半導体装置の製造方法を得るという課題があった。
【解決手段】半導体基板１０と、半導体基板１０から突出され、先端側に大径部３１が設けられ、大径部３１の基端側に小径部３３が設けられ、かつ、大径部３１の周端面３１ｃよりも小径部３３の周端面１ｃが後退されて段部１ｄが設けられたピラー部１と、ピラー部１の周端面１ｃに備えられた第１の絶縁膜２と、第１の絶縁膜２を介して少なくとも一部が段部１ｄに埋められた電極部３と、ピラー部１の基端側および先端側に設けられた不純物拡散領域１５、１６と、を具備し、電極部３の段部１ｄに埋められた部分の高さが、ピラー部１の全周に渡って均一の高さとされている半導体装置を用いることにより、上記課題を解決できる。
【選択図】図１
Description
本発明は、半導体装置および半導体装置の製造方法に関する。
近年、半導体装置のチップサイズは低コスト化の観点から年々縮小されている。たとえば、メモリ・デバイスであるＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）では、縦型ＭＯＳトランジスタ（３Ｄピラー型トランジスタ（Ｔｒ））を用いて、メモリセルの面積を４Ｆ２（Ｆは設計ルール）へと縮小した４Ｆ２セル構造が提案されている。
このような４Ｆ２セル構造の作製では、縦型ＭＯＳトランジスタのゲート電極をエッチバックにより形成していた。前記エッチバックが不均一になされると、縦型ＭＯＳトランジスタのゲート長がばらつくこととなるので、各縦型ＭＯＳトランジスタのトランジスタ特性は大きくばらつき、半導体装置の歩留まりを悪化させていた。
特許文献１、２には、縦型ＭＯＳトランジスタについて記載されている。
特許文献１は、半導体装置及びその製造方法に関するものであり、第１部分、前記第１部分で第１方向に伸びていて前記第１方向と実質的に垂直な第２方向に互いに離隔している第２部分、前記第２部分上で前記第１及び第２方向に互いに離隔している第３部分を含む導電性構造物と、前記第２部分の側壁を覆う第１絶縁膜と、前記第１絶縁膜上に形成される第１導電膜パターンと、を含む半導体装置が開示されている。
特許文献１は、半導体装置及びその製造方法に関するものであり、第１部分、前記第１部分で第１方向に伸びていて前記第１方向と実質的に垂直な第２方向に互いに離隔している第２部分、前記第２部分上で前記第１及び第２方向に互いに離隔している第３部分を含む導電性構造物と、前記第２部分の側壁を覆う第１絶縁膜と、前記第１絶縁膜上に形成される第１導電膜パターンと、を含む半導体装置が開示されている。
特許文献２は、半導体回路およびメモリ・デバイスに関するものであり、少なくとも２個のセルを備える半導体回路において、前記各セルは、ソース、ドレイン、ゲートを有する縦形電界効果形トランジスタと、第１および第２の電極を有し、前記トランジスタの上部に設けられ、前記第１の電極が前記ドレインに接続されたキャパシタとを有し、前記セルのソースは、相互接続されている半導体装置が開示されている。
電極材料のエッチバックが不均一であっても、縦型ＭＯＳトランジスタのゲート長のばらつきを小さくして、トランジスタ特性のばらつきを小さくした半導体装置および半導体装置の製造方法を得るという課題があった。
本発明の半導体装置は、半導体基板と、前記半導体基板から突出され、先端側に大径部が設けられるとともに、前記大径部の基端側に前記大径部よりも小径な小径部が設けられ、かつ、前記大径部の周端面よりも前記小径部の周端面が後退されることにより段部が設けられてなるピラー部と、前記ピラー部の周端面に備えられた第１の絶縁膜と、前記第１の絶縁膜を介して少なくとも一部が前記段部に埋められてなる電極部と、前記ピラー部の基端側および先端側にそれぞれ設けられた不純物拡散領域と、を具備してなり、前記電極部の前記段部に埋められた部分の高さが、前記ピラー部の全周に渡って均一の高さとされていることを特徴とする。
本発明の半導体装置は、半導体基板と、前記半導体基板から突出されてなり、先端側に大径部が設けられるとともに、前記大径部の基端側に前記大径部よりも小径な小径部が設けられ、かつ、前記大径部の周端面よりも前記小径部の周端面が後退されることにより段部が設けられてなるピラー部と、前記小径部の周端面に少なくとも備えられた第１の絶縁膜と、前記第１の絶縁膜を介して少なくとも一部が前記段部を埋める電極部と、を具備していることを特徴とする。
本発明の半導体装置の製造方法は、半導体基板から突出され、先端側が絶縁膜によって覆われた加工用ピラー部を形成する工程と、エッチング法を用いて前記加工用ピラー部の露出された周端面に全周に渡る段部を均一の幅で形成して、ピラー部を形成する工程と、前記ピラー部の周端面を覆うように第１の絶縁膜を形成する工程と、前記第１の絶縁膜を介して少なくとも一部が前記段部を埋めるように電極部を形成する工程と、を有することを特徴とする。
上記の構成によれば、電極材料のエッチバックが不均一であっても、縦型ＭＯＳトランジスタのゲート長のばらつきを小さくして、トランジスタ特性のばらつきを小さくした半導体装置および半導体装置の製造方法を提供することができる。
本発明の半導体装置は、半導体基板と、前記半導体基板から突出され、先端側に大径部が設けられるとともに、前記大径部の基端側に前記大径部よりも小径な小径部が設けられ、かつ、前記大径部の周端面よりも前記小径部の周端面が後退されることにより段部が設けられてなるピラー部と、前記ピラー部の周端面に備えられた第１の絶縁膜と、前記第１の絶縁膜を介して少なくとも一部が前記段部に埋められてなる電極部と、前記ピラー部の基端側および先端側にそれぞれ設けられた不純物拡散領域と、を具備してなり、前記電極部の前記段部に埋められた部分の高さが、前記ピラー部の全周に渡って均一の高さとされている構成なので、第１の絶縁膜を介して段部１ｄを埋めるように形成された電極部を備えて、ゲート長のばらつきを低減することができる。これにより、縦型ＭＯＳトランジスタのトランジスタ（Ｔｒ）特性のばらつきを抑えることができる。
本発明の半導体装置は、半導体基板と、前記半導体基板から突出されてなり、先端側に大径部が設けられるとともに、前記大径部の基端側に前記大径部よりも小径な小径部が設けられ、かつ、前記大径部の周端面よりも前記小径部の周端面が後退されることにより段部が設けられてなるピラー部と、前記小径部の周端面に少なくとも備えられた第１の絶縁膜と、前記第１の絶縁膜を介して少なくとも一部が前記段部を埋める電極部と、を具備している構成なので、第１の絶縁膜を介して段部１ｄを埋めるように形成された電極部を備えて、ゲート長のばらつきを低減することができる。これにより、縦型ＭＯＳトランジスタのトランジスタ（Ｔｒ）特性のばらつきを抑えることができる。
本発明の半導体装置の製造方法は、半導体基板から突出され、先端側が絶縁膜によって覆われた加工用ピラー部を形成する工程と、エッチング法を用いて前記加工用ピラー部の露出された周端面に全周に渡る段部を均一の幅で形成して、ピラー部を形成する工程と、前記ピラー部の周端面を覆うように第１の絶縁膜を形成する工程と、前記第１の絶縁膜を介して少なくとも一部が前記段部を埋めるように電極部を形成する工程と、を有する構成なので、エッチング速度がばらついて、電極部を構成する電極材料のエッチバックが不均一に行われても、第１の絶縁膜を介して段部１ｄを埋めるように形成された電極部を形成して、ゲート長のばらつきがない縦型ＭＯＳトランジスタを形成することができる。これにより、縦型ＭＯＳトランジスタのトランジスタ特性のばらつきを抑えることができる。
以下、本発明を実施するための形態について説明する。
（第１の実施形態）
図１は、本発明の実施形態である半導体装置の一例を示す図であって、図１（ａ）は４Ｆ２構造のメモリセルのレイアウト図であり、図１（ｂ）は図１（ａ）のＡ−Ａ’線における縦型ＭＯＳトランジスタの断面概略図である。
図１に示すように、本発明の実施形態である半導体装置は、図１（ａ）に示すように、４Ｆ２構造のメモリセルであって、格子状に配列され、縦横比の異なる略楕円形状の複数のピラー部１と、各ピラー部１の周りに形成された第１の絶縁膜２と、第１の絶縁膜２の周りに形成されると共に、ライン状にピラー部１を連結する電極部３と、を有している。また、各ピラー部１の中心の間隔は、縦横それぞれ２Ｆ（Ｆは設計ルール）とされている。各ピラー部１では縦型ＭＯＳトランジスタが形成されている。
（第１の実施形態）
図１は、本発明の実施形態である半導体装置の一例を示す図であって、図１（ａ）は４Ｆ２構造のメモリセルのレイアウト図であり、図１（ｂ）は図１（ａ）のＡ−Ａ’線における縦型ＭＯＳトランジスタの断面概略図である。
図１に示すように、本発明の実施形態である半導体装置は、図１（ａ）に示すように、４Ｆ２構造のメモリセルであって、格子状に配列され、縦横比の異なる略楕円形状の複数のピラー部１と、各ピラー部１の周りに形成された第１の絶縁膜２と、第１の絶縁膜２の周りに形成されると共に、ライン状にピラー部１を連結する電極部３と、を有している。また、各ピラー部１の中心の間隔は、縦横それぞれ２Ｆ（Ｆは設計ルール）とされている。各ピラー部１では縦型ＭＯＳトランジスタが形成されている。
図１（ｂ）に示すように、縦型ＭＯＳトランジスタは、半導体基板（基板）１０と、基板１０から突出されたピラー部１と、ピラー部１の基端側に設けられた不純物拡散領域１５と、ピラー部１の先端側に設けられた不純物拡散領域１６と、ピラー部１の側面（周端面）を覆うように形成された第１の絶縁膜２と、第１の絶縁膜２を覆うように形成された電極部３と、を有する。また、ピラー部１の先端側にコンタクトプラグ８が接続されている。さらに、コンタクトプラグ８の側面を覆うように絶縁膜５が形成されている。
下部の不純物拡散領域１５は、たとえば、ｎ型の不純物が拡散されており、一の電源部に接続されている。また、上部の不純物拡散領域１６は、たとえば、ｎ型の不純物が拡散されており、コンタクトプラグ８を介して他の電源部に接続されている。また、ピラー部１は、たとえば、ｐ型の不純物がドープされている。さらに、電極部３がゲート電源部に接続されている。これにより、ピラー部１は、縦型ＭＯＳトランジスタのチャネルとして用いられる。
ピラー部１は、基板１０から突出するように形成されている。ピラー部１の先端側に大径部３１が設けられるとともに、基端側に大径部３１よりも小径な小径部３３が設けられている。これにより、ピラー部１の側面（周端面）１ｃには、全周に渡り大径部３１の周端面３１ｃよりも小径部３３の周端面１ｃが後退されて段部１ｄが設けられている。
なお、ピラー部１の形状は、本実施形態では、平面視したときに楕円形面を有する略円柱状としているが、平面視したときに円形面を有する円柱状としてもよい。さらに、多角柱状などとしてもよい。
また、段部１ｄは、後述する半導体装置の製造方法において詳しく説明するが、たとえば、柱状のシリコン基板の側面を全周に渡り均一の幅でエッチングして形成する。
また、段部１ｄを覆うように第１の絶縁膜２が形成されている。
なお、ピラー部１の形状は、本実施形態では、平面視したときに楕円形面を有する略円柱状としているが、平面視したときに円形面を有する円柱状としてもよい。さらに、多角柱状などとしてもよい。
また、段部１ｄは、後述する半導体装置の製造方法において詳しく説明するが、たとえば、柱状のシリコン基板の側面を全周に渡り均一の幅でエッチングして形成する。
また、段部１ｄを覆うように第１の絶縁膜２が形成されている。
電極部３は、第１の絶縁膜２を介して、ピラー部１の側面１ｃを覆うように形成された第１の筒部４１と、第１の筒部４１を覆うように形成された第２の筒部４２と、からなる。
第１の筒部４１と第２の筒部４２は、後述する半導体装置の製造方法において詳しく説明するが、電極部３を構成する電極材料がエッチングされて形成されたものであり、同一材料からなると共に、一体不可分のものである。
第１の筒部４１は、第１の絶縁膜２を介してピラー部１の側面１ｃに均一の幅で形成された段部１ｄを埋めるように形成されている。なお、段部１ｄには第１の絶縁膜２が成膜されており、段部１ｄよりも幅および深さがわずかに狭められた別の段部２ｄが形成されている。そのため、第１の筒部４１は、第１の絶縁膜２に形成された別の段部２ｄを埋めるように形成されている。これにより、縦型ＭＯＳトランジスタのゲート長は別の段部２ｄの幅（高さ）Ｌで一義的に決まり、安定したトランジスタ特性を得ることができる。
第１の筒部４１と第２の筒部４２は、後述する半導体装置の製造方法において詳しく説明するが、電極部３を構成する電極材料がエッチングされて形成されたものであり、同一材料からなると共に、一体不可分のものである。
第１の筒部４１は、第１の絶縁膜２を介してピラー部１の側面１ｃに均一の幅で形成された段部１ｄを埋めるように形成されている。なお、段部１ｄには第１の絶縁膜２が成膜されており、段部１ｄよりも幅および深さがわずかに狭められた別の段部２ｄが形成されている。そのため、第１の筒部４１は、第１の絶縁膜２に形成された別の段部２ｄを埋めるように形成されている。これにより、縦型ＭＯＳトランジスタのゲート長は別の段部２ｄの幅（高さ）Ｌで一義的に決まり、安定したトランジスタ特性を得ることができる。
第２の筒部４２の先端４２ａ、４２ｂの位置は、第１の筒部４１の先端４１ａ、４１ｂの位置より基板側とされている。これにより、第２の筒部４２が第１の絶縁膜２を介してピラー部１に電圧を印加することはなく、トランジスタ特性を安定に保つことができる。
また、第２の筒部４２は、第１の筒部４１を囲むように形成されている。第２の筒部４２を設けることにより、電極部３を厚く形成することができ、電源部から電極部３への電圧を一定に保ち、ピラー部１の側面１ｃに電圧を均一に印加することができる。また、ゲート抵抗を低く抑えることができる。
なお、電極部３の基端側にも第１の絶縁膜２が成膜されており、電極部３と基板１０との絶縁性は保持されている。
電極部３を構成する電極材料としては、たとえば、Ｐ（リン）を１×Ｅ２０（／ｃｍ３）の濃度でｉｎ−ｓｉｔｕドープしたポリシリコン、タングステン（Ｗ）などの金属、窒化チタン（ＴｉＮ）、コバルトシリサイド（ＣｏＳｉ２）等のシリサイドなどを用いる。
また、第２の筒部４２は、第１の筒部４１を囲むように形成されている。第２の筒部４２を設けることにより、電極部３を厚く形成することができ、電源部から電極部３への電圧を一定に保ち、ピラー部１の側面１ｃに電圧を均一に印加することができる。また、ゲート抵抗を低く抑えることができる。
なお、電極部３の基端側にも第１の絶縁膜２が成膜されており、電極部３と基板１０との絶縁性は保持されている。
電極部３を構成する電極材料としては、たとえば、Ｐ（リン）を１×Ｅ２０（／ｃｍ３）の濃度でｉｎ−ｓｉｔｕドープしたポリシリコン、タングステン（Ｗ）などの金属、窒化チタン（ＴｉＮ）、コバルトシリサイド（ＣｏＳｉ２）等のシリサイドなどを用いる。
図２〜１１は、本発明の実施形態である半導体装置の製造方法の一例を示す図であって、縦型ＭＯＳトランジスタの製造工程の断面図である。
本発明の実施形態である半導体装置の製造方法は、半導体基板から突出され、先端側が絶縁膜によって覆われた加工用ピラー部を形成する工程（加工用ピラー部形成工程）と、エッチング法を用いて前記加工用ピラー部の露出された周端面に全周に渡る段部を均一の幅で形成して、ピラー部を形成する工程（ピラー部形成工程）と、前記ピラー部の周端面を覆うように第１の絶縁膜を形成する工程（第１の絶縁膜形成工程）と、前記第１の絶縁膜を介して少なくとも一部が前記段部を埋めるように電極部を形成する工程（電極部形成工程）と、を有する。
本発明の実施形態である半導体装置の製造方法は、半導体基板から突出され、先端側が絶縁膜によって覆われた加工用ピラー部を形成する工程（加工用ピラー部形成工程）と、エッチング法を用いて前記加工用ピラー部の露出された周端面に全周に渡る段部を均一の幅で形成して、ピラー部を形成する工程（ピラー部形成工程）と、前記ピラー部の周端面を覆うように第１の絶縁膜を形成する工程（第１の絶縁膜形成工程）と、前記第１の絶縁膜を介して少なくとも一部が前記段部を埋めるように電極部を形成する工程（電極部形成工程）と、を有する。
＜加工用ピラー部形成工程＞
まず、図２に示すように、基板１０上に第２の絶縁膜４および第３の絶縁膜５をこの順序で成膜する。
基板１０としては、半導体基板であればよく、たとえば、シリコン（Ｓｉ）基板などを用いることができ、ｐ型またはｎ型の不純物をドープしてもよい。
第２の絶縁膜４は、絶縁性材料からなる膜であればよく、たとえば、シリコン酸化膜などを用いることができる。前記シリコン酸化膜は、たとえば、シリコン基板１０の表面を熱酸化して形成することができる。なお、ＣＶＤ法で成膜してもよい。
第３の絶縁膜５は、絶縁性材料からなる膜であればよく、たとえば、シリコン窒化膜などを用いることができる。シリコン窒化膜は、たとえば、ＣＶＤ法で成膜する。
まず、図２に示すように、基板１０上に第２の絶縁膜４および第３の絶縁膜５をこの順序で成膜する。
基板１０としては、半導体基板であればよく、たとえば、シリコン（Ｓｉ）基板などを用いることができ、ｐ型またはｎ型の不純物をドープしてもよい。
第２の絶縁膜４は、絶縁性材料からなる膜であればよく、たとえば、シリコン酸化膜などを用いることができる。前記シリコン酸化膜は、たとえば、シリコン基板１０の表面を熱酸化して形成することができる。なお、ＣＶＤ法で成膜してもよい。
第３の絶縁膜５は、絶縁性材料からなる膜であればよく、たとえば、シリコン窒化膜などを用いることができる。シリコン窒化膜は、たとえば、ＣＶＤ法で成膜する。
次に、フォトリソグラフィ法及びエッチング法を用いて、図３に示すように、板部３１を形成する。
具体的には、まず、第３の絶縁膜５上に、レジスト材料を塗布した後、マスクを用いてこれを露光する。露光された部分を溶剤により除去してレジストマスクを形成する。
次に、前記レジストマスクを用いて、第３の絶縁膜５および第２の絶縁膜４の露出部分をエッチングして、第３の絶縁膜５および第２の絶縁膜４とからなるハードマスク（窒化膜）を形成する。
次に、前記ハードマスクを用いて、図３に示すように、基板１０の一面を異方性ドライエッチングする。
なお、前記レジストマスクは、前記エッチング工程前に溶剤により除去しても、前記エッチング工程で同時にエッチング除去してもよい。
具体的には、まず、第３の絶縁膜５上に、レジスト材料を塗布した後、マスクを用いてこれを露光する。露光された部分を溶剤により除去してレジストマスクを形成する。
次に、前記レジストマスクを用いて、第３の絶縁膜５および第２の絶縁膜４の露出部分をエッチングして、第３の絶縁膜５および第２の絶縁膜４とからなるハードマスク（窒化膜）を形成する。
次に、前記ハードマスクを用いて、図３に示すように、基板１０の一面を異方性ドライエッチングする。
なお、前記レジストマスクは、前記エッチング工程前に溶剤により除去しても、前記エッチング工程で同時にエッチング除去してもよい。
次に、図４に示すように、前記基板のエッチング面側を覆うように、第４の絶縁膜６を成膜する。
第４の絶縁膜６は、絶縁性材料からなる膜であればよく、たとえば、シリコン酸化膜などを用いることができる。シリコン酸化膜は、たとえば、ＣＶＤ法で成膜する。
第４の絶縁膜６は、絶縁性材料からなる膜であればよく、たとえば、シリコン酸化膜などを用いることができる。シリコン酸化膜は、たとえば、ＣＶＤ法で成膜する。
次に、図５に示すように、第４の絶縁膜６を覆うように第５の絶縁膜７を成膜する。
第５の絶縁膜７は、絶縁性材料からなる膜であればよく、たとえば、シリコン窒化膜などを用いることができる。シリコン窒化膜は、たとえば、ＣＶＤ法で成膜する。
第５の絶縁膜７は、絶縁性材料からなる膜であればよく、たとえば、シリコン窒化膜などを用いることができる。シリコン窒化膜は、たとえば、ＣＶＤ法で成膜する。
次に、異方性ドライエッチング法を用いて、第５の絶縁膜７をエッチバックして、図６に示すように、サイドウォール１７を形成する。
次に、基板１０上の第４の絶縁膜６を異方性ドライエッチングした後、図７に示すように、サイドウォール１７、第３の絶縁膜５および第４の絶縁膜６とからなるハードマスクを用いて、基板１０の一面を異方性ドライエッチングして、加工用ピラー部３２を形成する。たとえば、加工用ピラー部３２の高さはＣとする。
次に、基板１０上の第４の絶縁膜６を異方性ドライエッチングした後、図７に示すように、サイドウォール１７、第３の絶縁膜５および第４の絶縁膜６とからなるハードマスクを用いて、基板１０の一面を異方性ドライエッチングして、加工用ピラー部３２を形成する。たとえば、加工用ピラー部３２の高さはＣとする。
＜ピラー部形成工程＞
次に、図８に示すように、湿式（ウェット）エッチング法を用いて、加工用ピラー部３２の露出された側面および基板１０の露出面を深さＤだけ等方性ウェットエッチングして、ピラー部１を形成する。
このとき、基板１０の一面は深さＤだけエッチングされるので、加工用ピラー部３２露出された部分の高さはＣとＤの合計の値Ｌ’とされ、加工用ピラー部３２の露出された部分の径は２Ｄだけ細くされる。しかし、ピラー部１の先端側は、サイドウォール１７、第３の絶縁膜５および第４の絶縁膜６とからなるハードマスクにより保護されているので、ほとんどその形状が維持される。
これにより、ピラー部１の先端側に大径部３１が設けられるとともに、基端側に大径部３１よりも小径な小径部３３が設けられる。さらに、ピラー部１の側面（周端面）１ｃには、全周に渡り大径部３１の周端面よりも小径部３３の周端面が後退されて段部１ｄが設けられる。
次に、図８に示すように、湿式（ウェット）エッチング法を用いて、加工用ピラー部３２の露出された側面および基板１０の露出面を深さＤだけ等方性ウェットエッチングして、ピラー部１を形成する。
このとき、基板１０の一面は深さＤだけエッチングされるので、加工用ピラー部３２露出された部分の高さはＣとＤの合計の値Ｌ’とされ、加工用ピラー部３２の露出された部分の径は２Ｄだけ細くされる。しかし、ピラー部１の先端側は、サイドウォール１７、第３の絶縁膜５および第４の絶縁膜６とからなるハードマスクにより保護されているので、ほとんどその形状が維持される。
これにより、ピラー部１の先端側に大径部３１が設けられるとともに、基端側に大径部３１よりも小径な小径部３３が設けられる。さらに、ピラー部１の側面（周端面）１ｃには、全周に渡り大径部３１の周端面よりも小径部３３の周端面が後退されて段部１ｄが設けられる。
＜第１の絶縁膜形成工程＞
次に、図９に示すように、サイドウォール１７および第４の絶縁膜６を除去する。
次に、基板１０およびピラー部１の露出面に第１の絶縁膜２を形成する。
第１の絶縁膜２は、絶縁性材料からなる膜であればよく、たとえば、シリコン酸化膜などを用いることができる。シリコン酸化膜は、たとえば、シリコン基板１０の表面を熱酸化して形成することができる。なお、ＣＶＤ法で成膜してもよい。
段部１ｄの内壁面に第１の絶縁膜２が形成されることにより、別の段部２ｄが形成されている。別の段部２ｄの高さＬは、段部１ｄの高さＬ’よりも若干低くされている。
次に、図９に示すように、サイドウォール１７および第４の絶縁膜６を除去する。
次に、基板１０およびピラー部１の露出面に第１の絶縁膜２を形成する。
第１の絶縁膜２は、絶縁性材料からなる膜であればよく、たとえば、シリコン酸化膜などを用いることができる。シリコン酸化膜は、たとえば、シリコン基板１０の表面を熱酸化して形成することができる。なお、ＣＶＤ法で成膜してもよい。
段部１ｄの内壁面に第１の絶縁膜２が形成されることにより、別の段部２ｄが形成されている。別の段部２ｄの高さＬは、段部１ｄの高さＬ’よりも若干低くされている。
＜電極部形成工程＞
次に、先端側に第３の絶縁膜が残されたピラー部１および第１の絶縁膜２で覆われた基板１０の一面１０ａを覆うように、電極部３を構成する電極材料を成膜する。
次に、異方性ドライエッチング法を用いて、基板１０の一面を覆う第１の絶縁膜２が露出するまで、前記電極材料をエッチバックして、図１１に示すように、電極部３を形成する。
次に、先端側に第３の絶縁膜が残されたピラー部１および第１の絶縁膜２で覆われた基板１０の一面１０ａを覆うように、電極部３を構成する電極材料を成膜する。
次に、異方性ドライエッチング法を用いて、基板１０の一面を覆う第１の絶縁膜２が露出するまで、前記電極材料をエッチバックして、図１１に示すように、電極部３を形成する。
電極部３は、絶縁膜２を介してピラー部１の側面１ｃの全周に渡り均一の幅で形成された段部１ｄを埋めるように形成された第１の筒部４１と、第１の筒部４１の周りに形成された第２の筒部４２とから構成されている。
第１の筒部４１と第２の筒部４２は、このように電極部３を構成する電極材料がエッチバックされて形成されたものであり、同一材料からなると共に、一体不可分のものである。
第１の筒部４１は、絶縁膜２を介してピラー部１の側面１ｃの全周に渡り均一の幅で形成された段部１ｄを埋めるように形成されている。すなわち、第１の絶縁膜２に形成された別の段部２ｄを埋めるように形成されている。すなわち、第１の筒部４１の高さは別の段部２ｄの幅（高さ）Ｌで一義的に決まる。
この構成により、エッチング速度がばらついたとしても、第１の筒部４１の一方の先端４１ａの位置と、他方の先端４１ｂの位置は同じ高さとされて、エッチング速度がばらつきの影響をうけることはない。これにより、縦型ＭＯＳトランジスタのゲート長は別の段部２ｄの高さＬで一義的に決まり、安定したトランジスタ特性を得ることができる。
第１の筒部４１と第２の筒部４２は、このように電極部３を構成する電極材料がエッチバックされて形成されたものであり、同一材料からなると共に、一体不可分のものである。
第１の筒部４１は、絶縁膜２を介してピラー部１の側面１ｃの全周に渡り均一の幅で形成された段部１ｄを埋めるように形成されている。すなわち、第１の絶縁膜２に形成された別の段部２ｄを埋めるように形成されている。すなわち、第１の筒部４１の高さは別の段部２ｄの幅（高さ）Ｌで一義的に決まる。
この構成により、エッチング速度がばらついたとしても、第１の筒部４１の一方の先端４１ａの位置と、他方の先端４１ｂの位置は同じ高さとされて、エッチング速度がばらつきの影響をうけることはない。これにより、縦型ＭＯＳトランジスタのゲート長は別の段部２ｄの高さＬで一義的に決まり、安定したトランジスタ特性を得ることができる。
第２の筒部４２の先端４２ａ、４２ｂの位置は、第１の筒部４１の先端４１ａ、４１ｂの位置より基板側とされている。これにより、第２の筒部４２が第１の絶縁膜２を介してピラー部１に電圧を印加することはなく、トランジスタ特性を安定に保つことができる。
また、第２の筒部４２は、第１の筒部４１を囲むように形成されている。第２の筒部４２を設けることにより、電極部３を厚く形成することができ、電源部から電極部３への電圧を一定に保ち、ピラー部１の側面１ｃに電圧を均一に印加することができる。また、ゲート抵抗を低く抑えることができる。
なお、電極部３の基端側にも第１の絶縁膜２が成膜されており、電極部３と基板１０との絶縁性は保持されている。
また、第２の筒部４２は、第１の筒部４１を囲むように形成されている。第２の筒部４２を設けることにより、電極部３を厚く形成することができ、電源部から電極部３への電圧を一定に保ち、ピラー部１の側面１ｃに電圧を均一に印加することができる。また、ゲート抵抗を低く抑えることができる。
なお、電極部３の基端側にも第１の絶縁膜２が成膜されており、電極部３と基板１０との絶縁性は保持されている。
次に、ピラー部１の基端側および先端側にそれぞれ不純物拡散領域１５、１６を設ける。たとえば、イオン注入法などを用いて、Ａｓ（ヒ素）などの不純物イオンを１０ＫｅＶで１×Ｅ１５／ｃｍ２の濃度で注入する。この際、プラズマドーピング法を用いることにより、照射方向に対して注入するイオンを回り込ませて、ピラー部１の先端側の両サイドの薄い第３の絶縁膜５から、ピラー部１の先端側に不純物イオンを注入することができる。
なお、不純物拡散領域１５、１６の形成は、電極部３を形成した後に限られるものではない。たとえば、ピラー部１の基端側に設ける不純物拡散領域１５は、ウェットエッチング法でピラー部１を形成した後に形成してもよい。また、不純物拡散領域１６は、後述のコンタクトプラグ８の形成時、コンタクトホールを開口した時にイオン注入法によって形成してもよい。
最後に、ピラー部１が形成された側を覆うように層間絶縁膜を形成した後、上部の不純物拡散領域１６に接続するようにコンタクトプラグ８を形成して、図１（ｂ）に示す縦型ＭＯＳトランジスタを作製する。
なお、不純物拡散領域１５、１６の形成は、電極部３を形成した後に限られるものではない。たとえば、ピラー部１の基端側に設ける不純物拡散領域１５は、ウェットエッチング法でピラー部１を形成した後に形成してもよい。また、不純物拡散領域１６は、後述のコンタクトプラグ８の形成時、コンタクトホールを開口した時にイオン注入法によって形成してもよい。
最後に、ピラー部１が形成された側を覆うように層間絶縁膜を形成した後、上部の不純物拡散領域１６に接続するようにコンタクトプラグ８を形成して、図１（ｂ）に示す縦型ＭＯＳトランジスタを作製する。
なお、上記の半導体装置の製造方法において、電極材料のエッチング速度は様々な条件の違いによりばらつきを生じる。たとえば、電極材料のエッチング速度は、第１の絶縁膜２の近傍で遅くなる傾向がみられる。このような場合、前記エッチバックが不均一に行われる。
図１２は、前記エッチバックが不均一になされた場合の一例を示す図であって、第２の筒部４２の一方の先端４２ａの位置と、他方の先端４２ｂの位置が異なる高さとされた場合の工程断面図である。
この場合でも、第１の筒部４１は、第１の絶縁膜２を介してピラー部１の側面１ｃに形成された段部１ｄを埋めるように形成されている。すなわち、第１の絶縁膜２に形成された別の段部２ｄを埋めるように形成されている。これにより、第１の筒部４１の一方の先端４１ａの位置と、他方の先端４１ｂの位置は同じ高さとなる。そのため、縦型ＭＯＳトランジスタのゲート長は別の段部２ｄの高さＬで一義的に決まり、安定したトランジスタ特性を得ることができる。
この場合でも、第１の筒部４１は、第１の絶縁膜２を介してピラー部１の側面１ｃに形成された段部１ｄを埋めるように形成されている。すなわち、第１の絶縁膜２に形成された別の段部２ｄを埋めるように形成されている。これにより、第１の筒部４１の一方の先端４１ａの位置と、他方の先端４１ｂの位置は同じ高さとなる。そのため、縦型ＭＯＳトランジスタのゲート長は別の段部２ｄの高さＬで一義的に決まり、安定したトランジスタ特性を得ることができる。
図１３は、前記エッチバックが不均一になされた場合の別の一例を示す図であって、第２の筒部４２の絶縁膜２の近傍側に傾斜部（テーパー部）が形成された場合の工程断面図である。第２の筒部４２の一方の先端４２ａ側は平坦部４２ａ１と傾斜部４２ａ２とから構成されており、他方の先端４２ｂ側は平坦部４２ｂ１と傾斜部４２ｂ２とから構成されている。傾斜部４２ａ２と傾斜部４２ｂ２の傾斜角度はほぼ同じだが、傾斜部４２ａ２の面の大きさは傾斜部４２ｂ２の面の大きさよりも大きく形成されている。
この場合でも、第１の筒部４１は、第１の絶縁膜２を介してピラー部１の側面１ｃに形成された段部１ｄを埋めるように形成されている。すなわち、第１の絶縁膜２に形成された別の段部２ｄを埋めるように形成されている。これにより、第１の筒部４１の一方の先端４１ａの位置と、他方の先端４１ｂの位置は同じ高さとなる。そのため、縦型ＭＯＳトランジスタのゲート長は別の段部２ｄの高さＬで一義的に決まり、安定したトランジスタ特性を得ることができる。
この場合でも、第１の筒部４１は、第１の絶縁膜２を介してピラー部１の側面１ｃに形成された段部１ｄを埋めるように形成されている。すなわち、第１の絶縁膜２に形成された別の段部２ｄを埋めるように形成されている。これにより、第１の筒部４１の一方の先端４１ａの位置と、他方の先端４１ｂの位置は同じ高さとなる。そのため、縦型ＭＯＳトランジスタのゲート長は別の段部２ｄの高さＬで一義的に決まり、安定したトランジスタ特性を得ることができる。
なお、本実施形態では、電極部３として、第１の筒部４１と第２の筒部４２とからなる構成について示したが、第１の筒部４１のみで十分な特性を得ることができる場合には、第２の筒部４２を設けなくてもよい。
本発明の実施形態である半導体装置は、半導体基板１０と、半導体基板１０から突出され、基端側に小径部３３が設けられてなるピラー部１と、ピラー部１の周端面１ｃに備えられた第１の絶縁膜２と、第１の絶縁膜２を介して少なくとも一部が小径部３３に埋められてなる電極部３と、ピラー部１の基端側および先端側にそれぞれ設けられた不純物拡散領域１５、１６と、を具備してなり、電極部３の小径部３３に埋められた部分の高さが、ピラー部１の全周に渡って均一の高さとされている構成なので、第１の絶縁膜２を介して段部１ｄを埋めるように形成された電極部３を備えて、ゲート長のばらつきを低減することができる。これにより、縦型ＭＯＳトランジスタのトランジスタ（Ｔｒ）特性のばらつきを抑えることができる。
本発明の実施形態である半導体装置は、半導体基板１０と、前記半導体基板１０から突出されてなり、先端側に大径部３１が設けられるとともに、大径部３１の基端側に大径部３１よりも小径な小径部３３が設けられ、かつ、大径部３１の周端面３１ｃよりも小径部３３の周端面１ｃが後退されることにより段部１ｄが設けられてなるピラー部１と、小径部３３の周端面１ｃに少なくとも備えられた第１の絶縁膜２と、第１の絶縁膜２を介して少なくとも一部が段部１ｄを埋める電極部３と、を具備している構成なので、第１の絶縁膜２を介して段部１ｄを埋めるように電極部３を形成して、ゲート長のばらつきを低減することができる。これにより、縦型ＭＯＳトランジスタのトランジスタ特性のばらつきを抑えることができる。
本発明の実施形態である半導体装置は、電極部３の第１の絶縁膜２を介して段部１ｄに埋められた部分の高さがピラー部１の全周に渡り均一の高さである構成なので、第１の絶縁膜２を介して段部１ｄを埋めるように形成された電極部３を形成して、ゲート長のばらつきを低減することができる。これにより、縦型ＭＯＳトランジスタのトランジスタ特性のばらつきを抑えることができる。
本発明の実施形態である半導体装置は、電極部３が、第１の絶縁膜２を介して段部１ｄを埋めるように形成された第１の筒部４１と、第１の筒部４１を囲むように形成された第２の筒部４２とからなる構成なので、第１の絶縁膜２を介して段部１ｄを埋めるように形成された第１の筒部４１を有する電極部３を形成して、ゲート長のばらつきを低減することができる。これにより、縦型ＭＯＳトランジスタのトランジスタ特性のばらつきを抑えることができる。
本発明の実施形態である半導体装置は、ピラー部１の基端側および先端側にそれぞれ不純物拡散領域１５、１６が設けられる構成なので、第１の絶縁膜２を介して段部１ｄを埋めるように形成された第１の筒部を有する電極部３を形成して、ゲート長のばらつきを低減して、トランジスタ特性のばらつきを抑えた縦型ＭＯＳトランジスタを作製することができる。
本発明の実施形態である半導体装置の製造方法は、半導体基板１０から突出され、先端側が第２〜第５の絶縁膜４〜７によって覆われた加工用ピラー部３２を形成する工程と、エッチング法を用いて加工用ピラー部３２の露出された周端面に全周に渡る段部１ｄを均一の幅で形成して、ピラー部１を形成する工程と、ピラー部１の周端面１ｃを覆うように第１の絶縁膜２を形成する工程と、第１の絶縁膜２を介して少なくとも一部が段部１ｄを埋めるように電極部３を形成する工程と、を有する構成なので、エッチング速度がばらついて、電極部３を構成する電極材料のエッチバックが不均一に行われても、第１の絶縁膜２を介して段部１ｄを埋めるように形成された電極部３を形成して、ゲート長のばらつきがない縦型ＭＯＳトランジスタを形成することができる。これにより、縦型ＭＯＳトランジスタのトランジスタ特性のばらつきを抑えることができる。
本発明の実施形態である半導体装置の製造方法は、電極部３を形成する際に、第１の絶縁膜２を介してピラー部１を覆うように電極部３を構成する電極材料を成膜した後、異方性ドライエッチング法を用いて前記電極材料をエッチバックして、第１の絶縁膜２を介して段部１ｄを埋める第１の筒部４１と、第１の筒部４１を囲む第２の筒部４２とからなる電極部３を形成する構成なので、エッチング速度がばらついて、電極部３を構成する電極材料のエッチバックが不均一に行われても、第１の絶縁膜２を介して段部１ｄを埋めるように形成された第１の筒部４１を有する電極部３を形成して、ゲート長のばらつきがない縦型ＭＯＳトランジスタを形成することができる。これにより、縦型ＭＯＳトランジスタのトランジスタ特性のばらつきを抑えることができる。
本発明の実施形態である半導体装置の製造方法は、ピラー部１の基端側および先端側にそれぞれ不純物拡散領域１５、１６を設ける工程を有する構成なので、エッチング速度がばらついて、電極部３を構成する電極材料のエッチバックが不均一に行われても、第１の絶縁膜２を介して段部１ｄを埋めるように形成された第１の筒部４１を有する電極部３を形成して、ゲート長のばらつきがなく、トランジスタ特性のばらつきを抑えた縦型ＭＯＳトランジスタを作製することができる。
（比較例）
図１４は、４Ｆ２構造のメモリセル（半導体装置）の一の比較例を示す図であって、図１４（ａ）は平面断面図であり、図１４（ｂ）は図１４（ａ）のＢ−Ｂ’線における断面概略図である。
図１４（ａ）に示すように、この４Ｆ２構造のメモリセルは、格子状に配列され、縦横比の異なる略楕円形状の複数のピラー部１０１と、各ピラー部１０１の周りに形成された絶縁膜（ゲート酸化膜）１０２と、ゲート酸化膜１０２の周りに形成されると共に、ライン状にピラー部１０１を連結する電極部（ゲート電極）１０３と、を有している。また、各ピラー部１０１の中心の間隔は、縦横それぞれ２Ｆとされている。このようにして、各ピラー部１０１において、縦型ＭＯＳトランジスタが形成されている。
図１４は、４Ｆ２構造のメモリセル（半導体装置）の一の比較例を示す図であって、図１４（ａ）は平面断面図であり、図１４（ｂ）は図１４（ａ）のＢ−Ｂ’線における断面概略図である。
図１４（ａ）に示すように、この４Ｆ２構造のメモリセルは、格子状に配列され、縦横比の異なる略楕円形状の複数のピラー部１０１と、各ピラー部１０１の周りに形成された絶縁膜（ゲート酸化膜）１０２と、ゲート酸化膜１０２の周りに形成されると共に、ライン状にピラー部１０１を連結する電極部（ゲート電極）１０３と、を有している。また、各ピラー部１０１の中心の間隔は、縦横それぞれ２Ｆとされている。このようにして、各ピラー部１０１において、縦型ＭＯＳトランジスタが形成されている。
図１４（ｂ）に示す縦型ＭＯＳトランジスタは、基板１１０と、基板１１０から突出された略円柱状のピラー部１０１と、ピラー部１０１の基端側に設けられた下部の不純物拡散領域１１５と、ピラー部１０１の先端側に設けられた上部の不純物拡散領域１１６と、ピラー部１０１の側面を覆うように形成されたゲート酸化膜１０２と、ゲート酸化膜１０２を覆うように形成されたゲート電極１０３と、を有する。
なお、ピラー部１０１の先端側にコンタクトプラグ１０８が接続されている。また、コンタクトプラグ１０８の側面を覆うように窒化膜１０５が形成されている。
なお、ピラー部１０１の先端側にコンタクトプラグ１０８が接続されている。また、コンタクトプラグ１０８の側面を覆うように窒化膜１０５が形成されている。
図１４（ｂ）に示すように、下部の不純物拡散領域１１５が一のソース・ドレイン電源部に接続され、上部の不純物拡散領域１１６がコンタクトプラグ１０８を介して他のソース・ドレイン電源部に接続され、さらにゲート電極１０３がゲート電源部に接続されることにより、縦型ＭＯＳトランジスタが形成されている。
図１５〜１７は、図１４に示す縦型ＭＯＳトランジスタの製造工程の一例を示す図であって、ゲート電極１０３を形成した時点の工程断面図である。
図１４に示す縦型ＭＯＳトランジスタのゲート電極１０３を製造する際には、まず、公知の方法により、ピラー部１０１および基板１１０のピラー部１０１を形成した側の面１０１ａを覆うように、ゲート電極材料を一定の膜厚で成膜する。
次に、異方性ドライエッチング法などを用いて、前記ゲート電極材料をピラー部１０１の先端１０１ａより基板１１０側となる位置まで均一にエッチバックすることにより、図１５に示すように、ゲート酸化膜１０２の周りに円筒状のゲート電極１０３を形成する。
このとき、通常、ゲート電極１０３の一方の先端１０３ａの位置と、他方の先端１０３ｂの位置はほぼ同じ高さとされる。この場合、ゲート電極１０３の一方の先端１０３ａ側のゲート長と、他方の先端１０３ｂ側のゲート長はほぼ同じとなるので、縦型ＭＯＳトランジスタのトランジスタ特性のばらつきは少ない。
図１４に示す縦型ＭＯＳトランジスタのゲート電極１０３を製造する際には、まず、公知の方法により、ピラー部１０１および基板１１０のピラー部１０１を形成した側の面１０１ａを覆うように、ゲート電極材料を一定の膜厚で成膜する。
次に、異方性ドライエッチング法などを用いて、前記ゲート電極材料をピラー部１０１の先端１０１ａより基板１１０側となる位置まで均一にエッチバックすることにより、図１５に示すように、ゲート酸化膜１０２の周りに円筒状のゲート電極１０３を形成する。
このとき、通常、ゲート電極１０３の一方の先端１０３ａの位置と、他方の先端１０３ｂの位置はほぼ同じ高さとされる。この場合、ゲート電極１０３の一方の先端１０３ａ側のゲート長と、他方の先端１０３ｂ側のゲート長はほぼ同じとなるので、縦型ＭＯＳトランジスタのトランジスタ特性のばらつきは少ない。
しかし、前記電極材料のエッチング速度はゲート酸化膜１０２の近傍で遅くなるなど様々な条件の違いにより前記エッチング速度はばらつきを生じ、多くの場合、前記エッチバックが不均一に行われる。
図１６は、前記エッチバックが不均一になされた場合の一例を示す図であって、ゲート電極１０３の一方の先端１０３ａの位置と、他方の先端１０３ｂの位置が異なる高さとされた場合の工程断面図である。
ピラー部１０１の他方の先端１０３ｂの位置は、ピラー部１０１の一方の先端１０１ａより高さｔ１だけ基板１１０側とされている。
この場合、ピラー部１０１の一方の先端１０１ａ側と、ピラー部１０１の他方の先端１０３ｂ側のゲート長が異なることとなるので、縦型ＭＯＳトランジスタのトランジスタ特性のばらつきが大きくなる。
ピラー部１０１の他方の先端１０３ｂの位置は、ピラー部１０１の一方の先端１０１ａより高さｔ１だけ基板１１０側とされている。
この場合、ピラー部１０１の一方の先端１０１ａ側と、ピラー部１０１の他方の先端１０３ｂ側のゲート長が異なることとなるので、縦型ＭＯＳトランジスタのトランジスタ特性のばらつきが大きくなる。
図１７は、前記エッチバックが不均一になされた場合の別の一例を示す図であって、ゲート酸化膜１０２の近傍側に傾斜部（テーパー部）が形成された場合の工程断面図である。
ゲート電極１０３の一方の先端１０３ａ側は平坦部１０３ａ１と傾斜部１０３ａ２とから構成されており、他方の先端１０３ｂ側は平坦部１０３ｂ１と傾斜部１０３ｂ２とから構成されている。
傾斜部１０３ａ２と傾斜部１０３ｂ２の傾斜角度はほぼ同じだが、傾斜部１０３ａ２の面の大きさは傾斜部１０３ｂ２の面の大きさよりも大きく形成されている。
そのため、他方の先端１０３ｂの先端側の位置は、一方の先端１０１ａの先端側より高さｔ２だけ基板１１０側とされている。
この場合も、ピラー部１０１の一方の先端１０１ａ側と、ピラー部１０１の他方の先端１０３ｂ側のゲート長が異なることとなるので、縦型ＭＯＳトランジスタのトランジスタ特性のばらつきが大きくなる。
ゲート電極１０３の一方の先端１０３ａ側は平坦部１０３ａ１と傾斜部１０３ａ２とから構成されており、他方の先端１０３ｂ側は平坦部１０３ｂ１と傾斜部１０３ｂ２とから構成されている。
傾斜部１０３ａ２と傾斜部１０３ｂ２の傾斜角度はほぼ同じだが、傾斜部１０３ａ２の面の大きさは傾斜部１０３ｂ２の面の大きさよりも大きく形成されている。
そのため、他方の先端１０３ｂの先端側の位置は、一方の先端１０１ａの先端側より高さｔ２だけ基板１１０側とされている。
この場合も、ピラー部１０１の一方の先端１０１ａ側と、ピラー部１０１の他方の先端１０３ｂ側のゲート長が異なることとなるので、縦型ＭＯＳトランジスタのトランジスタ特性のばらつきが大きくなる。
このように、このような縦型ＭＯＳトランジスタでは、ゲート電極材料のエッチング速度がばらつくと、ゲート電極の高さがばらつくこととなった。そして、このゲート電極の高さをばらつきが、直接、縦型ＭＯＳトランジスタのゲート長をばらつかせて、トランジスタ特性のばらつきを大きくした。
本発明は、電極材料のエッチバックが不均一であっても、縦型ＭＯＳトランジスタのゲート長のばらつきを小さくして、トランジスタ（Ｔｒ）特性のばらつきを小さくした半導体装置および半導体装置の製造方法に関するものであって、半導体装置を製造・利用する産業において利用可能性がある。
１…ピラー部、１ｃ…側面（周端面）、１ｄ…段部、２…第１の絶縁膜、２ｄ…別の段部、３…電極部、４…第２の絶縁膜、５…第３の絶縁膜、６…第４の絶縁膜、７…第５の絶縁膜、８…コンタクトプラグ、１０…半導体基板（基板）、１０ａ…一面、１５、１６…不純物拡散領域、１７…サイドウォール、３１…大径部、３１ｃ…大径部の側面（周端面）、３２…加工用ピラー部、３３…小径部、４１…第１の筒部、４１ａ…先端、４１ｂ…先端、４２…第２の筒部、４２ａ…先端、４２ａ１…平坦部、４２ａ２…傾斜部、４２ｂ…先端、４２ｂ１…平坦部、４２ｂ２…傾斜部、１０１…ピラー部、１０２…絶縁膜（ゲート酸化膜）、１０３…電極部（ゲート電極）、１０３ａ…先端、１０３ａ１…平坦部、１０３ａ２…傾斜部、１０３ｂ…先端、１０３ｂ１…平坦部、１０３ｂ２…傾斜部、１０５…窒化膜、１１０…半導体基板、１１０ａ…一面、１１５、１１６…不純物拡散領域。
Claims (8)
- 半導体基板と、前記半導体基板から突出され、先端側に大径部が設けられるとともに、前記大径部の基端側に前記大径部よりも小径な小径部が設けられ、かつ、前記大径部の周端面よりも前記小径部の周端面が後退されることにより段部が設けられてなるピラー部と、前記ピラー部の周端面に備えられた第１の絶縁膜と、前記第１の絶縁膜を介して少なくとも一部が前記段部に埋められてなる電極部と、前記ピラー部の基端側および先端側にそれぞれ設けられた不純物拡散領域と、を具備してなり、前記電極部の前記段部に埋められた部分の高さが、前記ピラー部の全周に渡って均一の高さとされていることを特徴とする半導体装置。
- 半導体基板と、前記半導体基板から突出されてなり、先端側に大径部が設けられるとともに、前記大径部の基端側に前記大径部よりも小径な小径部が設けられ、かつ、前記大径部の周端面よりも前記小径部の周端面が後退されることにより段部が設けられてなるピラー部と、前記小径部の周端面に少なくとも備えられた第１の絶縁膜と、前記第１の絶縁膜を介して少なくとも一部が前記段部を埋める電極部と、を具備していることを特徴とする半導体装置。
- 前記電極部の前記第１の絶縁膜を介して前記段部に埋められた部分の高さが前記ピラー部の全周に渡り均一の高さであることを特徴とする請求項２に記載の半導体装置。
- 前記電極部が、前記第１の絶縁膜を介して前記段部を埋めるように形成された第１の筒部と、前記第１の筒部を囲むように形成された第２の筒部とからなることを特徴とする請求項２または請求項３に記載の半導体装置。
- 前記ピラー部の基端側および先端側にそれぞれ不純物拡散領域が設けられていることを特徴とする請求項２〜４のいずれか１項に記載の半導体装置。
- 半導体基板から突出され、先端側が絶縁膜によって覆われた加工用ピラー部を形成する工程と、
エッチング法を用いて前記加工用ピラー部の露出された周端面に全周に渡る段部を均一の幅で形成して、ピラー部を形成する工程と、
前記ピラー部の周端面を覆うように第１の絶縁膜を形成する工程と、
前記第１の絶縁膜を介して少なくとも一部が前記段部を埋めるように電極部を形成する工程と、を有することを特徴とする半導体装置の製造方法。 - 前記電極部を形成する際に、前記第１の絶縁膜を介して前記ピラー部を覆うように前記電極部を構成する電極材料を成膜した後、異方性ドライエッチング法を用いて前記電極材料をエッチバックして、前記第１の絶縁膜を介して前記段部を埋める第１の筒部と、前記第１の筒部を囲む第２の筒部とからなる電極部を形成することを特徴とする請求項６に記載の半導体装置の製造方法。
- 前記ピラー部の基端側および先端側にそれぞれ不純物拡散領域を設ける工程を有することを特徴とする請求項６または請求項７に記載の半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2009010372A JP2010171090A (ja) | 2009-01-20 | 2009-01-20 | 半導体装置および半導体装置の製造方法 |
| US12/689,778 US20100181614A1 (en) | 2009-01-20 | 2010-01-19 | Semiconductor device and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2009010372A JP2010171090A (ja) | 2009-01-20 | 2009-01-20 | 半導体装置および半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2010171090A true JP2010171090A (ja) | 2010-08-05 |
Family
ID=42336231
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2009010372A Pending JP2010171090A (ja) | 2009-01-20 | 2009-01-20 | 半導体装置および半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20100181614A1 (ja) |
| JP (1) | JP2010171090A (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011040421A (ja) * | 2009-08-06 | 2011-02-24 | Elpida Memory Inc | 半導体装置およびその製造方法 |
| US20120168819A1 (en) * | 2011-01-03 | 2012-07-05 | Fabio Alessio Marino | Semiconductor pillar power MOS |
| US9401436B2 (en) | 2011-05-05 | 2016-07-26 | Qualcomm Incorporated | Multiple control transcap variable capacitor |
| JP2013206932A (ja) * | 2012-03-27 | 2013-10-07 | Elpida Memory Inc | 半導体装置およびその製造方法 |
| US9111853B2 (en) * | 2013-03-15 | 2015-08-18 | Micron Technology, Inc. | Methods of forming doped elements of semiconductor device structures |
| CN103151391B (zh) * | 2013-03-18 | 2015-08-12 | 北京大学 | 垂直非均匀掺杂沟道的短栅隧穿场效应晶体管及制备方法 |
| US9978863B2 (en) * | 2013-08-16 | 2018-05-22 | Taiwan Semiconductor Manufacturing Company Limited | Semiconductor arrangement with one or more semiconductor columns |
| EP3123520A4 (en) * | 2014-03-28 | 2017-11-22 | Intel Corporation | Selectively regrown top contact for vertical semiconductor devices |
| US9406793B2 (en) * | 2014-07-03 | 2016-08-02 | Broadcom Corporation | Semiconductor device with a vertical channel formed through a plurality of semiconductor layers |
| US10153367B2 (en) | 2016-07-11 | 2018-12-11 | International Business Machines Corporation | Gate length controlled vertical FETs |
| US11081398B2 (en) | 2016-12-29 | 2021-08-03 | Globaleoundries U.S. Inc. | Method and structure to provide integrated long channel vertical FinFet device |
| US10014409B1 (en) * | 2016-12-29 | 2018-07-03 | Globalfoundries Inc. | Method and structure to provide integrated long channel vertical FinFET device |
| US10672888B2 (en) | 2017-08-21 | 2020-06-02 | International Business Machines Corporation | Vertical transistors having improved gate length control |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5460950B2 (ja) * | 2007-06-06 | 2014-04-02 | ピーエスフォー ルクスコ エスエイアールエル | 半導体装置及びその製造方法 |
-
2009
- 2009-01-20 JP JP2009010372A patent/JP2010171090A/ja active Pending
-
2010
- 2010-01-19 US US12/689,778 patent/US20100181614A1/en not_active Abandoned
Also Published As
| Publication number | Publication date |
|---|---|
| US20100181614A1 (en) | 2010-07-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2010171090A (ja) | 半導体装置および半導体装置の製造方法 | |
| KR100660881B1 (ko) | 수직 채널 트랜지스터를 구비한 반도체 소자 및 그 제조방법 | |
| KR101986145B1 (ko) | 매립비트라인을 구비한 반도체장치 및 그 제조 방법 | |
| US8431981B2 (en) | Semiconductor memory device having vertical transistor and buried bit line and method for fabricating the same | |
| US7851303B2 (en) | Semiconductor device and manufacturing method thereof | |
| US9640587B2 (en) | Semiconductor integrated circuit device having vertical channel and method of manufacturing the same | |
| JP2010135592A (ja) | 半導体装置及び半導体装置の製造方法 | |
| US8901631B2 (en) | Vertical transistor in semiconductor device and method for fabricating the same | |
| US20120012925A1 (en) | Semiconductor device and method for manufacturing the same | |
| US8492833B2 (en) | Semiconductor device having a buried gate | |
| JP2013168569A (ja) | 半導体装置及びその製造方法 | |
| JP2008004894A (ja) | 半導体装置及びその製造方法 | |
| JP2013069770A (ja) | 半導体装置及びその製造方法 | |
| JP2015005703A (ja) | 半導体装置及びその製造方法 | |
| US20120153380A1 (en) | Method for fabricating semiconductor device | |
| JP2010153509A (ja) | 半導体装置およびその製造方法 | |
| JP2009267354A (ja) | 半導体素子の製造方法及び半導体記憶装置 | |
| JP2012054453A (ja) | 半導体装置の製造方法 | |
| US20110263089A1 (en) | Method for fabricating semiconductor device | |
| US7026209B2 (en) | Dynamic random access memory cell and fabrication thereof | |
| US20120146136A1 (en) | Vertical semiconductor device and method of manufacturing the same | |
| US20230253318A1 (en) | Semiconductor device | |
| WO2014185305A1 (ja) | 半導体装置及びその製造方法 | |
| US7394124B2 (en) | Dynamic random access memory device | |
| CN110890367A (zh) | 存储器及其形成方法 |