WO2011121776A1 - 半導体装置の製造方法 - Google Patents

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穣 小田
手塚　勉
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株式会社 東芝
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Definitions

  • the present invention relates to a method of manufacturing a semiconductor device for producing an SiGe layer processed into an island shape on an insulating film.
  • the first problem is that a SiGe layer having a lattice constant larger than that of Si is epitaxially grown on the SOI substrate, so that the SiGe layer is only subjected to compressive strain.
  • a SiGe layer having a lattice constant larger than that of Si is epitaxially grown on the SOI substrate, so that the SiGe layer is only subjected to compressive strain.
  • p-MOSFET In making a CMOS circuit, there is no problem with p-MOSFET because uniaxial compressive strain results in the largest increase in current.
  • it is known that it is best to apply a biaxial tensile strain in making an n-MOSFET see, for example, Non-Patent Document 2
  • compressive strain in the SiGe layer is undesirable.
  • an SGOI substrate with reduced strain is used, and a compressive strain is applied on the pMOS side and a tensile strain is applied on the nMOS side by a stressor or the like, or only the nMOS SiGe layer is relaxed. After that, it is effective to give a tensile strain by a stressor or the like. However, it has been extremely difficult to form a high-quality SGOI substrate with reduced distortion.
  • the second problem is that defects and dislocations due to strain occur as the composition of Ge increases as the SiGe layer of the SGOI substrate is oxidized and concentrated.
  • defects and dislocations in the channel cause mobility deterioration and leakage, which are important in terms of device characteristics and reliability. Therefore, in forming a CMOS circuit on the SGOI substrate, it is essential to achieve both strain relaxation and defect reduction technology.
  • An object of the present invention is to manufacture a semiconductor device that can alleviate lattice distortion of a SiGe layer formed on an insulating film and reduce defects, and contribute to improvement of element characteristics of a transistor having Ge or SiGe as a channel. It is to provide a method.
  • a method for manufacturing a semiconductor device includes a first SiGe layer formed over an insulating film, a first region, and a second region connected to the region. And a step of processing into an island shape in which the width in the direction perpendicular to the connection direction of the second region is wider in the first region than in the second region, and the SiGe layer processed into the island shape is heated. Oxidizing to increase both the Ge composition of the first and second regions and to make the Ge composition of the second region higher than the Ge composition of the first region; and And melting the second region by heat treatment, and recrystallizing the melted second region from the interface with the first region.
  • a method for manufacturing a semiconductor device comprising: a first SiGe layer formed over an insulating film; an island having a first region and a second region connected to the region. Forming the first region, protecting the first region with a mask formed of an insulating film, and thermally oxidizing the second region of the first SiGe layer that is not protected by the mask. Increasing the Ge concentration of the second region and increasing the Ge composition of the second region relative to the first region; and melting the second region with the increased Ge composition by heat treatment. And a step of recrystallizing the melted second region from the interface with the first region.
  • a method for manufacturing a semiconductor device comprising: a first SiGe layer formed over an insulating film; an island having a first region and a second region connected to the region.
  • the lattice distortion of the SiGe layer formed on the insulating film can be relaxed and defects can be reduced. Therefore, it is possible to contribute to improvement of device characteristics of a transistor having Ge or SiGe as a channel.
  • Sectional drawing which shows the manufacturing process of the semiconductor device concerning 1st Embodiment. Sectional drawing which shows the manufacturing process of the semiconductor device concerning 1st Embodiment. Sectional drawing which shows the manufacturing process of the semiconductor device concerning 1st Embodiment. Sectional drawing for demonstrating the modification of 1st Embodiment. Sectional drawing and top view which show the manufacturing process of the semiconductor device concerning 1st Embodiment. Sectional drawing and top view which show the manufacturing process of the semiconductor device concerning 1st Embodiment. Sectional drawing and top view which show the manufacturing process of the semiconductor device concerning 1st Embodiment. Sectional drawing and top view which show the manufacturing process of the semiconductor device concerning 1st Embodiment. Sectional drawing and top view which show the manufacturing process of the semiconductor device concerning 1st Embodiment. Sectional drawing and top view which show the manufacturing process of the semiconductor device concerning 1st Embodiment.
  • Sectional drawing and top view which show the manufacturing process of the semiconductor device concerning 1st Embodiment.
  • Sectional drawing and top view which show the manufacturing process of the semiconductor device concerning 1st Embodiment.
  • Sectional drawing and top view which show the manufacturing process of the semiconductor device concerning 1st Embodiment.
  • Sectional drawing and top view which show the manufacturing process of the semiconductor device concerning 1st Embodiment.
  • Sectional drawing and top view which show the manufacturing process of the semiconductor device concerning 1st Embodiment.
  • Sectional drawing and top view which show the manufacturing process of the semiconductor device concerning 1st Embodiment.
  • Sectional drawing and top view which show the manufacturing process of the semiconductor device concerning 1st Embodiment.
  • Sectional drawing and top view which show the manufacturing process of the semiconductor device concerning 1st Embodiment.
  • the figure which shows the diffraction grating pattern in each point of FIG. The figure which shows a Raman spectroscopy result.
  • FIG. 9 is a plan view showing a manufacturing process of a semiconductor device according to a fifth embodiment.
  • FIG. 9 is a plan view showing a manufacturing process of a semiconductor device according to a fifth embodiment.
  • FIG. 9 is a plan view showing a manufacturing process of a semiconductor device according to a fifth embodiment.
  • a tri-gate FinFET will be described as an example.
  • the present invention is not limited to the tri-gate Fin, and can be applied to other multi-gate structures having a plurality of gate electrodes.
  • a structure having a plurality of gate electrodes for example, there are a double gate structure in which gate electrodes are arranged on the upper and lower sides or both side surfaces of the channel, and a gate all-around structure in which the periphery of the channel is surrounded by the gate electrodes.
  • a channel having a channel size (Fin width) of about 10 nm or less is particularly called a nanowire transistor.
  • a structure in which a gate is formed on both sides of a mesa channel (Fin) formed in a plate shape perpendicular to the substrate is a FinFET, and a structure in which a gate is formed on three sides of the left and right side surfaces and an upper surface is a tri-gate gate FET. Called.
  • These structures are collectively referred to as multi-gate structures, and the channel's impurity concentration is kept low because the electrostatic dominant force of the channel carriers by the gate increases compared to the normal planar single gate structure. However, the short channel effect can be suppressed.
  • FIGS. 5 (a), 16 (b) to 16 (a) and 16 (b) show a cross-sectional view (a) and a plan view (b), and FIG. 5 (a) corresponds to the AA ′ cross section in FIG. is doing.
  • the present invention is not necessarily limited to a single Fin, and may be a multi-Fin having a plurality of Fins between the source / drain. In the case of this multi-fin, it is desirable to form a source / drain region having a width of 100 nm or less (width in the fin arrangement direction) depending on the number of Fins.
  • an SOI substrate having a support substrate 11 made of Si, a buried insulating film 12, and an SOI layer 13 is prepared.
  • the thickness of the SOI layer is typically in the range of 10 nm to 100 nm, and the main surface of the substrate is the (100) plane.
  • an SOI substrate having a main surface other than the (100) surface may be used.
  • a Si 1-x Ge x layer 14 (0 ⁇ x ⁇ 1) having a thickness of 20 nm to 200 nm and a Si cap layer 15 having a thickness of about 5 nm are sequentially formed on the SOI layer 13 by CVD.
  • the Si / Si 1-x Ge x / SOI substrate is fabricated by epitaxial growth.
  • oxidation concentration is performed until the Si / Si 1-x Ge x / SOI substrate has a desired Ge composition and film thickness.
  • the oxidation concentration method will be described.
  • a substrate having Si and Ge for example, Si / Si 1-x Ge x / SOI
  • Si / Si 1-x Ge x / SOI is oxidized on an insulating film in a high temperature and oxygen atmosphere
  • the difference in free energy between Ge and Si in SiO 2 formed on the substrate surface Thus, Ge is eliminated from SiO 2 and only Si selectively reacts with oxygen to form SiO 2 . Therefore, only Si in the SiGe layer is consumed by a normal oxidation process, and the Ge concentration increases, and the Ge composition in the SiGe layer increases as the oxidation proceeds. This is called oxidation concentration.
  • the SiO 2 / Si 1 -y Ge y / SiO 2 / Si substrate generated by oxidation concentration is called an SGOI (Silicon Germanium on insulator) substrate.
  • annealing is first performed in an oxygen atmosphere at 1100 ° C. or higher, so that oxidation and concentration are performed while Si and Ge are sufficiently diffused in the SiGe layer 14 and the Si layers 13 and 15.
  • the temperature may be gradually lowered to carry out oxidation concentration.
  • an SGOI substrate 10 having an SGOI layer 16 and a thermal oxide film 17 having a desired Ge composition (0.1 ⁇ y ⁇ 1), film thickness (about 5 to 100 nm) is obtained, as shown in FIG.
  • an SGOI as shown in FIG. 4 is formed by laminating a Si 1-x Ge x layer 14 (0.1 ⁇ x ⁇ 1) of about 5 to 100 nm and an SiO 2 layer 18 on the SOI substrate shown in FIG. A substrate may be provided.
  • this SGOI substrate can also be used in place of the SGOI substrate 10 of FIG. 3 in the subsequent processing, an example using the SGOI substrate of FIG. 3 will be described below.
  • ion implantation is performed to introduce a dopant into the channel.
  • the thickness of the thermal oxide film 17 covering the SGOI substrate 10 is adjusted by hydrofluoric acid or the like, or a nitride film or the like is deposited instead of the thermal oxide film.
  • B (boron) or the like is used for the n-MOSFET and P (phosphorus) or As (for the p-MOSFET) by ion implantation from the thermal oxide film 17 or the nitride film 17 ′ as the protective film.
  • Arsenic is introduced.
  • activation annealing is performed after ion implantation. This step can be omitted.
  • the wide first region 21 is generally referred to as a source region
  • the narrow second region 22 is generally referred to as a Fin region.
  • island-shaped processing is performed so that a (110) plane is formed on the side surface.
  • the SGOI substrate 10 ′ is three-dimensionally oxidized and concentrated in an oxygen atmosphere at a temperature of 800 ° C. or higher, so as shown in FIGS. 6A and 6B.
  • the thermal oxide film 19 is formed, and the source region 31 and the Fin region 32 in which the Ge composition is increased are formed.
  • the step of removing the hard masks 17 and 17 ' can be omitted. Since the thermal oxide film is formed with substantially the same thickness on both the upper surface and both side surfaces of the source region and the Fin region, the volume of the remaining SiGe relative to the oxide film is relatively smaller in the Fin region than in the source region.
  • the increase in the Ge composition in the Fin region 22 is larger than that in the source region 21. Therefore, the source region 21 and the Fin region 22 in FIG. 5 are respectively converted into a source region 31 having a relatively low Ge composition and a Fin region 32 having a relatively high Ge composition as shown in FIGS. And a gradient of Ge composition is formed.
  • the distance between the liquidus and the solidus at a certain temperature corresponds to a maximum Si composition difference (ie, Ge composition difference) of about 40%.
  • a maximum Si composition difference ie, Ge composition difference
  • the initial Ge composition is 20% in both the source region 21 and the Fin region 22
  • the Fin width is 30 nm
  • the source region width is 50 nm
  • both the Fin region and the source region are 30 nm in height.
  • the Ge composition of the Fin region 32 is 90% and the Ge composition of the source region 31 is 50%.
  • the SGOI substrate 10 ′′ having SGOI-Fin covered with the thermal oxide film 19 formed on the insulating film and having the Ge composition gradient in the source region 31 and the Fin region 32 can be obtained.
  • the final Fin region 32 has a width of 5 to 20 nm, a height of 5 to 50 nm, and a Ge composition of 0.3 ⁇ z ⁇ 1 that is important for application.
  • the SGOI substrate 10 ′′ is annealed at a high temperature in a rare gas or nitrogen gas atmosphere.
  • the atmosphere may contain some oxygen (volume ratio of about 1% or less).
  • the source region 31 having a low Ge composition is not melted and refers to a temperature at which only the Fin region 32 having a high Ge composition is melted, and at this time, as shown in FIGS. Only the Fin region 32 becomes the liquid phase 33 and the source region 31 is in a solid phase state while preventing the outflow due to detachment or liquefaction of the Si or Ge inside, so that the source region 31 is in a solid state.
  • annealing may be performed at 1020 ° C. or more and less than 1050 ° C. with reference to FIG.
  • Source region 31 is a solid state.
  • the Fin region 32 having a high Ge composition becomes the liquid phase 33, and the source region 31 having a low Ge composition has a solid phase remaining in the source region 31 by slowly lowering the temperature from the state where the solid phase remains. Recrystallization occurs as a seed crystal.
  • crystallization from the source region 31 to the solid phase 34 is performed in order, and the Fin region 32 changes to the solid phase 34.
  • the Fin tip region 35 on the side far from the source region 31 goes through a transient state that is a liquid phase or a two-phase coexistence state.
  • a gate insulating film 41, a gate electrode 42, and a hard mask 43 for the gate electrode are deposited as shown in FIGS.
  • the gate insulating film 41 for example, HfO 2 , HfSiON, HfSiO 2 , HfO 2 , HfAlOx, ZrO 2 , Al 2 O 3 , LaAlO, LaAlO 3, and these high dielectric constant materials and SiO 2 or GeO 2.
  • SiON silicon oxynitride film
  • SiO 2 normal thermal oxide film
  • an insulating film such as an oxide film or a nitride film can be used.
  • lithography using EB or excimer laser is performed, and RIE is performed on the gate electrode 42 and the gate insulating film 41 to form a stacked gate region.
  • the entire surface of the substrate is etched by RIE. Thereby, the insulating film 44 is left only on the gate side wall shown in FIGS. 12A and 12B, and the side wall insulating film can be formed.
  • a sidewall insulating film 44 such as a nitride film
  • Si 1-s Ge s (0 ⁇ s ⁇ ) is formed in the source region 31 and the remaining Fin region where the stacked gate region is not deposited.
  • the Si 1-s Ge s film serving as the stressor 45 desirably has a difference of 0.2 or more in the Ge composition ratio as compared with the Ge composition z of the Fin region 32 serving as the channel region.
  • z ⁇ s for applying compressive strain
  • s ⁇ z for applying tensile strain.
  • ion implantation of P, B, As, S, N, Er, or the like is performed on the source / drain regions, and activation annealing is performed. In some cases, this step may be performed before the stressor is formed.
  • a metal layer 46 is deposited.
  • Ni, Pt or the like can be used.
  • germanide, silicide, or germanosilicide is formed by heat treatment.
  • a germano silicide region 47 is partially formed in order to leave the effect of the strain stressor.
  • the metal layer that has not reacted is removed with hydrochloric acid or the like to form source / drain regions.
  • contact holes to the gate electrode and the source / drain electrode are formed (only the contact to the source / drain electrode is shown).
  • This contact hole is filled with a conductive material to form vias 49, electrodes are formed, and wiring is formed on the interlayer insulating film to complete a circuit having a MOS transistor.
  • An SOI substrate having an SOI layer thickness of 56 nm was prepared, and Si 0.9 Ge 0.1 was epitaxially grown to 60 nm and Si was 5 nm by CVD, and then this was oxidized at 1150 ° C. for 53 minutes.
  • an SGOI substrate having a film thickness of 57 nm was obtained.
  • EB lithography was performed on the SGOI substrate, and the SGOI layer was etched by RIE to form a Fin region and a source region.
  • the source region is formed in a square with a side of 230 nm, the Fin width is 85 nm, and the Fin length is 1 ⁇ m. Confirmed that it was. Further, the Ge composition was evaluated by a Raman spectroscope and found to be 8.0%.
  • an SGOI substrate 10 ′′ having a source region side of 230 nm, a Fin width of 85 nm, a Fin height of 57 nm, a Fin length of 1 ⁇ m, and a Ge composition of 8.0% was obtained.
  • this sample was oxidized for 2 hours and 42 minutes at 900 ° C. under an oxygen atmosphere of 100%.
  • Raman spectroscopy it was found that the Ge composition in the Fin region having a Fin width of 85 nm and a length of 1 ⁇ m was oxidized and concentrated to 88% (Si composition was 12%). Further, the strain at this time was 2.2% on average when the compression strain was positive and the stretch strain was negative. Further, the Ge composition of the source region at this time was determined to be 36% (Si composition is 64%) on the assumption that the oxide film has the same film thickness as the Fin region. Referring to the binary phase diagram of Si and Ge in FIG.
  • the source region is solid and the Fin region is completely melted at 1090 ° C., which is a melting temperature, at 100% N 2 atmosphere. Warm up.
  • S indicates a solid phase state and L indicates a liquid phase state.
  • the heating was stopped immediately to lower the temperature and refining the Fin region.
  • the rate of temperature decrease at this time was an average of 9 ° C./min at 1000 ° C. or higher, and an average of 6 ° C./min at 900 ° C. or higher.
  • FIGS. 20, 18 and 19 show the results of TEM analysis of the source region and the Fin region after the temperature is lowered. From the TEM image of FIG.
  • the strain in the channel of the Fin-type MOS transistor using SiGe as a channel can be relaxed and defects can be reduced. Therefore, it is possible to contribute to improvement of element characteristics, and for example, it can be applied to miniaturization of a 16 nm node.
  • an opening is provided in a part of the insulating film, Si or the like is embedded in the opening, and the SiGe layer is seeded using this Si as a seed.
  • this method requires a step of providing an opening in the insulating film, and further a step of burying Si in the opening, resulting in a complicated process. Further, since a seed portion having an opening in the insulating film is required, it is disadvantageous in terms of area.
  • the second region is recrystallized using the first region of the SiGe layer as a seed by utilizing the difference in the Ge composition of SiGe on the insulating film. There is no need to provide it, and no crystal grain boundary remains in the second region to be a channel.
  • the present embodiment is characterized in that a Ge composition gradient is formed by giving an aspect ratio of width to the source region and the Fin region and performing oxidation concentration.
  • a Ge composition gradient is formed by giving an aspect ratio of width to the source region and the Fin region and performing oxidation concentration.
  • the process is simple because only the oxidation process is performed.
  • the SiGe layer 16 is formed with a first region 21 and a plurality of second regions 22 as shown in FIG. Is processed into a connected island shape.
  • the second region 22 has a narrow width in a direction orthogonal to the connection direction, and a plurality of the second regions 22 are arranged in parallel.
  • the first region 21 has a wide width in a direction orthogonal to the connection direction of the first and second regions 21 and 22, and is connected to one end of the plurality of second regions 22.
  • the subsequent steps are the same as those shown in FIGS. 6 to 16, but the gate portion is formed so as to straddle a plurality of second regions 32 as shown in FIG.
  • the part may be formed so as to straddle a plurality of second regions 32 as shown in FIG.
  • FIGS. 22 (a) (b) to 26 (a) (b) show a cross-sectional view (a) and a plan view (b).
  • FIG. 22 (a) corresponds to a cross section taken along line AA ′ of FIG. is doing.
  • an SGOI substrate is manufactured by the method described in the first embodiment. After the SGOI substrate 10 as shown in FIG. 3 is fabricated, lithography using EB or excimer laser is performed, and a rectangular mesa region 50 shown in FIGS. 22A and 22B is formed using RIE.
  • the first region 51 that finally becomes the source region and the second region 52 that finally becomes the channel region and the drain region are connected.
  • the widths of the first and second regions 51 and 52 are the same.
  • the composition of the mesa region 50 is the same as that of the Si 1-y Ge y layer 16 of the first embodiment, and the surface orientation of the side surface of the mesa region is the same as that of the first embodiment.
  • the thermal oxide film 17 covering the upper part of the mesa region 50 is completely removed with hydrofluoric acid, and then the silicon oxide film and the silicon nitride film are formed on the wafer by CVD.
  • a protective film made of a nitride film 53 and an oxide film 53 ′ is formed on the first region 51 by photolithography and RIE.
  • the SGOI substrate is thermally oxidized in an oxygen atmosphere at a temperature of 800 ° C. or higher.
  • the upper surface and side surfaces of the Fin region 62 are oxidized to increase the Ge composition, but the source region 61 is covered with the nitride film 53 and is hardly oxidized.
  • the Ge composition does not change.
  • the oxide film thickness is sufficiently smaller than that of the Fin region 62.
  • the source region 61 is covered with the nitride film 53 and the Fin region 62 is covered with the thermal oxide film 54.
  • the final structure such as the width and height of the Fin is the same as that of the first embodiment. That is, the width of the Fin region 62 is 5 to 20 nm, the height is 5 to 50 nm, and the Ge composition is important in terms of application of 0.3 ⁇ z ⁇ 1.
  • the high temperature refers to a high temperature at which only the Fin region 62 is melted without melting the source region 61 having a low Ge composition.
  • the thermal oxide film 54 and the nitride film 53 are covered. Therefore, only the Fin region 62 is in a liquid phase while the source region 61 is in a solid phase state while preventing internal Si and Ge from flowing out due to desorption or liquefaction.
  • a specific example regarding the determination of the temperature will be omitted here with reference to the first embodiment.
  • FIGS. 26 (a) and 26 (b) show a transient state, and the Fin tip region is still in a liquid phase or a two-phase coexistence state.
  • the fin tip region finally changes to a solid phase and recrystallization is completed.
  • the nitride film 53 in FIGS. 26A and 26B is removed with phosphoric acid at about 150 ° C., and then the thermal oxide film 54 is removed with hydrofluoric acid. Subsequent deposition of the gate laminated film, gate lithography, source / drain region formation, and the like are the same as those in FIG.
  • the source region 51 is masked and the Fin region 52 is oxidized and concentrated, whereby the Ge composition of the Fin region 62 can be increased as compared with the source region 61.
  • the Fin region 62 can be melted and recrystallized. Therefore, the same effect as the first embodiment described above can be obtained.
  • a nitride film 53 as a protective film is formed in the source region 51.
  • the protective film only oxidation concentration is performed to form a Ge composition gradient.
  • the mesa is first formed in a rectangular shape, it is not necessary to form a wide source region as in the first embodiment, which is suitable for miniaturization. Therefore, the single channel is suitable in that it can be miniaturized as compared with the first embodiment.
  • the SiGe film is epitaxially grown and then oxidized and concentrated to form a Ge composition gradient.
  • the epitaxial growth of the SiGe layer 55 after the formation of the protective film 53 in the source region 51 has a disadvantage that the process becomes complicated, but it is effective when the rectangular width immediately after RIE or the Ge composition is small.
  • FIGS. 28 (a), 30 (b) to 30 (a), (b) show a sectional view (a) and a plan view (b).
  • FIG. 28 (a) corresponds to the section AA ′ in FIG. is doing.
  • an SGOI substrate is manufactured by the method described in the first embodiment. After the SGOI substrate 10 as shown in FIG. 3 is fabricated, lithography using EB or excimer laser is performed, and the RIE is used, as in the second embodiment, as shown in FIGS. 22 (a) and 22 (b). Such a rectangular mesa region (first SiGe layer) 50 is formed.
  • the structure of the mesa region 50 such as width, height, and plane orientation is the same as the final Fin width and height of the first embodiment, and the composition of the mesa region 50 is the source layer 62 of the first embodiment.
  • the final Fin region width 52 is 5 to 20 nm
  • the height is 5 to 50 nm
  • the Ge composition is important in terms of application of 0.3 ⁇ z ⁇ 1.
  • a first region 51 that finally becomes a source region and a second region 52 that finally becomes a channel region and a drain region are connected.
  • the widths of the first and second regions 51 and 52 are the same.
  • a nitride film 73 is deposited on the Fin region 52 by CVD.
  • a Si 1- t Get layer (second layer) in which t ⁇ z is lower than the Ge composition z in the source region 51 and the Fin region 52.
  • SiGe layer (SiGe layer) 74 is epitaxially grown by CVD.
  • t is preferably smaller than z by 0.4 or more.
  • the Si 1-t Ge t layer 74 the gradient of the Ge composition is formed between the Fin region 52 and source region 51.
  • a nitride film is further deposited on the Si 1- t Get layer 74 and the nitride film 73 to form a nitride film 75 covering SGOI-Fin.
  • the SGOI substrate completely covered with SGOI-Fin is annealed at a high temperature in a rare gas or nitrogen gas atmosphere. Further, the atmosphere may contain some oxygen (volume ratio of about 1% or less).
  • the low Si 1-t Ge t layer 74 of Ge composition from the high temperature without melting refers to a temperature at which only the mesa region 50 containing high Fin region 52 of Ge composition z and the source region 51 is melted.
  • the nitride film 75 is covered, and the mesa region 50 including the Fin region 52 and the source region 51 is in a liquid phase while preventing the outflow due to the detachment or liquefaction of the Si or Ge inside, and the Si 1 ⁇
  • the t Ge t layer 74 is in a solid phase or a partially molten state.
  • a specific example regarding the determination of the temperature will be omitted here with reference to the first embodiment.
  • FIG. 32 represents a transient state, and the Fin tip region still represents a liquid phase or a two-phase coexistence state.
  • the nitride film 75 in FIG. 32 is removed with phosphoric acid at about 150 ° C. as in the first embodiment. Subsequent deposition of the gate laminated film, gate lithography, source / drain region formation, and the like are the same as those in FIG.
  • the Ge composition of the mesa region 50 including the source region 51 and the Fin region 52 is changed to the Ge composition of the SiGe layer 74.
  • the mesa region 50 alone can be melted and recrystallized using this. Therefore, the same effect as the first embodiment described above can be obtained.
  • a rectangular mesa is first formed on the SGOI substrate. Therefore, since it is not necessary to form a source region with a large width, it can be said that it is more suitable for miniaturization than in the first embodiment, and this miniaturization is the same as in the second embodiment.
  • the protective film 73 is formed only in the Fin region 52, and the SiGe layer 74 is epitaxially grown in the source region 51, so that the Fin region (actually the source region 51 and the Fin region 52) and the source region are formed.
  • a gradient of the Ge composition is formed in (actually the SiGe layer 74). For this reason, the process is complicated in that the number of epitaxial growth steps is increased as compared with the first embodiment. Furthermore, compared with the second embodiment, oxidation concentration is not performed, but the number of epitaxial growth steps is increased.
  • the Ge composition gradient between the Fin region and the source region is most easily formed as compared with the case of using only another oxidation concentration process in that the Ge composition of the source region can be freely selected and epitaxially grown. Therefore, it can be said that the most stable melting and recrystallization process can be expected in that the temperature selection range at the time of melting is wide.
  • the substrate shown in FIG. 4 can be used instead of the SGOI substrate shown in FIG.
  • a mesa region 81 having a high Ge composition and a thermal oxide film 82 are formed by oxidizing and concentrating the mesa region 80.
  • a nitride film 73 is deposited on the Fin region of the mesa region 81 by CVD, as shown in FIGS. Thereafter, the Fin region can be melted and recrystallized in the same manner as in the previous step.
  • the Ge composition in the melting region is increased by oxidizing and concentrating before forming the protective film in the Fin region. Therefore, it is possible to obtain a Fin region with a higher Ge composition than in the third embodiment, and a higher Ge composition gradient is formed between the SiGe layer 74 and the mesa region 81 formed on the source region. It's easy to do.
  • the third embodiment is the same if a substrate having a high Ge composition is used. However, in this case, it is considered that the oxidation time becomes longer because a large number of oxide films are formed. In this regard, it is considered that the oxidation time can be shortened by using this modification that is three-dimensionally oxidized and concentrated.
  • the mesa region 50 made of SiGe is processed into a plurality of strip-shaped islands as shown in FIG. 35 (a) or (b).
  • the Fin region 52 is masked with a nitride film 73 as shown in FIGS.
  • the melt recrystallization of the Fin region can be performed in the steps shown in FIGS. 29 (a) and 29 (b) to FIG.
  • the source region 51 is masked with the nitride film 53 contrary to FIGS. 36A and 36B, and then the FIGS.
  • oxidation concentration and melt recrystallization of the Fin region can be performed.
  • the time required for melting and recrystallization of SiGe is as fast as possible in order to avoid Ge composition distribution due to phase separation during recrystallization. Therefore, using RTA (Rapid Thermal Annealing), spike RTA, and a rapid heating / cooling device using a flash lamp or laser, the retention time at a temperature of 900 ° C. or higher at which Ge diffusion becomes remarkable is 1 minute. Within 10 seconds, more preferably within 10 seconds.
  • This embodiment is a modification of the manufacturing method of the three-dimensional channel transistor described in the first to third embodiments with respect to the process after melting and recrystallization of the Fin region. Specifically, in the first to third embodiments, the Fin region that has been recrystallized is used as a channel region, but in this embodiment, the Fin region that has been relaxed by recrystallization is used as a strain stressor. Then, a SiGe film is epitaxially grown around the Fin region to form a SiGe channel. From the above, this embodiment can be applied to all the first to third embodiments.
  • FIGS. 37 (a), (b) and 38 (a), (b) show a cross-sectional view (a) and a plan view (b).
  • FIG. 37 (a) corresponds to the AA ′ cross-section of FIG. is doing.
  • the source region 31 has a lower Ge composition than the Fin region 32, and each region is a thermal oxide film or nitride film. It is covered with an insulating film 19 composed of
  • a Si 1-u Ge u layer having a channel region 91 of 0 ⁇ u ⁇ 1 is formed by CVD.
  • Epitaxial growth when the Ge composition of the Fin region 32 is set to z, when producing a p-MOSFET, z ⁇ u is set as the compressive strain in the channel region 91, and when producing an n-MOSFET, the channel is set as u ⁇ z. Epitaxial growth is performed so as to apply tensile strain to the region 91.
  • the Ge composition u of the epitaxially grown channel region 91 is different from the Ge composition z of the recrystallized stressor layer (Fin region 32) by 0.2 or more. It is desirable that there is. That is, in any case, it is desirable that
  • FIGS. 9 (a) (b) to 12 (a) (b) in the first embodiment are used. Since it is similar, it is omitted here.
  • the source / drain regions are formed as in the first embodiment. Ion implantation. Thereafter, recrystallization annealing is performed to deposit a metal layer on the entire surface, and heat treatment is performed to form a germano silicide region 47.
  • this embodiment it is possible to form a three-dimensional channel transistor using the Fin region manufactured in the first to third embodiments as a strain stressor.
  • the lattice strain is relaxed and the crystal defects are reduced in the Fin region, it is easy to apply compressive strain on the pMOS side and tensile strain on the nMOS side. Therefore, it is effective for producing a C-MOS circuit.
  • This embodiment shows a C-MOSFET manufacturing method using the three-dimensional channel transistor manufacturing method described in the first to fourth embodiments.
  • the example shown specifically using the drawing is a method using the second embodiment, but all other embodiments, that is, the first, third and fourth embodiments may be used.
  • each figure represents a plan view of the SGOI substrate.
  • the upper Fin region in the figure is a p-MOSFET and the lower Fin region is an n-MOSFET, the positions of the n-MOSFET and the p-MOSFET may be reversed.
  • the SGOI substrate 10 is produced as described in the first embodiment.
  • mesa processing is performed by RIE to form mesa regions 100 and 200.
  • ion implantation is performed in each channel region. Specifically, when ion implantation is performed in the mesa region 100, an insulating film or the like is deposited in the mesa region 200, and then an n-MOSFET is formed in the mesa region 100. In manufacturing, phosphorus, arsenic, or the like is ion-implanted.
  • the first region (source region) 101 of the mesa region 100 and the second region (source region) 201 of the mesa region 200 are masked.
  • the nitride film 301 is deposited by CVD.
  • Fin regions 112 and 212 having lattice-relaxed SiGe channels are obtained as shown in FIG. 39C.
  • 111 and 211 are source regions having a low Ge composition.
  • thermal oxide films 113 and 213 generated by the oxidation concentration and the nitride film 301 for forming the source region are removed by hydrofluoric acid and hot phosphoric acid, respectively.
  • gate regions 120 and 220 each including a gate stack and gate sidewalls are formed by the method shown in the first embodiment.
  • SiGe strain stressors 130 and 230 are epitaxially grown by CVD on each of the n-type FinFET region and the p-type FinFET region.
  • the other Fin region and the source / drain region are covered with an insulating film or the like, and the Fin region and the source / drain region where the SiGe stressor layer is desired to be formed are covered.
  • Epitaxial growth is performed. Since the Ge composition of each of the p-FinFET region and the n-FinFET region has undergone the same process, the composition is the same.
  • Si 1 to p-FinFET the Si 1-s Ge s layer 130 serving as 0 ⁇ z ⁇ s as a compressive strain stressors, as a 0 ⁇ s' ⁇ z as the tensile strain stressor in n-FinFET -s ' Ge s' layer 230 is formed.
  • s and s ′ have a difference of z or more by 0.2. That is, it is desirable that z ⁇ s ′ ⁇ 0.2 and s ⁇ z ⁇ 0.2.
  • metal is deposited on the source regions 111 and 211 and the Fin regions 112 and 212 to form the germanosilicide regions 140 and 240. Form each one.
  • the interlayer insulating film is deposited and the source / drain and gate electrode contact holes are formed. As shown in FIG. 40 (g), this contact hole is filled with a conductive material, vias 150 and 250 are formed, electrodes are formed, wiring is formed on the interlayer insulating film, and a C-MOS transistor is formed. The circuit having it is completed.
  • different strain stressors 130 and 230 are formed in the n-MOS and the p-MOS for the Fin region i manufactured in the first to third embodiments, so that each MOS is formed.
  • C-MOS having a strained channel suitable for the above can be produced.
  • lattice distortion is relaxed and crystal defects are reduced. For this reason, it is easy to apply compressive strain on the pMOS side and tensile strain on the nMOS side, which is effective for manufacturing a C-MOS circuit.
  • the Ge composition of the Fin region is the same in each of the n-MOS and the p-MOS. Different manufacturing methods are shown. As shown in FIG. 41A, the mesa region 250 on the side where the Ge composition is desired to be increased is formed wider than the other mesa region 150. Alternatively, epitaxial growth may be performed after performing RIE with the same width.
  • an insulating film 301 is deposited so as to cover the source regions 151 and 261 as shown in FIG. Since the following processes are the same as those in FIG. 39B and subsequent drawings of the fifth embodiment, they are omitted here.
  • a Fin region having a (110) surface on the side surface is formed from an SOI substrate having a (001) surface as a main surface.
  • a fin having a ⁇ 110 ⁇ plane equivalent to the (110) plane is formed as a side surface on a semiconductor substrate having a ⁇ 001 ⁇ plane equivalent to the (001) plane.
  • the current driving force can be particularly increased.
  • the ⁇ 001 ⁇ plane is any one of the (001) plane, the (010) plane, the (100) plane, the (00-1) plane, the (0-10) plane, and the ( ⁇ 100) plane.
  • the ⁇ 110 ⁇ plane includes (110) plane, (101) plane, (011) plane, (-1-10) plane, (-10-1) plane, (0-1-1) plane, (- 110 is a comprehensive representation of a Miller index indicating any one of a plane, (1-10) plane, (10-1) plane, (-101) plane, (01-1) plane, and (0-11).
  • the ⁇ 111 ⁇ planes are (111) plane, ( ⁇ 111) plane, (1-11) plane, (11-1) plane, (-1-1-1) plane, (1-1-1) plane, This is a comprehensive expression of the Miller index indicating either the (-11-1) plane or the (-1-11) plane.
  • the current driving force can be increased particularly in the nMOS.
  • the insulating film material that selectively masks the first region and the second region can be appropriately changed according to the specification.
  • the supporting substrate is not necessarily limited to Si, and other semiconductor substrates can be used.
  • a crystal substrate such as sapphire can be used as the support substrate, and in this case, the SiGe layer can be formed directly on the support substrate.
  • the Fin region is a strain stressor, and a SiGe film is epitaxially grown around the Fin region to form a SiGe channel.
  • the Si layer may be epitaxially grown. .
  • a MOSFET using a strained Si channel can be manufactured.
  • Metal layer 47 Germano Silicide region 48 ... interlayer insulating film 49 ... via contact 50, 80 ... mesa region (first SiGe layer) 53 ... Nitride film (insulating film mask) 55,74 ... Si 1-t Ge t layer (second SiGe layer) 73 ... Nitride film (first insulating film mask) 75 ... Nitride film (second insulating film mask) 81: Mesa region with high Ge composition 91 ... Si 1-u Ge u layer (channel region)

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Abstract

　絶縁膜上に格子緩和したＳｉＧｅ層を作製するための半導体装置の製造方法であって、絶縁膜上に形成されたＳｉＧｅ層を、幅の広い第１の領域と幅の狭い第２の領域を有する島状に加工した後、ＳｉＧｅ層を熱酸化することにより、第１の領域よりも第２の領域のＧｅ組成を高くし、Ｇｅ組成が高められた第２の領域を熱処理により融解し、融解した第２の領域を第１の領域との界面から再結晶化させる。

Description

半導体装置の製造方法
　本発明は、島状に加工されたＳｉＧｅ層を絶縁膜上に作製するための半導体装置の製造方法に関する。
　近年、ＳＧＯＩ基板上にマルチゲートＭＯＳＦＥＴを作製し、（１１０）面において一軸性の圧縮歪みを加えることにより、電流値が大幅に増加することが報告されている（例えば、非特許文献１参照）。この種のＳＧＯＩマルチゲートＭＯＳＦＥＴを作製する場合、まずＳＧＯＩ基板を作製する。次いで、このＳＯＩ基板上にＳｉＧｅ層をエピタキシャル成長させ、酸化濃縮を行うことで、所望のＧｅ組成のＳＧＯＩ基板を作製することが可能である。しかし、現状この方法では次の二つの問題がある。
　第１の問題点は、ＳＯＩ基板上にＳｉよりも格子定数の大きいＳｉＧｅ層をエピタキシャル成長させるので、ＳｉＧｅ層には圧縮歪みしかかからないことである。ＣＭＯＳ回路を作る上で、ｐ－ＭＯＳＦＥＴに関しては一軸の圧縮歪みをかけることが最も大きな電流増加をもたらすので問題はない。しかし、ｎ－ＭＯＳＦＥＴを作る上では、二軸の引っ張り歪みをかけることが最良であることが知られており（例えば、非特許文献２参照）、ＳｉＧｅ層の圧縮歪みは望ましくない。つまり、Ｃ－ＭＯＳ回路を作製するには、歪みが緩和されたＳＧＯＩ基板を用い、ストレッサー等によりｐＭＯＳ側では圧縮歪みを、ｎＭＯＳ側では引っ張り歪みを与えるか、若しくはｎＭＯＳのＳｉＧｅ層のみを緩和させた後に、ストレッサー等により引っ張り歪みを与えることが有効である。ところが、歪みが緩和された高品質なＳＧＯＩ基板を形成するのは極めて困難であった。
　第２の問題点は、ＳＧＯＩ基板のＳｉＧｅ層を酸化濃縮していくことでＧｅの組成が高くなるにつれ、歪み起因による欠陥や転位が発生することである。特に、チャネル内における欠陥や転位は移動度劣化やリークの原因となり、素子特性及び信頼性のうえで重要な問題となる。従って、ＳＧＯＩ基板上へのＣＭＯＳ回路形成においては、歪み緩和と欠陥低減技術の両立が必須となる。
T.Irisawa et al., IEEE Trans. Electron Devices, 53, 2809(2006) C. S. Smith, Phys. Rev., 94, 42(1954)
　本発明の目的は、絶縁膜上に形成するＳｉＧｅ層の格子歪みを緩和させると共に欠陥を低減させることができ、Ｇｅ又はＳｉＧｅをチャネルとするトランジスタの素子特性の向上に寄与し得る半導体装置の製造方法を提供することにある。
　本発明の一態様に係わる半導体装置の製造方法は、絶縁膜上に形成された第１のＳｉＧｅ層を、第１の領域と該領域に接続された第２の領域を有し、且つ第１及び第２の領域の接続方向と直交する方向の幅を第２の領域よりも第１の領域の方で広くした、島状に加工する工程と、前記島状に加工されたＳｉＧｅ層を熱酸化することにより、前記第１及び第２の領域のＧｅ組成を共に高めると共に、前記第１の領域のＧｅ組成よりも前記第２の領域のＧｅ組成を高くする工程と、前記Ｇｅ組成が高められた第２の領域を、熱処理により融解する工程と、前記融解した第２の領域を、前記第１の領域との界面から再結晶化させる工程と、を含むことを特徴とする。
　また、本発明の別の一態様に係わる半導体装置の製造方法は、絶縁膜上に形成された第１のＳｉＧｅ層を、第１の領域と該領域に接続された第２の領域を有する島状に加工する工程と、前記第１の領域を絶縁膜で形成されたマスクで保護する工程と、前記第１のＳｉＧｅ層の前記マスクで保護されていない第２の領域を熱酸化することにより、前記第２の領域のＧｅ濃度を高めると共に、前記第１の領域よりも前記第２の領域のＧｅ組成を高くする工程と、前記Ｇｅ組成が高められた第２の領域を、熱処理により融解する工程と、前記融解した第２の領域を、前記第１の領域との界面から再結晶化させる工程と、を含むことを特徴とする。
　また、本発明の別の一態様に係わる半導体装置の製造方法は、絶縁膜上に形成された第１のＳｉＧｅ層を、第１の領域と該領域に接続された第２の領域を有する島状に加工する工程と、前記第２の領域を絶縁膜で形成された第１のマスクで保護する工程と、前記第１のＳｉＧｅ層の前記マスクで保護されていない第１の領域に該領域よりも低Ｇｅ組成の第２のＳｉＧｅ層をエピタキシャル成長する工程と、前記第１のＳｉＧｅ層及び前記第２のＳｉＧｅ層を絶縁膜で形成された第２のマスクで保護する工程と、前記第２の絶縁膜マスクで保護された第１のＳｉＧｅ層を、熱処理により融解する工程と、前記融解した第１のＳｉＧｅ層を、前記第２のＳｉＧｅ層との界面から再結晶化させる工程と、を含むことを特徴とする。
　本発明によれば、絶縁膜上に形成するＳｉＧｅ層の格子歪みを緩和させると共に欠陥を低減させることができる。従って、Ｇｅ又はＳｉＧｅをチャネルとするトランジスタの素子特性の向上に寄与することが可能となる。
第１の実施形態に係わる半導体装置の製造工程を示す断面図。 第１の実施形態に係わる半導体装置の製造工程を示す断面図。 第１の実施形態に係わる半導体装置の製造工程を示す断面図。 第１の実施形態の変形例を説明するための断面図。 第１の実施形態に係わる半導体装置の製造工程を示す断面図と平面図。 第１の実施形態に係わる半導体装置の製造工程を示す断面図と平面図。 第１の実施形態に係わる半導体装置の製造工程を示す断面図と平面図。 第１の実施形態に係わる半導体装置の製造工程を示す断面図と平面図。 第１の実施形態に係わる半導体装置の製造工程を示す断面図と平面図。 第１の実施形態に係わる半導体装置の製造工程を示す断面図と平面図。 第１の実施形態に係わる半導体装置の製造工程を示す断面図と平面図。 第１の実施形態に係わる半導体装置の製造工程を示す断面図と平面図。 第１の実施形態に係わる半導体装置の製造工程を示す断面図と平面図。 第１の実施形態に係わる半導体装置の製造工程を示す断面図と平面図。 第１の実施形態に係わる半導体装置の製造工程を示す断面図と平面図。 第１の実施形態に係わる半導体装置の製造工程を示す断面図と平面図。 Ｓｉ組成と温度をパラメータとしたときのＳｉＧｅの相状態を示す図。 再結晶化後のＳｉＧｅ層のＴＥＭ分析の結果を示す図。 図１８の各ポイントにおける回折格子パターンを示す図。 ラマン分光結果を示す図。 第１の実施形態の変形例を説明するためのもので、マルチチャネルＦｉｎの製造工程を示す平面図。 第２の実施形態に係わる半導体装置の製造工程を示す断面図と平面図。 第２の実施形態に係わる半導体装置の製造工程を示す断面図と平面図。 第２の実施形態に係わる半導体装置の製造工程を示す断面図と平面図。 第２の実施形態に係わる半導体装置の製造工程を示す断面図と平面図。 第２の実施形態に係わる半導体装置の製造工程を示す断面図と平面図。 第２の実施形態の変形例を説明するための断面図と平面図。 第３の実施形態に係わる半導体装置の製造工程を示す断面図と平面図。 第３の実施形態に係わる半導体装置の製造工程を示す断面図と平面図。 第３の実施形態に係わる半導体装置の製造工程を示す断面図と平面図。 第３の実施形態に係わる半導体装置の製造工程を示す断面図。 第３の実施形態に係わる半導体装置の製造工程を示す断面図。 第３の実施形態の変形例の製造工程を示す断面図と平面図。 第３の実施形態の変形例の製造工程を示す断面図と平面図。 第３の実施形態の変形例を説明するための平面図。 第３の実施形態の変形例を説明するための平面図。 第４の実施形態に係わる半導体装置の製造工程を示す断面図と平面図。 第４の実施形態に係わる半導体装置の製造工程を示す断面図と平面図。 第５の実施形態に係わる半導体装置の製造工程を示す平面図。 第５の実施形態に係わる半導体装置の製造工程を示す平面図。 第５の実施形態の変形例の製造工程を示す平面図。
　以下、本発明の詳細を図示の実施形態によって説明する。
　なお、以下の実施形態では、トライゲートＦｉｎＦＥＴを例にして説明するが、本発明はトライゲートＦｉｎに限らず、複数のゲート電極を有する他のマルチゲート構造に適用することができる。複数のゲート電極を有する構造としては、例えばチャネルの上下或いは両側面にゲート電極が配置されたダブルゲート構造、チャネルの周囲をゲート電極で取り囲むゲートオールアラウンド構造などがある。チャネルのサイズ（Ｆｉｎ幅）が１０ｎｍ程度以下のものは特にナノワイヤートランジスターとも呼ばれる。
　また、基板に垂直に板状に形成されたメサ構造のチャネル（Ｆｉｎ）の両側にゲートを形成した構造はＦｉｎＦＥＴ、更に左右の側面と上面の三面にゲートが形成された構造はトライゲートゲートＦＥＴと呼ばれる。これらの構造は、総称してマルチゲート構造とよばれ、通常の平面型の単一ゲート構造に比べ、ゲートによるチャネルキャリアの静電支配力が増大するため、チャネルの不純物濃度を低く抑えた状態でも短チャネル効果を抑制できるという特徴を有する。
　（第１の実施形態）
　本発明の第１の実施形態に係わる半導体装置の製造方法を、図１から図１６（ａ）（ｂ）を参照して説明する。
　なお、図１から図４は、Ｆｉｎ形成前のＳＯＩ基板及びＳＧＯＩ基板の断面図を示している。さらに、図５（ａ）（ｂ）から図１６（ａ）（ｂ）は、断面図（ａ）と平面図（ｂ）を示し、（ａ）は（ｂ）のＡ－Ａ’断面に相当している。
　また、本実施形態では、単一のＳＧＯＩＦｉｎのみを示しているが、必ずしも単一Ｆｉｎに限らず、ソース／ドレイン間に複数のＦｉｎを有するマルチＦｉｎであってもかまわない。このマルチＦｉｎの場合には、複数のＦｉｎに跨るソース／ドレイン領域の幅（Ｆｉｎ配列方向の幅）は、Ｆｉｎ数にもよるが１００ｎｍ以下のものを形成することが望ましい。
　まず、図１に示すように、Ｓｉ等の支持基板１１、埋め込み絶縁膜１２、及びＳＯＩ層１３を有するＳＯＩ基板を用意する。ここで、ＳＯＩ層の厚さは典型的には１０ｎｍから１００ｎｍの範囲であり、また、基板主面は（１００）面である。但し、（１００）面以外の主面のＳＯＩ基板であっても差し支えない。
　次いで、図２に示すように、ＳＯＩ層１３上に、厚さ２０ｎｍ～２００ｎｍのＳｉ1-x Ｇｅx 層１４（０＜ｘ≦１）、厚さ５ｎｍ程度のＳｉキャップ層１５を順次ＣＶＤにてエピタキシャル成長することにより、Ｓｉ／Ｓｉ1-x Ｇｅx／ＳＯＩ基板を作製する。
　次いで、Ｓｉ／Ｓｉ1-x Ｇｅx ／ＳＯＩ基板が所望のＧｅ組成、膜厚となるまで酸化濃縮を行う。ここで、酸化濃縮法について説明する。高温かつ酸素雰囲気中において絶縁膜上にＳｉとＧｅを有する基板、例えばＳｉ／Ｓｉ1-x Ｇｅx ／ＳＯＩを酸化すると、基板表面に形成されるＳｉＯ2 中のＧｅとＳｉの自由エネルギーの違いにより、ＧｅはＳｉＯ2 から排斥され、Ｓｉのみが選択的に酸素と反応してＳｉＯ2 を形成する。そのため、通常の酸化プロセスによりＳｉＧｅ層のＳｉのみが消費されてＧｅの濃度が高くなり、ＳｉＧｅ層中のＧｅ組成は酸化が進むにつれて高くなる。これを酸化濃縮と呼ぶ。また、酸化濃縮によって生じたＳｉＯ2／Ｓｉ1-yＧｅy／ＳｉＯ2／Ｓｉ基板のことを、ＳＧＯＩ（Silicon Germanium on insulator）基板と呼ぶこととする。
　この酸化濃縮法を用いて、初めは１１００℃以上の酸素雰囲気中でアニールすることで、ＳｉＧｅ層１４とＳｉ層１３，１５においてＳｉとＧｅを十分に拡散させながら酸化濃縮を行う。ここで、Ｇｅ組成が高くなることでＳｉＧｅ層が溶融してしまうことを避けるために、次第に温度を下げて酸化濃縮を行っても良い。これにより図３に示すように、所望のＧｅ組成（０．１＜ｙ≦１）、膜厚（５～１００ｎｍ程度）のＳＧＯＩ層１６、及び熱酸化膜１７を持つＳＧＯＩ基板１０が得られる。
　なお、ここで必ずしも酸化濃縮を行わなくともよい。この場合、前記図１に示すＳＯＩ基板上にＳｉ1-x Ｇｅx 層１４（０．１＜ｘ≦１）を５～１００ｎｍ程度、ＳｉＯ2 層１８を積層した、図４に示すようなＳＧＯＩ基板を設けるようにしても良い。このＳＧＯＩ基板も、以降の処理で図３のＳＧＯＩ基板１０の代わりに用いることができるが、以下では図３のＳＧＯＩ基板を用いた例で説明する。
　次に、チャネルへのドーパント導入のためにイオン注入を行う。まずＳＧＯＩ基板１０を覆っている熱酸化膜１７の膜厚を、弗化水素酸等により調整、若しくは熱酸化膜の代わりに窒化膜等を堆積する。続いて、保護膜としての熱酸化膜１７若しくは窒化膜１７’の上から、イオン注入により、ｎ－ＭＯＳＦＥＴであればＢ（ホウ素）等を、ｐ－ＭＯＳＦＥＴであればＰ（リン）やＡｓ（砒素）等を導入する。そして、イオン注入後に活性化アニールを行う。この工程は省略も可能である。
　次いで、熱酸化膜１７若しくは窒化膜１７’に対してエキシマレーザー、若しくはＥＢ（Electron Beam）リソグラフィを行う。続いて、熱酸化膜１７若しくは窒化膜１７’をハードマスクとし、ＲＩＥ（Reactive Ion Etching）を用いて、図５（ａ）（ｂ）に示すように、ＳｉＧｅ層１６を第１の領域２１と第２の領域２２とが接続された島状に加工する。こうして、図５（ａ）（ｂ）に示すようにＳＧＯＩ基板１０’を得る。第１の領域２１は、第２領域に比べてＡ－Ａ’軸方向と直交する方向の幅が広い。
　なお、以下においては、幅の広い第１の領域２１を総じてソース領域、及び幅の狭い第２の領域２２を総じてＦｉｎ領域と呼ぶこととする。このとき、Ｆｉｎ領域２２に関して、側面に（１１０）面が形成されるように、島状の加工を行う。
　次いで、ハードマスク１７，１７’を除去してから、ＳＧＯＩ基板１０’を、酸素雰囲気，８００℃以上の温度にて立体的に酸化濃縮を行うことにより、図６（ａ）（ｂ）に示すように、熱酸化膜１９を形成すると共に、Ｇｅ組成が高められたソース領域３１とＦｉｎ領域３２を形成する。ここで、ハードマスク１７，１７’の除去工程は省略可能である。熱酸化膜はソース領域、Ｆｉｎ領域の上面、両側面いずれにもそれぞれほぼ同じ厚さ形成されるので、酸化膜に対する残りのＳｉＧｅの体積は、Ｆｉｎ領域の方がソース領域より相対的に小さい。その結果、Ｆｉｎ領域２２の方がソース領域２１よりもＧｅ組成の増え方がより大きくなる。従って、図５におけるソース領域２１とＦｉｎ領域２２は、それぞれ図６（ａ）（ｂ）に示すような相対的にＧｅ組成の低いソース領域３１と、相対的にＧｅ組成の高いＦｉｎ領域３２へと濃縮され、Ｇｅ組成の勾配が形成される。
　このとき、その後の溶融、再結晶化の際の熱処理における温度の選択幅を考慮すると、Ｇｅ組成の勾配は４０％以上の差が形成されるのが望ましい。これは、図１７に示す、ＳｉＧｅの固液相図より、ある温度において液相線と固相線の間隔が最大Ｓｉ組成の差（即ちＧｅ組成の差）４０％程度に相当しているためである。例えば、初期Ｇｅ組成がソース領域２１とＦｉｎ領域２２共に２０％であり、Ｆｉｎ幅が３０ｎｍ、ソース領域幅が５０ｎｍ、そしてＦｉｎ領域もソース領域も高さが３０ｎｍである例で示す。この場合、ＳｉＯ2 が２３ｎｍ程度形成されるような酸化濃縮を行うことで、Ｆｉｎ領域３２のＧｅ組成が９０％、ソース領域３１のＧｅ組成が５０％になる。
　以上のようにして、ソース領域３１とＦｉｎ領域３２にＧｅの組成勾配を持ち、かつ熱酸化膜１９で覆われたＳＧＯＩ－Ｆｉｎを絶縁膜上に形成したＳＧＯＩ基板１０”を得ることができる。この最終的なＦｉｎ領域３２の幅は５～２０ｎｍ、高さが５～５０ｎｍ、Ｇｅ組成は０．３＜ｚ≦１が応用上重要である。
　次いで、ＳＧＯＩ基板１０”を希ガス、若しくは窒素ガス雰囲気中の高温にてアニールする。雰囲気中に若干の酸素（体積比１％程度以下）が含まれていても良い。ここで高温とは、Ｇｅ組成の低いソース領域３１は溶融せずに、Ｇｅ組成の高いＦｉｎ領域３２のみが溶融するような温度を指す。このとき、図７（ａ）（ｂ）に示すように熱酸化膜１９が被覆となって内部のＳｉやＧｅの脱離や液状化による流出を防ぎつつ、Ｆｉｎ領域３２のみが液相３３となり、ソース領域３１は固相状態にある。例えば、上記のＧｅ組成の例で示すと、ＳｉＧｅの二元系相図である図１７を参照して１０２０℃以上、１０５０℃未満にてアニールすればよいことが分かる。このときＧｅ９０％のＦｉｎ領域３２は液相にあたり、Ｇｅ５０％のソース領域３１は固相状態である。
　このようにＧｅ組成の高いＦｉｎ領域３２のみが液相３３となり、Ｇｅ組成の低いソース領域３１は固相が残っている状態から温度をゆっくり下げていくことで、ソース領域３１中の固相を種結晶とした再結晶化が起こる。このとき、図８（ａ）（ｂ）に示すようにソース領域３１から順に固相３４へと結晶化していき、Ｆｉｎ領域３２が固相３４へと変わる。ソース領域３１から遠い側のＦｉｎ先端領域３５は液相、若しくは二相共存状態である過渡状態を経る。さらに温度を下げていくと、図８（ａ）（ｂ）のような過渡状態を経て最終的には、ソース領域３１とＦｉｎ領域３２を含めた全領域が固相３４へと変わり再結晶化が完了する。この再結晶化の過程でチャネル領域となるＦｉｎ領域３２は完全に溶融していることから圧縮歪みは緩和する。さらに、再結晶化が起きたことで、溶融前に存在した結晶欠陥や転位は除去されることになる。
　次いで、熱酸化膜１９を弗化水素酸にて除去した後、図９（ａ）（ｂ）に示すようにゲート絶縁膜４１、ゲート電極４２、ゲート電極のハードマスク４３を堆積する。ここで、ゲート絶縁膜４１に関しては、例えば、ＨｆＯ2 ，ＨｆＳｉＯＮ、ＨｆＳｉＯ2 ，ＨｆＯ2 ，ＨｆＡｌＯｘ，ＺｒＯ2 ，Ａｌ2Ｏ3 ，ＬａＡｌＯ，ＬａＡｌＯ3 及び、これら高誘電率材料とＳｉＯ2 又はＧｅＯ2 からなる界面層との積層構造、或いはＳｉ酸窒化膜（ＳｉＯＮ）を用いることも可能である。当然ながら、通常の熱酸化膜（ＳｉＯ2 ）を用いることも可能である。また、ゲート電極４２として、Ｎｉシリサイド，Ｎｉジャーマノイド（Ｎｉ１－ｘＧｅｘ），Ｎｉジャーマノシリサイド（ＮｉＳｉ（Ｇｅ）），Ｐｔシリサイド，Ｐｔジャーマノイド，Ｐｔジャーマノシリサイド，ＮｉＰｔシリサイド，ＮｉＰｔジャーマノイド，ＮｉＰｔジャーマノシリサイド，Ｗシリサイド，ＴｉＮ，ＴｉＳｉＮ，ＴａＮ，ＴａＳｉＮ，ＷＮ，ＡｌＮ，Ｔｉ，Ａｌ，Ｍｏ等を用いることも可能である。またハードマスク４３に関しては、酸化膜や窒化膜などの絶縁膜等を用いることも可能である。
　次いで、図１０（ａ）（ｂ）に示すように、ＥＢ、若しくはエキシマレーザーによるリソグラフィを行い、ゲート電極４２及びゲート絶縁膜４１に対してＲＩＥを行うことで積層ゲート領域を形成する。
　次いで、図１１（ａ）（ｂ）に示すように窒化膜等の側壁用絶縁膜４４を堆積した後、基板全面をＲＩＥにてエッチングする。これにより、図１２（ａ）（ｂ）に示すゲート側壁のみに絶縁膜４４を残し、側壁絶縁膜を形成することができる。
　次いで、図１３（ａ）（ｂ）に示すように、ソース領域３１、及びＦｉｎ領域３２のうち積層ゲート領域が堆積されていない残りのＦｉｎ領域に、Ｓｉ1-s Ｇｅs（０＜ｓ＜１）をＣＶＤにより選択エピタキシャル成長する。ここで、ストレッサー４５となるＳｉ1-sＧｅs 膜は、チャネル領域となるＦｉｎ領域３２のＧｅ組成ｚに比べて、Ｇｅ組成比で０．２以上の差があるのが望ましい。ｐＭＯＳに関しては、圧縮歪みをかけるためにｚ＜ｓ、ｎＭＯＳに関しては引っ張り歪みをかけるためにｓ＜ｚとする。
　次いで、ソース／ドレイン領域にＰ，Ｂ，Ａｓ，Ｓ，Ｎ，Ｅｒ等のイオン注入を行い、活性化アニールを行う。この工程は、場合によってはストレッサーを形成する前に行ってもよい。
　次いで、図１４（ａ）（ｂ）に示すように金属層４６を堆積させる。この金属層４６に関しては、Ｎｉ，Ｐｔ等を用いることも可能である。その後、熱処理によってジャーマナイド、シリサイド、若しくはジャーマノシリサイドさせる。これにより、図１５（ａ）（ｂ）に示すように、歪みストレッサーの効果を残すためにも部分的にジャーマノシリサイド領域４７を形成する。反応しなかった金属層は塩酸等にて除去し、ソース／ドレイン領域の形成を行う。
　次いで、図１６（ａ）（ｂ）に示すように、層間絶縁膜４８を堆積した後、ゲート電極及びソース／ドレイン電極へのコンタクトホールを形成する（ソース／ドレイン電極へのコンタクトのみ表示）。このコンタクトホールを導電性材料で埋め込みビア４９を形成し、それぞれの電極を形成した後、層間絶縁膜上に配線を形成することによりＭＯＳトランジスタを有する回路が完成する。
　ここで、本実施形態で説明した方法によりＳｉＧｅ層を再結晶化した結果について述べる。
　ＳＯＩ層厚さが５６ｎｍのＳＯＩ基板を用意し、ＣＶＤにてＳｉ0.9 Ｇｅ0.1 を６０ｎｍ、Ｓｉを５ｎｍエピタキシャル成長し、次にこれを１１５０℃で５３分酸化した。これを分光エリプソメトリーで評価した結果、膜厚が５７ｎｍのＳＧＯＩ基板を得た。次いで、このＳＧＯＩ基板にＥＢリソグラフィを行い、ＲＩＥにてＳＧＯＩ層をエッチングすることでＦｉｎ領域、及びソース領域の形成を行った。ＲＩＥ後のソース領域、及びＦｉｎ領域の構造を評価するためにＳＥＭで観察を行った結果、ソース領域については一辺２３０ｎｍの正方形に形成されており、Ｆｉｎ幅は８５ｎｍ、Ｆｉｎ長さは１μｍに形成されていたことを確認した。また、ラマン分光装置によりＧｅ組成の評価を行ったところ、８．０％であった。以上をまとめると、ソース領域の一辺２３０ｎｍ、Ｆｉｎ幅８５ｎｍ、Ｆｉｎ高さ５７ｎｍ、Ｆｉｎ長さ１μｍ、Ｇｅ組成８．０％のＳＧＯＩ基板１０”が得られた。
　次に、この試料を、９００℃，酸素雰囲気１００％の条件で２時間４２分酸化した。これをラマン分光によって評価した結果、Ｆｉｎ幅８５ｎｍ、長さ１μｍのＦｉｎ領域のＧｅ組成は８８％（Ｓｉ組成は１２％）に酸化濃縮されているのが分かった。さらに、このときの歪みは、圧縮歪みを正、伸縮歪みを負とすると、平均して２．２％であった。また、このときのソース領域のＧｅ組成は、酸化膜がＦｉｎ領域と同じ膜厚が形成されていると仮定して３６％（Ｓｉ組成は６４％）と求められた。この結果を下に図１７のＳｉとＧｅの二元系相図を参照して、ソース領域は固相、Ｆｉｎ領域は完全に融解する温度である１０９０℃にまでＮ2 雰囲気１００％にて昇温した。なお、図１７において、Ｓは固相状態、Ｌは液相状態を示している。さらに、目標温度になった後、直ちに加熱を止めることで降温してＦｉｎ領域の再結晶化を図った。このときの温度の下降レートは、１０００℃以上では平均９℃／ｍｉｎ、９００℃以上では平均６℃／ｍｉｎで下降していた。
　熱処理による再結晶化後の歪み評価をラマン分光にて行い、結晶性の評価をＴＥＭ分析にて行った。その結果をそれぞれ図２０及び図１８，図１９に示す。上記のＦｉｎ幅８５ｎｍ、長さ１μｍのＦｉｎ領域の歪みは、図２０に示すように、平均して－０．１％であることが分かった。測定精度を考慮すると、この結果は、ほぼ完全に緩和したことを意味する。このようにして、ほぼ完全に緩和したＳｉＧｅ－Ｆｉｎ領域が得られた。また、降温後のソース領域及びＦｉｎ領域のＴＥＭ分析の結果を図１８に示す。図１８のＴＥＭ像より、１μｍにわたってＳｉＧｅ層のＦｉｎが一様であり、なおかつその電子線回折像である図１９（ａ）～（ｄ）より、単結晶であることが確認された。なお、図１９（ａ）～（ｄ）は図１８の各ポイントａ～ｄに対応している。また、図１９（ｃ）と（ｄ）においては、ＴＥＭ試料作製時の湾曲によるものと思われる歪みによって、Ｆｉｎ部が長手方向に湾曲しているがこれは単結晶であることは確認している。
　これらの結果より、ソース領域から１μｍの全体にわたって一様な単結晶が得られていることが分かる。また、これらのＴＥＭ像から観察できる範囲において、Ｆｉｎ内部に転位や面欠陥等は確認されなかった。以上の結果から、本実施形態の主要な効果である歪み緩和と、欠陥の無い単結晶領域が得られたことが確認された。
　このように本実施形態によれば、ＳｉＧｅをチャネルとするＦｉｎ型ＭＯＳトランジスタのチャネル内の歪みを緩和させ、且つ欠陥を低減させることができる。従って、素子特性の向上に寄与することが可能となり、例えば１６ｎｍノードの微細化に適用可能である。
　ここで、絶縁膜上のＳｉＧｅ層を溶融して再結晶化する方法として、絶縁膜の一部に開口を設け、この開口内にＳｉ等を埋め込み形成しておき、このＳｉをシードとしてＳｉＧｅ層を再結晶化する方法が知られている（例えば、Applied Physics Letters Vol.84, No.14, p2563）。しかし、この方法では、絶縁膜に開口を設ける工程、更には開口内にＳｉを埋め込む等の工程が必要となり、工程の複雑化を招く。さらに、絶縁膜に開口を設けたシード部を必要とすることから、面積的にも不利となる。また、レーザや電子ビームでアニールする方法もある（例えば、特開２００１－２９８１９４号公報）。しかし、この方法では、結晶粒界がチャネルとなる中央部に生じてしまい、チャネル内に結晶粒界が残る可能性がある。これは例えば、移動度の劣化などのトランジスタの素子特性に悪影響を及ぼすと考えられる。
　これに対し本実施形態では、絶縁膜上のＳｉＧｅのＧｅ組成の違いを利用して、ＳｉＧｅ層の第１の領域をシードとして第２の領域を再結晶化しているので、絶縁膜に開口を設ける必要はなく、しかもチャネルとすべき第２の領域に結晶粒界が残ることもない。
　また、本実施形態は、ソース領域とＦｉｎ領域に幅のアスペクト比を持たせ、酸化濃縮を行うことでＧｅの組成勾配を形成することを特徴としている。この場合には、酸化プロセスのみを行うため簡便なプロセスと言える。
　マルチチャネルＦｉｎに適用する場合、前記図５（ａ）（ｂ）に示す工程において、図２１（ａ）に示すように、ＳｉＧｅ層１６を第１の領域２１と複数の第２の領域２２とが接続された島状に加工する。第２の領域２２は接続方向と直交する方向の幅が狭いものであり、複数本が平行に配置されている。第１の領域２１は、第１及び第２の領域２１，２２の接続方向と直交する方向の幅が広いものであり、複数の第２の領域２２の一方の端部に接続されている。
　これ以降は、図６から図１６に示す工程と同様の工程であるが、ゲート部は図２１（ｂ）に示すように、複数の第２の領域３２に跨るように形成し、ソース・ドレイン部は図２１（ｃ）に示すように、複数の第２の領域３２に跨るように形成すればよい。
　（第２の実施形態）
　本発明の第２の実施形態に係わる半導体装置の製造方法を、図２２（ａ）（ｂ）から図２６（ａ）（ｂ）を参照して説明する。なお、図１～図３と同一部分には同一符号を付して、その詳しい説明は省略する。また、図２２（ａ）（ｂ）から図２６（ａ）（ｂ）は、断面図（ａ）と平面図（ｂ）を示し、（ａ）は（ｂ）のＡ－Ａ’断面に相当している。
　初めに、第１の実施形態において説明した方法によりＳＧＯＩ基板を作製する。前記図３に示すようなＳＧＯＩ基板１０を作製した後、ＥＢ若しくはエキシマレーザーを用いたリソグラフィを行い、ＲＩＥを用いて図２２（ａ）（ｂ）に示す長方形のメサ領域５０を形成する。
　なお、メサ領域５０は、最終的にソース領域となる第１の領域５１と最終的にチャネル領域及びドレイン領域となる第２の領域５２が接続されたものとする。第１及び第２の領域５１，５２の幅は同じである。更に、メサ領域５０の組成は第１の実施形態のＳｉ1-y Ｇｅy 層１６と同じで、メサ領域の側面の面方位は第１の実施形態と同様である。
　次いで、図２３（ａ）（ｂ）に示すように、メサ領域５０の上部を覆う熱酸化膜１７を弗化水素酸によって完全に除去した後、シリコン酸化膜、シリコン窒化膜をＣＶＤにてウェハー全面に堆積し、フォトリソグラフィーとＲＩＥにより第１の領域５１上に窒化膜５３、酸化膜５３’による保護膜を形成する。
　次いで、ＳＧＯＩ基板を酸素雰囲気、８００℃以上の温度において熱酸化を行う。すると、図２４（ａ）（ｂ）に示すように、Ｆｉｎ領域６２の上面、側面は酸化されてＧｅ組成が増大するが、ソース領域６１は窒化膜５３で覆われているおり殆ど酸化されずにＧｅ組成は変化しない。或いは、酸化されたとしても酸化膜厚はＦｉｎ領域６２に比べて十分に少ない。その結果、ソース領域６１のＧｅ組成が低く、Ｆｉｎ領域６２のＧｅ組成ｚが高くなっているＳＧＯＩ－Ｆｉｎを形成できる。そして、最終的には、ソース領域６１は窒化膜５３にて覆われ、Ｆｉｎ領域６２は熱酸化膜５４に覆われた状態となる。また、最終的なＦｉｎの幅や高さなどの構造は、第１の実施形態と同様である。即ち、Ｆｉｎ領域６２の幅は５～２０ｎｍ、高さが５～５０ｎｍ、Ｇｅ組成は０．３＜ｚ≦１が応用上重要である。
　次いで、図２５（ａ）（ｂ）に示すように、Ｇｅ組成に勾配を持ったＦｉｎを希ガス、若しくは窒素ガス雰囲気中の高温にてアニールを行う。また、雰囲気中に若干の酸素（体積比１％程度以下）が含まれていても良い。ここで高温とは、Ｇｅ組成の低いソース領域６１は溶融せずに、Ｆｉｎ領域６２のみが溶融するような高温を指す。このとき、図２５（ａ）（ｂ）に示すように熱酸化膜５４及び窒化膜５３が被覆となっている。従って、内部のＳｉやＧｅの脱離や液状化による流出を防ぎつつ、Ｆｉｎ領域６２のみが液相となり、ソース領域６１は固相状態にある。この温度の決定に関しての具体的な例は第１の実施形態を参照して、ここでは省くこととする。
　次いで、図２５（ａ）（ｂ）に示されるＦｉｎ領域６２が液相となった後、温度を徐々に下げていくことで図２６（ａ）（ｂ）に示されるように、Ｇｅ組成の低いソース領域６１からＦｉｎ領域６２へと順に固相へと再結晶化していく。ここで、図２６（ａ）（ｂ）は過渡状態を表しており、Ｆｉｎ先端領域は未だ液相、若しくは、二相共存状態である。さらに温度を下げていくと、最終的にはＦｉｎ先端領域も固相へと変わり再結晶化が完了する。
　再結晶化が完了した後は、図２６（ａ）（ｂ）における窒化膜５３を１５０℃程度の燐酸にて除去後、熱酸化膜５４を弗化水素酸で除去する。その後のゲート積層膜の堆積、ゲートリソグラフィ、ソース／ドレイン領域形成などは第１の実施形態の図９以降と同様であるのでここでは省くこととする。
　このように本実施形態によれば、ソース領域５１をマスクしておき、Ｆｉｎ領域５２を酸化濃縮することにより、ソース領域６１よりもＦｉｎ領域６２のＧｅ組成を高めることができ、これを利用してＦｉｎ領域６２のみを溶融させて再結晶化させることができる。従って、先に説明した第１の実施形態と同様の効果が得られる。
　また、本実施形態では、長方形状のメサをＳＧＯＩ基板上に形成した後、ソース領域５１に保護膜としての窒化膜５３を形成する。保護膜形成後には、酸化濃縮のみを行い、Ｇｅ組成の勾配を形成する。この場合、初めに長方形状にメサを形成するため、第１の実施形態のような幅の広いソース領域を形成する必要がなく微細化に適している。従って、シングルチャネルにおいては、第１の実施形態に比べてより微細化可能である点で適している。
　なお、本実施形態の変形例として、前記図２３（ａ）（ｂ）の工程の後に、図２７（ａ）（ｂ）に示すように、窒化膜５３に覆われていないＦｉｎ領域５２上にＣＶＤを用いて、Ｓｉ1-t Ｇｅt 層５５（０＜ｔ≦１）を選択的にエピタキシャル成長する。これ以降は、先と同様に、８００℃以上の温度において立体酸化濃縮を行うことにより、ソース領域６１のＧｅ組成が低く、Ｆｉｎ領域６２のＧｅ組成ｚが高くなっているＳＧＯＩ－Ｆｉｎを形成することができる。
　この変形例では、保護膜形成後にＳｉＧｅ膜をエピタキシャル成長した後、酸化濃縮を行い、Ｇｅ組成の勾配を形成する。ソース領域５１の保護膜５３を形成した後にＳｉＧｅ層５５のエピタキシャル成長を行うことにより、プロセスは複雑になる欠点があるが、ＲＩＥ直後の長方形幅、又はＧｅ組成が小さい場合には有効である。
　特に、Ｆｉｎ領域の幅が小さい場合において、ＲＩＥ等のリソグラフィ時に生じるＦｉｎ側面のエッジラフネスにより、酸化濃縮の際にチャネルが分断されるという可能性がある。これに対し、本変形例のようにＳｉＧｅ層５５のエピタキシャル成長を行うことでチャネル幅を大きくし、その後に酸化濃縮を行えばエッジラフネスの問題は軽減できる。また、ＲＩＥ直後の前記図２３（ａ）（ｂ）の状態で酸化濃縮によりＧｅ組成を高くすると、ソース領域５１のＧｅ組成も高くなってしまい、溶融時の温度選択幅が狭まる可能性がある。これらはプロセスのばらつきを考える上で問題となる。従って、ソース領域５１の保護膜５３を形成した後に、ＳｉＧｅ層５５のエピタキシャル成長を行う本変形例は、プロセスが複雑になる短所もあるが、微細化により有効であるといえる。
　（第３の実施形態）
　本発明の第３の実施形態に係わる半導体装置の製造方法を、図２８（ａ）（ｂ）から図３２を用いて説明する。なお、図２８（ａ）（ｂ）から図３０（ａ）（ｂ）は、断面図（ａ）と平面図（ｂ）を示し、（ａ）は（ｂ）のＡ－Ａ’断面に相当している。
　初めに、第１の実施形態において説明した方法によりＳＧＯＩ基板を作製する。前記図３に示すようなＳＧＯＩ基板１０を作製した後、ＥＢ若しくはエキシマレーザーを用いたリソグラフィを行い、ＲＩＥを用いて、第２の実施形態と同様に前記図２２（ａ）（ｂ）に示すような長方形のメサ領域（第１のＳｉＧｅ層）５０を形成する。
　このメサ領域５０の幅や高さ、面方位などの構造は、第１の実施形態の最終的なＦｉｎ幅、高さと同様であり、メサ領域５０の組成は第１の実施形態のソース層６２と同じくＳｉ1-z Ｇｅzとする。即ち、この最終的なＦｉｎ領域の幅５２は５～２０ｎｍ、高さが５～５０ｎｍ、Ｇｅ組成は０．３＜ｚ≦１が応用上重要である。
　なお、メサ領域５０は、最終的にソース領域となる第１の領域５１と最終的にチャネル領域及びドレイン領域となる第２の領域５２が接続されたものとする。第１及び第２の領域５１，５２の幅は同じである。
　次いで、図２８（ａ）（ｂ）に示すように、Ｆｉｎ領域５２上に窒化膜７３をＣＶＤにて堆積する。その後、図２９（ａ）（ｂ）に示すようにソース領域５１上に、ソース領域５１及びＦｉｎ領域５２におけるＧｅ組成ｚよりも低いｔ＜ｚとなるＳｉ1-t Ｇｅt 層（第２のＳｉＧｅ層）７４をＣＶＤにてエピタキシャル成長する。ここで、後の工程である溶融のプロセスを考えると、ｔはｚよりも０．４以上小さいことが望ましい。これにより、Ｓｉ1-t Ｇｅt 層７４と、Ｆｉｎ領域５２及びソース領域５１との間にＧｅ組成の勾配が形成される。
　次いで、図３０（ａ）（ｂ）に示すように、Ｓｉ1-t Ｇｅt 層７４及び窒化膜７３上にさらに窒化膜を堆積して、ＳＧＯＩ－Ｆｉｎを被覆する窒化膜７５を形成する。続いて、ＳＧＯＩ－Ｆｉｎが完全に覆われたＳＧＯＩ基板を、希ガス若しくは窒素ガス雰囲気中の高温にてアニールを行う。また、雰囲気中に若干の酸素（体積比１％程度以下）が含まれていても良い。ここで、高温とはＧｅ組成の低いＳｉ1-t Ｇｅt 層７４は溶融せずに、Ｇｅ組成ｚの高いＦｉｎ領域５２とソース領域５１を含むメサ領域５０のみが溶融する温度を指す。このとき、窒化膜７５が被覆となって、内部のＳｉやＧｅの脱離や液状化による流出を防ぎつつ、Ｆｉｎ領域５２とソース領域５１を含むメサ領域５０のみが液相となり、Ｓｉ1-t Ｇｅt 層７４は固相、若しくは部分溶融状態にある。この温度の決定に関しての具体的な例は第１の実施形態を参照して、ここでは省くこととする。
　次いで、図３１に示されるＦｉｎ領域５２とソース領域５１を含むメサ領域５０が液相となった後、温度を徐々に下げていく。これにより、図３２に示されるようにＧｅ組成の低いＳｉ1-t Ｇｅt 層７４からソース領域５１、Ｆｉｎ領域５２へと順に固相へと再結晶化していく。ここで図３２は過渡状態を表しており、Ｆｉｎ先端領域は未だ液相、若しくは二相共存の状態を表している。さらに温度を下げていくと、最終的にはＦｉｎ先端領域も固相へと変わり再結晶化が完了する。再結晶化が完了した後は、第１の実施形態と同様に、図３２における窒化膜７５を１５０℃程度の燐酸にて除去する。その後のゲート積層膜の堆積、ゲートリソグラフィ、ソース／ドレイン領域形成などは第１の実施形態の図９以降と同様であるのでここでは省くこととする。
　このように本実施形態によれば、ソース領域５１上にＧｅ濃度の低いＳｉＧｅ層７４を形成することにより、ソース領域５１及びＦｉｎ領域５２を含むメサ領域５０のＧｅ組成をＳｉＧｅ層７４のＧｅ組成よりも高めることができ、これを利用してメサ領域５０のみを溶融させて再結晶化させることができる。従って、先に説明した第１の実施形態と同様の効果が得られる。
　また、本実施形態では、初めに長方形のメサをＳＧＯＩ基板上に形成する。そのため、幅の大きいソース領域を形成する必要がないため、第１の実施形態よりも微細化に適しているといえ、この微細化の面では第２の実施形態と同様である。
　また、本実施形態では、Ｆｉｎ領域５２のみに保護膜７３を形成し、ソース領域５１にＳｉＧｅ層７４のエピタキシャル成長を行うことにより、Ｆｉｎ領域（実際にはソース領域５１とＦｉｎ領域５２）とソース領域（実際にはＳｉＧｅ層７４）にＧｅ組成の勾配を形成する。このため、第１の実施形態に比べてエピタキシャル成長工程が増える点で、プロセスが複雑になる。さらに、第２の実施形態に比べて、酸化濃縮を行わないがエピタキシャル成長の工程が増えているので、プロセス上の工程数からすると同程度と考えられる。
　しかし、ソース領域のＧｅ組成を自由に選択してエピタキシャル成長できる点で、その他の酸化濃縮プロセスのみを用いる場合に比べてＦｉｎ領域とソース領域の間のＧｅ組成の勾配を最も形成しやすい。そのため、溶融時の温度選択幅が広いという点で、最も安定した溶融、再結晶化プロセスが見込めるといえる。
　なお、本実施形態の変形例として、前記図３に示すＳＧＯＩ基板の代わりに前記図４に示す基板を用いることもできる。
　前記図４に示すようなＳＧＯＩ基板を作製した後、ＥＢ若しくはエキシマレーザーを用いたリソグラフィを行い、ＲＩＥを用いて図３３（ａ）（ｂ）に示す長方形のメサ領域８０を形成する。
　次いで、図３４（ａ）（ｂ）に示すように、メサ領域８０に対して酸化濃縮を行うことにより、Ｇｅ組成の高いメサ領域８１と熱酸化膜８２を形成する。
　次いで、熱酸化膜８２を除去した後に、前記図２８（ａ）（ｂ）に示すように、メサ領域８１のＦｉｎ領域上に窒化膜７３をＣＶＤにて堆積する。これ以降は、先の工程と同様にしてＦｉｎ領域の溶融再結晶化を行うことができる。
　この変形例では、Ｆｉｎ領域の保護膜形成前に酸化濃縮を行うことで、溶融する領域のＧｅ組成を高めている。このため、第３の実施形態に比べて、よりＧｅ組成の高いＦｉｎ領域を得ることが可能であり、ソース領域上に形成するＳｉＧｅ層７４とメサ領域８１とのより高いＧｅ組成の勾配を形成しやすい。ここで、第３の実施形態においてもＧｅ組成の高い基板を用いれば同じであるが、この場合には酸化膜が多く形成されるため酸化時間が長くなると考えられる。その点、立体的に酸化濃縮される本変形例を用いれば、酸化時間の短縮化が可能であると考えられる。
　また、第２及び第３の実施形態をマルチチャネルＦｉｎに適用する場合、図３５（ａ）又は（ｂ）に示すように、ＳｉＧｅからなるメサ領域５０を複数の短冊状の島に加工する。次いで、第３の実施形態の場合は、図３６（ａ）（ｂ）に示すように、Ｆｉｎ領域５２を窒化膜７３でマスクする。これ以降は、前記図２９（ａ）（ｂ）から図３２に示す工程でＦｉｎ領域の溶融再結晶化を行うことができる。さらに、第２の実施形態の場合は、図３６（ａ）（ｂ）とは逆にソース領域５１を窒化膜５３でマスクした後、前記図２４（ａ）（ｂ）から図２６（ａ）（ｂ）に示す工程で、Ｆｉｎ領域の酸化濃縮及び溶融再結晶化を行うことができる。
　なお、第１から第３の実施形態において、ＳｉＧｅの融解と再結晶化に要する時間は、再結晶時の相分離によるＧｅ組成分布を避けるため、なるべく急速に行うことが望ましい。従って、ＲＴＡ（Rapid Thermal Annealing）や、スパイクＲＴＡ、更にはフラッシュランプやレーザーを用いた急速昇降温装置などを用いて、Ｇｅの拡散が顕著となる９００℃以上の温度への保持時間が１分以内、さらに好ましくは１０秒以内であることが望ましい。
　（第４の実施形態）
　本実施形態は第１から第３の実施形態で述べた立体チャネルトランジスタの製造方法のうち、Ｆｉｎ領域の溶融、再結晶化後のプロセスに関しての変形例である。具体的には、第１から第３の実施形態においては再結晶化を行ったＦｉｎ領域をチャネル領域としているが、本実施形態においては再結晶化によって緩和したＦｉｎ領域を歪みストレッサーとしている。そして、Ｆｉｎ領域のまわりにＳｉＧｅ膜をエピタキシャル成長してＳｉＧｅチャネルを形成する。以上のことより、第１から第３の実施形態全てに関して本実施形態は適用可能である。
　本発明の第４の実施形態による半導体装置の製造方法を、図３７（ａ）（ｂ）及び図３８（ａ）（ｂ）を用いて説明する。なお、図３７（ａ）（ｂ）及び図３８（ａ）（ｂ）は、断面図（ａ）と平面図（ｂ）を示し、（ａ）は（ｂ）のＡ－Ａ’断面に相当している。
　まず、ＳＧＯＩ基板の作製及びＦｉｎ領域の再結晶化に関しては、第１の実施形態から第３の実施形態と同様であるためここでは省く。再結晶化後のＳＧＯＩ基板は、例えば前記図８（ａ）（ｂ）に示すように、ソース領域３１はＦｉｎ領域３２に比べてＧｅ組成は低く、それぞれの領域は全て熱酸化膜或いは窒化膜から構成される絶縁膜１９で被覆されている。
　この絶縁膜１９を弗化水素酸或いは熱燐酸によって除去した後、図３７（ａ）（ｂ）に示すようにチャネル領域９１となる０＜ｕ＜１なるＳｉ1-u Ｇｅu 層をＣＶＤによってエピタキシャル成長する。ここで、Ｆｉｎ領域３２のＧｅ組成をｚとおくと、ｐ－ＭＯＳＦＥＴを作製する場合にはｚ＜ｕとしてチャネル領域９１に圧縮歪みを、ｎ－ＭＯＳＦＥＴを作製する場合にはｕ＜ｚとしてチャネル領域９１に引っ張り歪みを加えるようにエピタキシャル成長を行う。ここで、ｎ－ＭＯＳＦＥＴ及びｐ－ＭＯＳＦＥＴのどちらの場合においても、エピタキシャル成長したチャネル領域９１のＧｅ組成ｕは、再結晶化したストレッサー層（Ｆｉｎ領域３２）のＧｅ組成ｚと０．２以上の差があることが望ましい。即ち、何れの場合でも絶対値の記号を用いて｜ｚ－ｕ｜≧０．２が望ましい。
　次いで、第１の実施形態と同様に積層ゲート、側壁絶縁膜の形成を行うが、これらに関しても、第１の実施形態の図９（ａ）（ｂ）から図１２（ａ）（ｂ）と同様であるため、ここでは省く。そして、図３８（ａ）（ｂ）に示すようにゲート絶縁膜４１及びゲート電極４２からなるゲート積層部、ゲート側壁絶縁膜４４を形成した後に、第１の実施形態と同様にソース／ドレイン領域にイオン注入する。その後、再結晶化アニールを行い、全面に金属層を堆積し、熱処理を加えてジャーマノシリサイド領域４７を形成する。
　これ以降は、層間絶縁膜を堆積し、ソース／ドレイン領域、及びゲート電極のコンタクトホールの形成を行うが、この工程も第１の実施形態と同様であるので、ここでは省略する。
　このように本実施形態では、第１～第３の実施形態で作製されたＦｉｎ領域を歪みストレッサーとした立体チャネルトランジスタの形成が可能となる。そしてこの場合、Ｆｉｎ領域は格子歪みが緩和されると共に結晶欠陥が低減されているため、ｐＭＯＳ側では圧縮歪みを、ｎＭＯＳ側では引っ張り歪みを与えることが容易となる。従って、Ｃ－ＭＯＳ回路を作製するのに有効である。
　（第５の実施形態）
　本発明の第５の実施形態による半導体装置の製造方法を、図３９（ａ）～（ｅ）及び図４０（ｆ）（ｇ）を用いて説明する。
　本実施形態は、第１から第４の実施形態にて述べた立体チャネルトランジスタの製造方法を用いたＣ－ＭＯＳＦＥＴの製造方法を示す。ここで具体的に図を用いて示す例は第２の実施形態を用いた方法であるが、そのほかの全ての実施形態、即ち第１，第３，第４の実施形態を用いてもかまわない。以下ではそれぞれの図はＳＧＯＩ基板の平面図を表す。また図の上側のＦｉｎ領域をｐ－ＭＯＳＦＥＴ、下側のＦｉｎ領域をｎ－ＭＯＳＦＥＴとするプロセスを記述するが、ｎ－ＭＯＳＦＥＴとｐ－ＭＯＳＦＥＴの位置が逆でもかまわない。
　まず、第１の実施形態で述べたようにＳＧＯＩ基板１０を作製する。
　次いで、図３９（ａ）に示すように、ＲＩＥにてメサ状に加工を施し、メサ領域１００及び２００を形成する。ここで図には示さないが、ｎ－ＭＯＳＦＥＴ及びｐ－ＭＯＳＦＥＴを形成するために、それぞれのチャネル領域にイオン注入を行う。具体的には、メサ領域１００にイオン注入を行う場合には、メサ領域２００に絶縁膜等を堆積したのち、メサ領域１００にｎ－ＭＯＳＦＥＴを作製する場合にはホウ素等を、ｐ－ＭＯＳＦＥＴを作製する場合にはリンや砒素などをイオン注入する。
　次いで、図３９（ｂ）に示すように、第２の実施形態と同様に、メサ領域１００の第１の領域（ソース領域）１０１及びメサ領域２００の第２の領域（ソース領域）２０１をマスクするように、窒化膜３０１をＣＶＤにて堆積する。
　ついで、第２の実施形態に示したように酸化濃縮、溶融、再結晶化までのプロセスを行い、図３９（ｃ）に示すように、格子緩和したＳｉＧｅチャネルを持つＦｉｎ領域１１２及び２１２を得る。ここで、１１１及び２１１は、Ｇｅ組成の低いソース領域である。
　次いで、酸化濃縮によって生じた熱酸化膜１１３，２１３、及びソース領域形成のための窒化膜３０１を弗化水素酸、及び熱燐酸によってそれぞれ除去する。続いて、図３９（ｄ）に示すように、第１の実施形態で示した方法でゲート積層及びゲート側壁を含むゲート領域１２０，２２０をそれぞれ形成する。
　次いで、図３９（ｅ）に示すように、ｎ型のＦｉｎＦＥＴ領域とｐ型のＦｉｎＦＥＴ領域それぞれに対し、ＳｉＧｅ歪みストレッサー１３０，２３０をＣＶＤにてエピタキシャル成長する。
　ここで、それぞれの濃度のＳｉＧｅストレッサー層を形成する場合、もう一方のＦｉｎ領域及びソース／ドレイン領域を絶縁膜等で被覆し、ＳｉＧｅストレッサー層を形成したい方のＦｉｎ領域、及びソース／ドレイン領域にエピタキシャル成長を行うこととする。それぞれｐ－ＦｉｎＦＥＴ領域、及びｎ－ＦｉｎＦＥＴ領域のＧｅ組成は同じプロセスを経ているので、組成は同じであるからこれをｚとおく。このとき、ｐ－ＦｉｎＦＥＴには圧縮歪みストレッサーとなる０＜ｚ＜ｓとなるＳｉ1-s Ｇｅs 層１３０を、ｎ－ＦｉｎＦＥＴには引っ張り歪みストレッサーとなる０＜ｓ’＜ｚとなるＳｉ1-s’Ｇｅs’層２３０を形成する。ここで、それぞれｓ及びｓ’は、ｚと０．２以上の差があることが望ましい。即ち、ｚ－ｓ’≧０．２，ｓ－ｚ≧０．２となるのが望ましい。
　次いで、第１の実施形態で説明したように、図４０（ｆ）に示すように、ソース領域１１１，２１１及びＦｉｎ領域上１１２，２１２に、金属を堆積してジャーマノシリサイド領域１４０及び２４０をそれぞれ形成する。
　次いで、第１の実施形態と同様にして、層間絶縁膜の堆積、ソース／ドレイン及びゲート電極のコンタクトホールの形成を行う。図４０（ｇ）に示すように、このコンタクトホールを導電性材料で埋め込みビア１５０及び２５０を形成し、それぞれの電極を形成した後、層間絶縁膜上に配線を形成してＣ－ＭＯＳトランジスタを有する回路が完成する。
　このように本実施形態によれば、第１～第３の実施形態で作製されたＦｉｎ領域ｉ対し、ｎ－ＭＯＳとｐ－ＭＯＳで異なる歪みストレッサー１３０，２３０を形成することにより、各々のＭＯＳに適した歪みチャネルを有するＣ－ＭＯＳを作製することができる。そしてこの場合、Ｆｉｎ領域１１２，２１２は格子歪みが緩和されると共に結晶欠陥が低減されている。このため、ｐＭＯＳ側では圧縮歪みを、ｎＭＯＳ側では引っ張り歪みを与えることが容易となり、Ｃ－ＭＯＳ回路を作製するのに有効である。
　第５の実施形態におけるＣ－ＭＯＳの作製方法においては、それぞれｎ－ＭＯＳ及びｐ－ＭＯＳにおいてＦｉｎ領域のＧｅ組成が同じとなるように作製されるが、以下にＧｅ組成がｎとｐとで異なるような作製方法を示す。図４１（ａ）に示すように、Ｇｅ組成を高くしたい側のメサ領域２５０を、もう一方のメサ領域１５０に比べて幅を大きく形成する。若しくは、同じ幅でＲＩＥを行った後にエピタキシャル成長を行っても良い。
　次いで、図４１（ｂ）に示すように、Ｇｅ組成の低くなる方のみを絶縁膜１７０にて被覆して酸化濃縮を行う。これにより、幅の大きい方のメサ領域２５０のみが酸化濃縮されるため、図４１（ｂ）では上側のメサ領域２６０のみＧｅ組成が高くなる。これにより、ｎとｐとでＧｅ組成の異なる、同じ幅のＳＧＯＩ－Ｆｉｎを得ることができる。
　次いで、酸化濃縮によって生じた熱酸化膜２６３を弗化水素酸にて除去した後、図４１（ｃ）に示すように、ソース領域１５１，２６１を被覆するように、絶縁膜３０１を堆積する。以下のプロセスは第５の実施形態の図３９（ｂ）以降と同様になるので、ここでは省略する。
　以上の方法により、ｎ－ＭＯＳＦＥＴとｐ－ＭＯＳＦＥＴとでＧｅ組成の異なるＣ－ＭＯＳを作製することが可能となる。
　（変形例）
　なお、本発明は上述した各実施形態に限定されるものではない。例えば、全ての実施形態において（００１）面を主面とするＳＯＩ基板から、側面に（１１０）面を有するＦｉｎ領域の形成を行っている。しかし、（００１）面と等価な｛００１｝面を主面とする半導体基板上に（１１０）面と等価な｛１１０｝面を側面とするフィンを形成することも可能である。｛１１０｝面に関して、ｐＭＯＳＦＥＴにおいて圧縮歪みをかけた場合、特に電流駆動力の増大させることができる。ここで、｛００１｝面は、（００１）面，（０１０）面，（１００）面，（００-1）面，（０-1０）面，（-1００）面の何れかを示すミラー指数の包括表現である。また、｛１１０｝面は、（１１０）面，（１０１）面，（０１１）面，（-1-1０）面，（-1０-1）面，（０-1-1）面，（-1１０）面，（１-1０）面，（１０-1）面，（-1０１）面，（０１-1）面，（０-1１）の何れかを示すミラー指数の包括表現である。｛１１１｝面は、（１１１）面，（-1１１）面，（１-1１）面，（１１-1）面，（-1-1-1）面，（１-1-1）面，（－１１－１）面，（-1-1１）面のいずれかを示すミラー指数の包括表現である。
　また上記のミラー指数にしたがって、｛１００｝面を主面とする基板上に、｛００１｝面を側面に有するＦｉｎ領域の形成も可能である。この場合には、特にｎＭＯＳにおいて、電流駆動力を増大させることができる。
　また、例えば第１の領域や第２の領域を選択的にマスクする絶縁膜材料は、仕様に応じて適宜変更可能である。また、支持基板は必ずしもＳｉに限るものではなく、他の半導体基板を用いることも可能である。さらに、支持基板としてサファイア等の結晶基板を用いることも可能であり、この場合、支持基板上に直接ＳｉＧｅ層を形成することができる。
　また、第４の実施形態では、Ｆｉｎ領域を歪みストレッサーとし、そのＦｉｎ領域のまわりにＳｉＧｅ膜をエピタキシャル成長してＳｉＧｅチャネルを形成したが、ＳｉＧｅ層をエピタキシャル成長する代わりにＳｉ層をエピタキシャル成長しても良い。この場合、歪みＳｉチャネルを利用したＭＯＳＦＥＴを作製することが可能となる。
　その他、本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。
　１１…支持基板
　１２…埋め込み酸化膜
　１３…ＳＯＩ層
　１４…Ｓｉ1-x Ｇｅx 層
　１５…Ｓｉキャップ層
　１６…Ｓｉ1-y Ｇｅy 層（第１のＳｉＧｅ層）
　１７，５４，８２…熱酸化膜
　１８…ＳｉＯ2 膜
　１０，１０’，１０”…ＳＧＯＩ基板
　２１，５１…ソース領域（第１の領域）
　２２，５２…Ｆｉｎ領域（第２の領域）
　３１，６１…Ｇｅ組成の低いソース領域（第１の領域）
　３２，６２…Ｇｅ組成の高いＦｉｎ領域（第２の領域）
　３３…液相
　３４…固相
　３５…Ｆｉｎ先端領域
　４１…ゲート絶縁膜
　４２…ゲート電極
　４３…ハードマスク
　４４…ゲート側壁絶縁膜
　４５…Ｓｉ1-s Ｇｅs 歪みストレッサー
　４６…金属層
　４７…ジャーマノシリサイド領域
　４８…層間絶縁膜
　４９…ビアコンタクト
　５０，８０…メサ領域（第１のＳｉＧｅ層）
　５３…窒化膜（絶縁膜マスク）
　５５，７４…Ｓｉ1-t Ｇｅt 層（第２のＳｉＧｅ層）
　７３…窒化膜（第１の絶縁膜マスク）
　７５…窒化膜（第２の絶縁膜マスク）
　８１…Ｇｅ組成の高いメサ領域
　９１…Ｓｉ1-u Ｇｅu 層（チャネル領域）

Claims (10)

  1. 　絶縁膜上に形成された第１のＳｉＧｅ層を、第１の領域と該領域に接続された第２の領域を有し、且つ第１及び第２の領域の接続方向と直交する方向の幅を第２の領域よりも第１の領域の方で広くした、島状に加工する工程と、
    　前記島状に加工されたＳｉＧｅ層を熱酸化することにより、前記第１及び第２の領域のＧｅ組成を共に高めると共に、前記第１の領域のＧｅ組成よりも前記第２の領域のＧｅ組成を高くする工程と、
    　前記Ｇｅ組成が高められた第２の領域を、熱処理により融解する工程と、
    　前記融解した第２の領域を、前記第１の領域との界面から再結晶化させる工程と、
    　を含むことを特徴とする半導体装置の製造方法。
  2. 　前記第１の領域はＭＯＳトランジスタのソース／ドレイン領域の一方を形成し、前記第２の領域は前記ＭＯＳトランジスタのソース／ドレイン領域の他方とチャネルを形成するものであることを特徴とする請求項１記載の半導体装置の製造方法。
  3. 　前記第１のＳｉＧｅ層を形成するために、前記絶縁膜上にＳｉ層が形成された基板のＳｉ層上に、前記第１のＳｉＧｅ層よりＧｅ組成の低いＳｉＧｅ材料層を形成した後、酸素雰囲気中で熱酸化処理を施すことを特徴とする請求項１記載の半導体装置の製造方法。
  4. 　前記熱酸化処理を施す前に、前記ＳｉＧｅ材料層上にＳｉ層又はＳｉＯ2 膜を形成することを特徴とする請求項３記載の半導体装置の製造方法。
  5. 　前記第２の領域を再結晶化させる工程の後に、前記第２の領域上の一部にゲート絶縁膜を介してゲート電極を形成し、次いで前記ゲート電極の側面に側壁絶縁膜を形成し、次いで前記第１及び第２の領域上に前記第２の領域のＧｅ組成とは異なる組成のＳｉＧｅ層で形成され、前記第２の領域に格子歪みを付与するための歪みストレッサー層を形成することを特徴とする請求項１記載の半導体装置の製造方法。
  6. 　前記第２の領域を互いに平行配置された複数個に形成することを特徴とする請求項１記載の半導体装置の製造方法。
  7. 　絶縁膜上に形成された第１のＳｉＧｅ層を、第１の領域と該領域に接続された第２の領域を有する島状に加工する工程と、
    　前記第１の領域を、絶縁膜で形成されたマスクで保護する工程と、
    　前記第１のＳｉＧｅ層の前記マスクで保護されていない第２の領域を熱酸化することにより、前記第２の領域のＧｅ濃度を高めると共に、前記第１の領域よりも前記第２の領域のＧｅ組成を高くする工程と、
    　前記Ｇｅ組成が高められた第２の領域を、熱処理により融解する工程と、
    　前記融解した第２の領域を、前記第１の領域との界面から再結晶化させる工程と、
    　を含むことを特徴とする半導体装置の製造方法。
  8. 　前記第２の領域を熱酸化する工程の前に、前記第１のＳｉＧｅ層の前記マスクで保護されていない第２の領域に第２のＳｉＧｅ層をエピタキシャル成長することを特徴とする請求項７記載の半導体装置の製造方法。
  9. 　絶縁膜上に形成された第１のＳｉＧｅ層を、第１の領域と該領域に接続された第２の領域を有する島状に加工する工程と、
    　前記第２の領域を、絶縁膜で形成された第１のマスクで保護する工程と、
    　前記第１のＳｉＧｅ層の前記第１のマスクで保護されていない第１の領域に、該領域よりも低Ｇｅ組成の第２のＳｉＧｅ層をエピタキシャル成長する工程と、
    　前記第１のＳｉＧｅ層及び前記第２のＳｉＧｅ層を、絶縁膜で形成された第２のマスクで保護する工程と、
    　前記第２のマスクで保護された第１のＳｉＧｅ層を、熱処理により融解する工程と、
    　前記融解した第１のＳｉＧｅ層を、前記第２のＳｉＧｅ層との界面から再結晶化させる工程と、
    　を含むことを特徴とする半導体装置の製造方法。
  10. 　前記第１のＳｉＧｅ層を島状に加工する工程の後で、前記第２の領域を第１のマスクで保護する工程の前に、前記第１のＳｉＧｅ層を熱酸化することにより、該ＳｉＧｅ層のＧｅ組成を高めることを特徴とする請求項９記載の半導体装置の製造方法。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014050685A1 (ja) * 2012-09-25 2014-04-03 シャープ株式会社 光電変換素子
TWI556322B (zh) * 2014-03-28 2016-11-01 英特爾股份有限公司 使用選擇性再生的頂部接點的半導體裝置及其製造方法
JP2017191939A (ja) * 2016-04-13 2017-10-19 東京エレクトロン株式会社 シリコン及びゲルマニウムを含む基板におけるシリコンの優先的酸化のための方法

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8497177B1 (en) * 2012-10-04 2013-07-30 Taiwan Semiconductor Manufacturing Company, Ltd. Method of making a FinFET device
EP2717316B1 (en) * 2012-10-05 2019-08-14 IMEC vzw Method for producing strained germanium fin structures
US9391171B2 (en) 2014-01-24 2016-07-12 International Business Machines Corporation Fin field effect transistor including a strained epitaxial semiconductor shell
US9306066B2 (en) 2014-02-28 2016-04-05 Qualcomm Incorporated Method and apparatus of stressed FIN NMOS FinFET
US9059311B1 (en) * 2014-03-05 2015-06-16 International Business Machines Corporation CMOS transistors with identical active semiconductor region shapes
US9691860B2 (en) 2014-05-02 2017-06-27 Samsung Electronics Co., Ltd. Methods of forming defect-free SRB onto lattice-mismatched substrates and defect-free fins on insulators
KR102263045B1 (ko) 2014-07-25 2021-06-10 삼성전자주식회사 공통 스트레인-완화 버퍼를 구비하는 cmos 장치 및 그 제조 방법
US9324843B2 (en) 2014-09-05 2016-04-26 International Business Machines Corporation High germanium content silicon germanium fins
US9859423B2 (en) * 2014-12-31 2018-01-02 Stmicroelectronics, Inc. Hetero-channel FinFET
US9548361B1 (en) * 2015-06-30 2017-01-17 Stmicroelectronics, Inc. Method of using a sacrificial gate structure to make a metal gate FinFET transistor
US9679899B2 (en) 2015-08-24 2017-06-13 Stmicroelectronics, Inc. Co-integration of tensile silicon and compressive silicon germanium
US9378952B1 (en) 2015-09-30 2016-06-28 International Business Machines Corporation Tall relaxed high percentage silicon germanium fins on insulator
US10068920B2 (en) 2016-04-14 2018-09-04 Globalfoundries Inc. Silicon germanium fins on insulator formed by lateral recrystallization

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001250775A (ja) * 2000-03-06 2001-09-14 Sanyo Electric Co Ltd 半導体基板及び半導体装置及び半導体基板の製造方法及び半導体基板の製造治具及び半導体装置の製造治具
JP2003031495A (ja) * 2001-07-12 2003-01-31 Hitachi Ltd 半導体装置用基板の製造方法および半導体装置の製造方法
JP2005072054A (ja) * 2003-08-27 2005-03-17 Toshiba Corp 歪み緩和ＳｉＧｅ基板の製造方法
JP2005353701A (ja) * 2004-06-08 2005-12-22 Toshiba Corp 半導体装置及びその製造方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3543946B2 (ja) 2000-04-14 2004-07-21 日本電気株式会社 電界効果型トランジスタ及びその製造方法
JP3647777B2 (ja) 2001-07-06 2005-05-18 株式会社東芝 電界効果トランジスタの製造方法及び集積回路素子
JP3873012B2 (ja) 2002-07-29 2007-01-24 株式会社東芝 半導体装置の製造方法
US6825102B1 (en) 2003-09-18 2004-11-30 International Business Machines Corporation Method of improving the quality of defective semiconductor material
JP2005129788A (ja) 2003-10-24 2005-05-19 Sumitomo Mitsubishi Silicon Corp 半導体基板の製造方法、及び半導体装置の製造方法
JP4413580B2 (ja) 2003-11-04 2010-02-10 株式会社東芝 素子形成用基板の製造方法
JP4427489B2 (ja) 2005-06-13 2010-03-10 株式会社東芝 半導体装置の製造方法
DE602007000665D1 (de) * 2006-06-12 2009-04-23 St Microelectronics Sa Verfahren zur Herstellung von auf Si1-yGey basierenden Zonen mit unterschiedlichen Ge-Gehalten auf ein und demselben Substrat mittels Kondensation von Germanium
FR2913527B1 (fr) * 2007-03-05 2009-05-22 Commissariat Energie Atomique Procede de fabrication d'un substrat mixte et utilisation du substrat pour la realisation de circuits cmos
FR2918793B1 (fr) * 2007-07-11 2009-10-09 Commissariat Energie Atomique Procede de fabrication d'un substrat semiconducteur-sur- isolant pour la microelectronique et l'optoelectronique.
FR2925979A1 (fr) 2007-12-27 2009-07-03 Commissariat Energie Atomique PROCEDE DE FABRICATION D'UN SUBSTRAT SEMICONDUCTEUR SUR ISOLANT COMPRENANT UNE ETAPE D'ENRICHISSEMENT EN Ge LOCALISE
US8623728B2 (en) * 2009-07-28 2014-01-07 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming high germanium concentration SiGe stressor

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001250775A (ja) * 2000-03-06 2001-09-14 Sanyo Electric Co Ltd 半導体基板及び半導体装置及び半導体基板の製造方法及び半導体基板の製造治具及び半導体装置の製造治具
JP2003031495A (ja) * 2001-07-12 2003-01-31 Hitachi Ltd 半導体装置用基板の製造方法および半導体装置の製造方法
JP2005072054A (ja) * 2003-08-27 2005-03-17 Toshiba Corp 歪み緩和ＳｉＧｅ基板の製造方法
JP2005353701A (ja) * 2004-06-08 2005-12-22 Toshiba Corp 半導体装置及びその製造方法

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014050685A1 (ja) * 2012-09-25 2014-04-03 シャープ株式会社 光電変換素子
JP2014067804A (ja) * 2012-09-25 2014-04-17 Sharp Corp 光電変換素子
TWI556322B (zh) * 2014-03-28 2016-11-01 英特爾股份有限公司 使用選擇性再生的頂部接點的半導體裝置及其製造方法
US10727339B2 (en) 2014-03-28 2020-07-28 Intel Corporation Selectively regrown top contact for vertical semiconductor devices
JP2017191939A (ja) * 2016-04-13 2017-10-19 東京エレクトロン株式会社 シリコン及びゲルマニウムを含む基板におけるシリコンの優先的酸化のための方法
US10580658B2 (en) 2016-04-13 2020-03-03 Tokyo Electron Limited Method for preferential oxidation of silicon in substrates containing silicon and germanium

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