JP2008108999A - 半導体装置および半導体装置の製造方法 - Google Patents
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Abstract
【課題】PMOSトランジスタおよびNMOSトランジスタのような導電型が異なる素子において、素子のレイアウト依存性なく面内均一にキャリア移動度の向上を図ることが可能で、これにより電流駆動能力を向上させた高性能な半導体装置を提供することを目的とする。
【解決手段】同一の半導体基板の表面側に、PMOSトランジスタ30pとNMOSトランジスタ30nとが形成された半導体装置において、PMOSトランジスタ30pは、半導体基板に貼り合せ形成された半導体基板の表面層とは異なる面方位(110)Siからなる貼り合せ半導体層7に形成されている。一方、NMOSトランジスタ30nは、半導体基板の表面層を構成する面方位(100)Si−Ge層上にエピタキシャル成長させた面方位(100)Siからなる歪半導体層11に形成されている。
【選択図】図1
【解決手段】同一の半導体基板の表面側に、PMOSトランジスタ30pとNMOSトランジスタ30nとが形成された半導体装置において、PMOSトランジスタ30pは、半導体基板に貼り合せ形成された半導体基板の表面層とは異なる面方位(110)Siからなる貼り合せ半導体層7に形成されている。一方、NMOSトランジスタ30nは、半導体基板の表面層を構成する面方位(100)Si−Ge層上にエピタキシャル成長させた面方位(100)Siからなる歪半導体層11に形成されている。
【選択図】図1
Description
本発明は半導体装置および半導体装置の製造方法に関し、特にはCMOSのような導電型の異なる2種類の素子を同一基板上に設けてなる半導体装置およびその製造方法に関する。
半導体基板におけるキャリア移動度は、半導体基板の結晶方位によって異なることが知られている。NMOSトランジスタであれば、シリコン基板の(100)面において結晶方位<110>をチャネル方向とすることで、高いキャリア移動度を得ることができる。また、PMOSトランジスタであれば、シリコン基板の(110)面において結晶方位<110>をチャネル方向とすることで、高いキャリア移動度を得ることができる。
そこで、NMOSトランジスタとPMOSトランジスタとが設けられたCMOSトランジスタにおいては、面同一基板上に(100)面と(110)面との両方を作り込む技術の適用が提案されている。この技術は、ハイブリットオリエンテーション(HOT)と呼ばれ、これまでに色々な方法が提案されている(例えば、下記特許文献1参照)。
この場合、例えば面方位(100)の単結晶シリコン基板を用い、PMOS領域のみに面方位(110)のシリコン層を貼合せ形成する一方、NMOS領域には(100)単結晶シリコン基板上に(100)シリコン層をエピタキシャル成長させ、段差を抑えたHOT基板を得る。そして、PMOS領域においては、貼り合わせた(110)シリコン層にPMOSトランジスタを形成する。一方、NMOS領域においては、エピタキシャル成長させた(100)シリコン層にNMOSトランジスタを形成する。これにより、NMOSトランジスタに有利である面方位(100)の単結晶シリコン基板を用いながらも、貼り合わせ形成した面方位(110)のシリコン層に形成したPMOSトランジスタにおけるキャリア移動度を、通常の2倍にすることができる。
またキャリア移動度を向上させる他の手段として、Process induced Stress(PIS)といった方法も提案され、実用化されている。この方法は、基板の表面側に形成されたMOSトランジスタを強いストレスの窒化シリコン(SiN)膜で覆ったり、ソース/ドレイン領域にシリコンとは格子定数の異なるSiGe層をエピタキシャル成長させるなどすることにより、チャネル部のシリコンに歪みを加える方法である。
またさらに、上述したHOTとPISとを組み合わせて、さらにキャリア移動度を上げようとしている提案もある。この場合、上述したHOT基板のそれぞれの領域にPMOSトランジスタおよびNMOSトランジスタを形成し、これを窒化シリコン膜で覆ったりソース/ドレイン領域にSiGe層をエピタキシャル成長させることにより、チャネル部のシリコンに歪みを加える。
しかしながら、PISを適用した構成では、チャネル部に印加される歪の大きさが素子のレイアウトに依存するため、キャリア移動度を向上させる効果にばらつきが生じ易い。したがって、HOTとPISとを組み合わせた構成においても、HOTを適用して所定の面方位とした基板部分においては面内均一にキャリア移動度の向上が図られるのに対して、PISが適用される基板部分においては、上述したように素子レイアウトに依存してキャリア移動度にばらつきが生じるため、面内均一に電流駆動能力を向上させることができない。
そこで本発明は、PMOSトランジスタおよびNMOSトランジスタのような導電型が異なる素子のそれぞれにおいて、素子のレイアウト依存性なく面内均一にキャリア移動度の向上を図ることが可能で、これにより電流駆動能力を向上させた高性能な半導体装置を提供すること、およびこのような半導体装置の製造方法を提供することを目的とする。
このような目的を達成するための本発明の半導体装置は、同一の半導体基板の表面側に、第1導電型の素子と第2導電型の素子とが形成されたものである。そして、第1導電型の素子は、半導体基板に貼り合せ形成された当該半導体基板の表面層とは異なる面方位の貼り合せ半導体層に形成されている。一方、第2導電型の素子は、半導体基板にエピタキシャル成長によって形成された当該半導体基板の表面層とは異なる格子定数の歪半導体層に形成されていることを特徴としている。
このような構成の半導体装置では、貼り合せ半導体層が半導体基板の表面層とは面方位が異なるのに対して、エピタキシャル成長によって形成した歪半導体層は半導体基板の表面層と同一の面方位となる。したがって、第1導電型の素子および第2導電型の素子のそれぞれを、キャリア移動度が高められる面方位を有する半導体層に選択的に形成することで、両方の素子におけるキャリア移動度を、素子のレイアウトに依存することなく面内均一に高い値に確保することができる。しかも、歪半導体層に形成される素子においては、歪半導体層内に生じている格子歪によって面内均一にキャリア移動度をさらに高めることができる。
また本発明は上記構成の半導体装置の製造方法でもあり、半導体基板における第1導電型の素子を形成する領域上に、貼り合せによって当該半導体基板の表面層とは面方位が異なる貼り合せ半導体層を形成する工程と、半導体基板における第2導電型の素子を形成する領域上に、エピタキシャル成長によって当該半導体基板の表面層とは格子定数が異なる歪半導体層を形成する工程とを行うことを特徴としている。
以上説明した本発明によれば、PMOSトランジスタおよびNMOSトランジスタのような導電型が異なる素子におけるキャリア移動度を、これらの素子のレイアウト依存性なく面内均一に向上させることが可能になる。この結果、半導体装置の電流駆動能力の向上を図り、さらなる高性能を達成することが可能になる。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。尚、各実施の形態においては、同一のベース基板上にPMOSトランジスタとNMOSトランジスタとを設けた半導体装置を例示し、先ず半導体装置の製造工程を説明し、次いでこの工程で得られる半導体装置の構成を説明する。
<第1実施形態>
先ず、図1(1)に示すように、面方位(100)の単結晶シリコン基板(Si基板)1上の全面に、シリコン−ゲルマニウム[SixGe(1-x)]層(以下、Si−Ge層)3をエピタキシャル成長させる。これにより、面方位(100)のSi基板1上に、面方位(100)のSiGe層3を表面層として設けた半導体基板を形成する。尚、ここでは、半導体基板における表面層の面方位が所定面方位であれば良く、一例としてNMOSトランジスタのキャリア移動度が高くなる面方位(100)の半導体基板を形成している。また半導体基板は、単一材料からなる構成であっても良い。
先ず、図1(1)に示すように、面方位(100)の単結晶シリコン基板(Si基板)1上の全面に、シリコン−ゲルマニウム[SixGe(1-x)]層(以下、Si−Ge層)3をエピタキシャル成長させる。これにより、面方位(100)のSi基板1上に、面方位(100)のSiGe層3を表面層として設けた半導体基板を形成する。尚、ここでは、半導体基板における表面層の面方位が所定面方位であれば良く、一例としてNMOSトランジスタのキャリア移動度が高くなる面方位(100)の半導体基板を形成している。また半導体基板は、単一材料からなる構成であっても良い。
次に、図1(2)に示すように、SiGe層3上の全面に、例えば酸化膜(Buried Oxide:BOX膜)5を介して、面方位(110)のシリコンからなる貼り合せ半導体層7を貼り合わせ形成する。この貼り合わせは、酸化膜5を介することなく直接行っても良い。尚、ここでは、SiGe層3とは異なる面方位の半導体層を貼り合わせれば良く、一例としてPMOSトランジスタのキャリア移動度が高くなる面方位(110)のSi層を貼り合せ半導体層として貼り合わせ形成している。
その後、図1(3)に示すように、Si基板1の上方に、PMOSトランジスタが形成されるp型領域1pと、NMOSトランジスタが形成されるn型領域1nとを設定する。そして、p型領域1p上を覆うと共にn型領域1n上を露出させるマスクパターン9を貼り合せ半導体層7上に形成する。このマスクパターン9は、例えば窒化シリコンのような無機材料からなるハードマスクとして形成する。
次に、このマスクパターン9上からのエッチングにより、n型領域1nにおける貼り合せ半導体層7分部を除去し、さらに酸化膜5を除去してSiGe層3を露出させる。その後、ここでの図示は省略したが、貼り合わせ半導体層7の側壁においてのエピタキシャル成長を防止するために、酸化膜5、貼り合わせ半導体層7、およびマスクパターン9の側壁に窒化シリコンからなるスペーサを形成する。
次いで、図1(4)に示すように、マスクパターン9から露出させたSiGe層3上に、さらにSiGe層3をエピタキシャル成長させる。ここでは、次に貼り合せ半導体層7と同程度の高さの歪半導体層をSiGe層3上に成長させた場合に、この歪半導体層が所望の膜厚で形成されるように、SiGe層3をエピタキシャル成長させる。
その後、図1(5)に示すように、マスクパターン9から露出させたSiGe層3上に、歪半導体層11としてシリコンをエピタキシャル成長させる。ここでは、p型領域1pの貼り合せ半導体層7と同程度の高さにまで、歪半導体層11となるシリコンをエピタキシャル成長させる。この歪半導体層11は、下地のSiGe層3を緩和層として、これとは格子定数が異なる歪シリコンで構成される。特に、下地のSiGe層3よりは格子定数が小さいことから、引っ張り応力が印加された歪半導体層11となる。またこの歪半導体層11は、最下層のSi基板1と同様の面方位(100)で形成される。
以上のようにして、同一のSi基板1上において、そのp型領域1pは面方位(110)の貼り合せ半導体層7で表面層が構成される一方、n型領域1nは面方位(100)で引っ張り応力が印加された歪半導体層11で表面層が構成された状態となる。またこのような各半導体層7,11を形成した後には、マスクパターン9を除去する。尚、この状態で、貼り合せ半導体層7と歪半導体層11の表面をさらに平坦にする必要があれば、例えばCMP研磨による平坦化を行っても良い。
以上の後には、通常のCMOSプロセスに従って、p型領域1pにPMOSトランジスタを形成し、n型領域にnMOSトランジスタを形成する。
すなわち先ず、図2(1)に示すように、p型領域1pとn型領域1nとを分離するように、また必要に応じて各領域1p,1n内を分離するように、STI(shallow trench isolation)からなる素子分離領域13を形成する。この素子分離領域13は、例えば図1(3)で説明した窒化シリコンからなるスペーサを除去した部分に形成する。また、この素子分離領域13は、少なくとも貼り合せ半導体層7と歪半導体層11の深さを越える充分な深さで形成されることとする。
その後、次に行うイオン注入においてのチャネリング防止用の保護膜として、酸化処理により酸化シリコン膜(図示省略)を成膜する。この状態で、トランジスタの素子分離および閾値調節を行うための不純物をイオン注入によって導入する。この工程は、レジストパターンをマスクに用いてp型領域1pとn型領域1nとに対して別々に行う。その後、保護膜として用いた酸化シリコン膜を除去し、Si層7およびシリコン層11をむき出しにする。
次いで、図2(2)に示すように、各p型領域1pとn型領域1nとを横切る状態で、ゲート絶縁膜20を介してゲート電極21をパターン形成する。
ゲート電極21の形成は次のように行う。先ず、膜厚約1nmの酸化シリコンからなるゲート絶縁膜20を成膜し、この上部に膜厚100〜200nm程度のゲート電極膜を成膜する。ゲート電極膜は、例えばCVD法によって成膜したポリシリコン膜、アモルファスシリコン膜、さらには不純物が予め導入されているポリシリコン膜やアモルファスシリコン膜であることとする。そして、このゲート絶縁膜上に、エッチング加工の際のマスクとなる窒化シリコンのような無機絶縁膜をCVDなどにより成膜する。膜厚は30〜100nmの範囲で形成する。次に、無機絶縁膜上に、光リソグラフィ(KrF、ArF、F2)やEB(電子ビーム)リソグラフィなどによりレジストパターンを形成し、このレジストパターンをマスクに用いて無機絶縁膜をドライエッチングすることにより、ハードマスクを形成する。この際、ハードマスクは、レジストパターンよりも細い線幅にSliming/Trimmingされ、ゲート長(ゲート線幅)を細くすることがある。このため、この線幅が細る分を見込んでレジストパターンを形成することとで、ハードマスクが狙いの線幅で形成されるようにする。次に、レジストパターンを除去し、残ったハードマスク上からのゲート電極膜をドライエッチングすることにより、ゲート電極21をパターン形成する。この時のゲート電極の線幅は、最小で数nm〜十数nmとなることがある。
その後、ゲート電極21の側壁に、ここでの図示を省略したオフセットスペーサを形成する。そしてオフセットスペーサを有するゲート電極21をマスクにした不純物導入によって、ゲート電極21脇の貼り合せ半導体層7および歪半導体層11の表面層に浅いエクステンション拡散層23p,23nを形成する。この際、各p型領域1pにはp型不純物が導入されたエクステンション拡散層23pが形成され、各n型領域1nにはn型不純物が導入されたエクステンション拡散層23nが形成されるように、ここでの図示を省略したレジストパターンをマスクに用いた各イオン注入によって不純物導入を行う。また、各エクステンション拡散層23p,23nは、Si層7およびシリコン層11の表面層の極浅い領域に形成されるように、イオン注入エネルギーを調整して行われることとする。
次に、ゲート電極21の側壁にオフセットスペーサを介してサイドウォール25を形成し、ゲート電極21およびサイドウォール25をマスクにした不純物導入によって、ゲート電極21脇の貼り合せ半導体層7および歪半導体層11の表面層にソース/ドレイン27p,27nを形成する。この際、各p型領域1pにはp型不純物が導入されたソース/ドレイン27pが形成され、各n型領域1nにはn型不純物が導入されたソース/ドレイン27nが形成されるように、ここでの図示を省略したレジストパターンをマスクに用いた各イオン注入によって不純物導入を行う。また、各ソース/ドレイン27p,27nは、Si層7およびシリコン層11の深さ方向の全層に渡って形成されて良い。
以上の不純物導入の後には、導入した不純物を活性化するためのアニール処理を行う。これにより、p型領域1pにPMOSトランジスタ30pを形成し、n型領域1nにNMOSトランジスタ30nを形成する。
以上の後には、ここでの図示は省略したが、セルフアラインシリサイドプロセスによりソース/ドレイン27p,27nの表面層にシリサイド層(図示省略)を形成し、次いでPMOSトランジスタ30pおよびNMOSトランジスタ30nを覆う層間絶縁膜を成膜する。そして、この層間絶縁膜に、PMOSトランジスタ30pおよびNMOSトランジスタ30nに達する接続孔およびコンタクトを形成し、さらに層間絶縁膜上にコンタクトに接続された配線を形成して半導体装置を完成させる。
以上のようにして得られた半導体装置は、面方位(100)のSi基板1上に面方位(100)のSi−Ge層3をエピタキシャル成長させた1枚の半導体基板上に、PMOSトランジスタ30pとNMOSトランジスタ30nとが形成されたCMOS構成となる。このような構成において、PMOSトランジスタ30pは、半導体基板とは面方位が異なる(110)Siからなる貼り合せ半導体層7に形成されたものとなる。一方、NMOSトランジスタ30nは、半導体基板とは格子定数が異なるが半導体基板と同じ面方位の(100)Siからなる歪半導体層11に形成されたものとなる。
このような構成の半導体装置では、従来から知られているように、PMOSトランジスタ30pおよびNMOSトランジスタ30nの両方ともが、それぞれのキャリア移動度が確保される面方位の半導体層に形成された構成となる。つまり、PMOSトランジスタ30pにおいては正孔の移動度が高い値に確保され、NMOSトランジスタ30nにおいては電子の移動度が高い値に確保される。そして、このような面方位を利用したキャリア移動度の確保は、素子のレイアウトに依存することなく実現される。しかも、NMOSトランジスタ30nが形成される歪半導体層11は、Si−Ge層3上にエピタキシャル成長させたSiであるため、引っ張り応力による歪が生じている。したがって、この歪半導体層11に形成されるNMOSトランジスタ30nにおいては、歪半導体層11内に生じている引っ張り応力により面内均一にキャリア(電子)移動度の向上が図られる。
また特に、図1(4)で説明したように、ここで形成した歪半導体層11は、SiGe層3のエピタキシャル成長によって、所望の膜厚の薄膜として形成されており、充分に大きな歪を内在させている。したがって、上述した歪によるキャリア移動度の向上を図る効果を大きく得ることが可能である。
したがって、PMOSトランジスタ30pおよびNMOSトランジスタ30nの導電型が異なる素子におけるキャリア移動度を、これらの素子のレイアウト依存性なく面内均一に向上させることが可能になる。この結果、半導体装置の電流駆動能力の向上を図り、さらなる高性能を達成することが可能になる。
また本第1実施形態では、PMOSトランジスタ30pが形成される貼り合せ半導体層7の表面とNMOSトランジスタ30nが歪半導体基板11の表面とが、略同一高さに形成されるため、これらの半導体層7,11を形成した後のプロセスにおいて表面段差の影響を抑えることが可能である。
<第2実施形態>
次に、図3,4の断面工程図に基づいて第2実施形態を説明する。尚、第1実施形態と同一の構成要素には同一の符号を付して説明を行うこととする。
次に、図3,4の断面工程図に基づいて第2実施形態を説明する。尚、第1実施形態と同一の構成要素には同一の符号を付して説明を行うこととする。
先ず図3(1)に示すように、面方位(100)の単結晶シリコン基板(Si基板)1上の全面に、SixGe層3をエピタキシャル成長させる。これにより、(100)Si基板1上に、(100)SiGe層3を表面層として設けた半導体基板を形成する。尚、ここでは、半導体基板における表面層の面方位が所定面方位であれば良く、一例としてNMOSトランジスタのキャリア移動度が高くなる面方位(100)の半導体基板を形成している。また半導体基板は、単一材料からなる構成であっても良い。
次に、SiGe層3上に、歪半導体層11としてシリコン層をエピタキシャル成長させる。この歪半導体層11は、下地のSiGe層3を緩和層として、これとは格子定数が異なる歪シリコンで構成される。特に、下地のSiGe層3よりは格子定数が小さいことから、引っ張り応力が印加された歪半導体層11となる。またこの歪半導体層11は、最下層のSi基板1と同様の面方位(100)で形成される。
次いで、図3(2)に示すように、歪半導体層11上の全面に、例えば酸化膜(Buried Oxide:BOX膜)5を介して、面方位(110)のシリコンからなる貼り合せ半導体層7を貼り合わせ形成する。この貼り合わせは、酸化膜5を介することなく直接行っても良い。尚、ここでは、SiGe層3とは異なる面方位の半導体層を貼り合わせれば良く、一例としてPMOSトランジスタのキャリア移動度が高くなる面方位(110)のSi層を貼り合せ半導体層として貼り合わせ形成している。
その後、図3(3)に示すように、Si基板1の上方に、PMOSトランジスタが形成されるp型領域1pと、NMOSトランジスタが形成されるn型領域1nとを設定する。そして、p型領域1p上を覆うと共にn型領域1n上を露出させるマスクパターン9を貼り合せ半導体層7上に形成する。このマスクパターン9は、例えば窒化シリコンのような無機材料からなるハードマスクとして形成する。
次に、このマスクパターン9上からのエッチングにより、n型領域1nにおける貼り合せ半導体層7分部を除去し、さらに酸化膜5を除去して歪半導体層11を露出させる。その後、ここでの図示は省略したが、貼り合わせ半導体層7の側壁においてのエピタキシャル成長を防止するために、酸化膜5、貼り合わせ半導体層7、およびマスクパターン9の側壁に窒化シリコンからなるスペーサを形成する。
次いで、図3(4)に示すように、マスクパターン9から露出させた歪半導体層11上に、さらにSi層をエピタキシャル成長させる。ここでは、貼り合せ半導体層7と同程度の高さにまで、歪半導体層11をエピタキシャル成長させる。この歪半導体層11の表面は、最下層のSi基板1と同様の面方位(100)で形成される。
以上のようにして、同一のSi基板1上において、そのp型領域1pは面方位(110)の貼り合せ半導体層7で表面層が構成される一方、n型領域1nは面方位(100)で引っ張り応力が印加された歪半導体層11で表面層が構成された状態となる。またこのような各半導体層7,11を形成した後には、マスクパターン9を除去する。尚、この状態で、貼り合せ半導体層7と歪半導体層11の表面をさらに平坦にする必要があれば、例えばCMP研磨による平坦化を行っても良い。
以上の後には、第1実施形態と同様に、通常のCMOSプロセスに従って、p型領域1pにPMOSトランジスタを形成し、n型領域にnMOSトランジスタを形成する。
すなわち、図4(1)に示すように、p型領域1pとn型領域1nとを分離するように、また必要に応じて各領域1p,1n内を分離するように、STI(shallow trench isolation)からなる素子分離領域13を形成する。この素子分離領域13は、例えば図3(3)で説明した窒化シリコンからなるスペーサを除去した部分に形成する。また、この素子分離領域13は、少なくとも貼り合せ半導体層7と歪半導体層11の深さを越える充分な深さで形成されることとする。
次に、図4(2)に示すように、p型領域1pの表面側にPMOSトランジスタ30pを形成し、n型領域1nの表面側にNMOSトランジスタ30nを形成する。またさらに、ここでの図示を省略したシリサイド層、層間絶縁膜、コンタクトに接続された配線を形成して半導体装置を完成させる。
以上のようにして得られた半導体装置は、第1実施形態で形成した半導体装置と同様に、面方位(100)のSi基板1上に面方位(100)のSi−Ge層3をエピタキシャル成長させた1枚の半導体基板上に、PMOSトランジスタ30pとNMOSトランジスタ30nとが形成されたCMOS構成となる。このような構成において、PMOSトランジスタ30pは、半導体基板とは面方位が異なる(110)Siからなる貼り合せ半導体層7に形成されたものとなる。一方、NMOSトランジスタ30nは、半導体基板とは格子定数が異なるが半導体基板と同じ面方位の(100)Siからなる歪半導体層11に形成されたものとなる。
このような構成の半導体装置では、従来から知られているように、PMOSトランジスタ30pおよびNMOSトランジスタ30nの両方ともが、それぞれのキャリア移動度が確保される面方位の半導体層に形成された構成となることは、第1実施形態と同様である。しかも、第1実施形態と同様に、NMOSトランジスタ30nが形成される歪半導体層11は、Si−Ge層3上にエピタキシャル成長させたSiであるため、引っ張り応力による歪が生じている。したがって、この歪半導体層11に形成されるNMOSトランジスタ30nにおいては、歪半導体層11内に生じている引っ張り応力により面内均一にキャリア(電子)移動度が高められる。
したがって、PMOSトランジスタ30pおよびNMOSトランジスタ30nの導電型が異なる素子におけるキャリア移動度を、これらの素子のレイアウト依存性なく面内均一に向上させることが可能になる。この結果、半導体装置の電流駆動能力の向上を図り、さらなる高性能を達成することが可能になる。
また本第2実施形態であっても、PMOSトランジスタ30pが形成される貼り合せ半導体層7の表面とNMOSトランジスタ30nが歪半導体基板11の表面とが、略同一高さに形成されるため、これらの半導体層7,11を形成した後のプロセスにおいて表面段差の影響を抑えることが可能である。
<第3実施形態>
次に、図5,6の断面工程図に基づいて第3実施形態を説明する。尚、第1実施形態および第2実施形態と同一の構成要素には同一の符号を付して説明を行うこととする。
次に、図5,6の断面工程図に基づいて第3実施形態を説明する。尚、第1実施形態および第2実施形態と同一の構成要素には同一の符号を付して説明を行うこととする。
先ず図5(1)に示す工程を、第2実施形態において図3(1)を用いて説明した工程と同様に行い、面方位(100)の単結晶シリコン基板(Si基板)1上の全面にエピタキシャル成長によって、面方位(100)のSiGe層3を表面層として設けた半導体基板を形成し、さらにSiGe層3を緩和層として、これとは格子定数が異なる歪シリコンで構成される歪半導体層11を、最下層のSi基板1と同様の面方位(100)でエピタキシャル成長させる。次に、図5(2)に示す工程を、第2実施形態において図3(2)を用いて説明したと同様に行い、歪半導体層11上の全面に、例えば酸化膜(Buried Oxide:BOX膜)5を介して、面方位(110)のシリコンからなる貼り合せ半導体層7を貼り合わせ形成する。
その後、図5(3)に示すように、Si基板1の上方に、PMOSトランジスタが形成されるp型領域(第1領域)1pと、NMOSトランジスタが形成されるn型領域(第2領域)1nとを設定する。そして、p型領域1pおよびn型領域1nを覆い、これらを分離する領域上を露出させるマスクパターン9’を貼り合せ半導体層7上に形成する。このマスクパターン9’は、例えば窒化シリコンのような無機材料からなるハードマスクとして形成する。その後、このマスクパターン9’から露出する部分に、STI(shallow trench isolation)からなる素子分離領域13を形成する。この素子分離領域13は、少なくとも貼り合せ半導体層7および歪半導体層11を超える充分な深さで形成されることとする。
次に、図5(4)に示すように、p型領域1pのみにマスクパターン9’を残し、n型領域1nのマスクパターン9’を除去する。この際、例えばレジストパターンをマスクに用いたマスクパターン9’のエッチングを行う。その後、p型領域1pに残したマスクパターン9’上からのエッチングにより、n型領域1nにおける貼り合せ半導体層7分部を除去し、さらに酸化膜5を除去してn型領域1nの歪半導体層11を露出させる。
以上のようにして、同一のSi基板1上において、そのp型領域1pは面方位(110)の貼り合せ半導体層7で表面層が構成される一方、n型領域1nは面方位(100)で引っ張り応力が印加された歪半導体層11で表面層が構成された状態となる。またこのような各半導体層7,11を形成した後には、マスクパターン9)を除去する。
以上の後には、図6に示すように、第1実施形態と同様に、通常のCMOSプロセスに従って、p型領域1pにPMOSトランジスタ30pを形成し、n型領域1nにnMOSトランジスタ30nを形成する。またさらに、ここでの図示を省略したシリサイド層、層間絶縁膜、コンタクトに接続された配線を形成して半導体装置を完成させる。
以上のようにして得られた半導体装置は、第1実施形態で形成した半導体装置と同様に、面方位(100)のSi基板1上に面方位(100)のSi−Ge層3をエピタキシャル成長させた1枚の半導体基板上に、PMOSトランジスタ30pとNMOSトランジスタ30nとが形成されたCMOS構成となる。このような構成において、PMOSトランジスタ30pは、半導体基板とは面方位が異なる(110)Siからなる貼り合せ半導体層7に形成されたものとなる。一方、NMOSトランジスタ30nは、半導体基板とは格子定数が異なるが半導体基板と同じ面方位の(100)Siからなる歪半導体層11に形成されたものとなる。
このような構成の半導体装置では、従来から知られているように、PMOSトランジスタ30pおよびNMOSトランジスタ30nの両方ともが、それぞれのキャリア移動度が確保される面方位の半導体層に形成された構成となることは、第1実施形態と同様である。しかも、第1実施形態と同様に、NMOSトランジスタ30nが形成される歪半導体層11は、Si−Ge層3上にエピタキシャル成長させたSiであるため、引っ張り応力による歪が生じている。したがって、この歪半導体層11に形成されるNMOSトランジスタ30nにおいては、歪半導体層11内に生じている引っ張り応力により面内均一にキャリア(電子)移動度が高められる。
したがって、PMOSトランジスタ30pおよびNMOSトランジスタ30nの導電型が異なる素子におけるキャリア移動度を、これらの素子のレイアウト依存性なく面内均一に向上させることが可能になる。この結果、半導体装置の電流駆動能力の向上を図り、さらなる高性能を達成することが可能になる。
1…Si基板(単結晶シリコン基板)、1p…p型領域、1n…n型領域、3…Si−Ge層(表面層)、7…(110)Si層(貼り合せ半導体層)、9,9’…マスクパターン、11…(100)Si層(歪半導体層)、30p…PMOSトランジスタ、30n…NMOSトランジスタ
Claims (7)
- 同一の半導体基板の表面側に、第1導電型の素子と第2導電型の素子とが形成された半導体装置において、
前記第1導電型の素子は、前記半導体基板に貼り合せ形成された当該半導体基板の表面層とは異なる面方位の貼り合せ半導体層に形成され、
前記第2導電型の素子は、前記半導体基板にエピタキシャル成長によって形成された当該半導体基板の表面層とは異なる格子定数の歪半導体層に形成されている
ことを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記半導体基板は、単結晶シリコン基板と、当該単結晶シリコン基板上にエピタキシャル成長させた当該単結晶シリコン基板とは格子定数が異なる半導体からなる表面層とで構成され、
前記貼り合せ半導体層と前記歪半導体層とはシリコンからなる
ことを特徴とする半導体装置。 - 請求項2記載の半導体装置において、
前記単結晶シリコン基板は、面方位(100)のシリコンからなり、
前記表面層は、前記単結晶シリコン基板上にエピタキシャル成長させた面方位(100)のシリコンゲルマニウムからなり、
前記貼り合せ導体層は、面方位(110)のシリコンからなり、
前記歪半導体層は、面方位(100)のシリコンからなる
ことを特徴とする半導体装置。 - 請求項3記載の半導体装置において、
前記第1導電型の素子としてP型のトランジスタが設けられ、
前記第2導電型の素子としてN型のトランジスタが設けられている
ことを特徴とする半導体装置。 - 同一の半導体基板の表面側に、第1導電型の素子と第2導電型の素子とが形成された半導体装置において、
前記半導体基板における前記第1導電型の素子を形成する領域上に、貼り合せによって当該半導体基板の表面層とは面方位が異なる貼り合せ半導体層を形成する工程と、
前記半導体基板における前記第2導電型の素子を形成する領域上に、エピタキシャル成長によって当該半導体基板の表面層とは格子定数が異なる歪半導体層を形成する工程と、
を行うことを特徴とする半導体装置の製造方法。 - 請求項5記載の半導体装置の製造方法において、
前記半導体基板上の全面に前記貼り合せ半導体層を形成した後に、当該貼り合せ半導体層上に形成したマスクパターン上からのエッチングにより前記第2導電型の素子を形成する領域における当該貼り合せ半導体層部分を除去し、
次に、前記マスクパターンから露出する前記半導体基板上に前記歪半導体層を選択的にエピタキシャル成長させる
ことを特徴とする半導体装置の製造方法。 - 請求項6記載の半導体装置の製造方法において、
前記歪半導体層を選択にエピタキシャル成長させる前に、前記半導体基板の表面層と同一材料層をエピタキシャル成長させる工程を行い、
前記歪半導体層のエピタキシャル成長においては、当該歪半導体層の表面を前記貼り合せ半導体層の表面と同一高さにする
ことを特徴とする半導体装置の製造方法。
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006292073A JP2008108999A (ja) | 2006-10-27 | 2006-10-27 | 半導体装置および半導体装置の製造方法 |
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Cited By (2)
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---|---|---|---|---|
JP2013508951A (ja) * | 2009-10-16 | 2013-03-07 | ナショナル セミコンダクター コーポレーション | HOT(hybridorientationtechnology)を選択的エピタキシーに関連して用いて移動度を改善する方法およびそれに関連する装置 |
JP2016529708A (ja) * | 2013-08-01 | 2016-09-23 | クアルコム,インコーポレイテッド | 異なる材料から基板上にフィンを形成する方法 |
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2006
- 2006-10-27 JP JP2006292073A patent/JP2008108999A/ja active Pending
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