CN106537554A - 包括鳍松弛的半导体装置的制造方法及相关结构 - Google Patents

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Abstract

半导体结构的制造方法涉及具有不同应力/应变状态的finFET的鳍的形成。可采用一种应力/应变状态的鳍形成n型finFET，可采用另一种应力/应变状态的鳍形成p型finFET。具有不同应力/应变状态的鳍可通过半导体材料的公共层制造。通过使用这种方法制造半导体结构和装置。

Description

包括鳍松弛的半导体装置的制造方法及相关结构
相关申请的交叉引用
本申请要求于2014年5月8日提交的题目为“包括鳍松弛的半导体装置的制造方法及相关结构(METHOD FOR FABRICATING A SEMICONDUCTOR DEVICE INCLUDING FINRELAXATION,AND RELATED STRUCTURES)”的申请序列号为14/272,660的美国专利申请的申请日的权益。
技术领域
本公开的实施例涉及可用于制造在半导体衬底上的公共层中具有不同应力状态的n型场效应晶体管和p型场效应晶体管的方法并涉及使用这种方法制造的半导体结构和装置。
背景技术
诸如微处理器和存储器装置等半导体装置采用固态晶体管作为其集成电路的基本的主要操作结构。在半导体结构和装置中通常采用的一种类型晶体管是场效应晶体管(FET)，其通常包括源极接触部、漏极接触部和一个或多个栅极接触部。半导体沟道区在源极接触部和漏极接触部之间延伸。一个或多个pn结被限定在源极接触部和栅极接触部之间。栅极接触部与沟道区的至少一部分相邻，并且沟道区的导电性通过电场的存在来改变。因此，通过向栅极接触部施加电压在沟道区内产生电场。因此，例如，当电压被施加到栅极接触部时，电流可通过沟道区从源极接触部流经晶体管至漏极接触部，但是在电压没有被施加到栅极接触部的情况下，电流可不从源极接触部流经晶体管至漏极接触部。
近来，已经开发采用被称为“鳍(fin)”的离散、细长的沟道结构的场效应晶体管(FET)。这种晶体管在本领域中经常被称为“finFET(鳍式场效应晶体管)”。在本领域中已经提出许多不同结构的finFET。
finFET的细长沟道结构或鳍包括可以是掺杂n型或p型的半导体材料。还已经证明的是，当n型半导体材料处于张应力的状态时，n型掺杂半导体材料的导电性可得到提高，并且当p型半导体材料处于压应力的状态时，p型半导体材料的导电性可得到提高。
贝德尔(Bedell)等人的于2012年5月1日公告的专利号为8，169，025的美国专利公开了包括在一个轴上具有应变的应变半导体层的半导体装置和制造方法。在半导体层中形成长鳍和短鳍使得长鳍具有沿着一个轴的应变长度。n型晶体管在长鳍上形成，并且p型晶体管在至少一个短鳍上形成。
发明内容
在一些实施例中，本公开包括半导体装置的制造方法。根据公开的实施例，一个或多个第一鳍可在应变半导体材料的层中形成。应变半导体材料的层可被设置在基础衬底上的绝缘层上方。一个或多个第一鳍可具有临界长度LC以下的长度。在形成一个或多个第一鳍后，可进行热处理使得在一个或多个第一鳍内的应力松弛。一个或多个第二鳍也可在应变半导体材料的层中形成。根据一些实施例，一个或多个第二鳍可具有临界长度LC以上的长度。根据进一步实施例，一个或多个第二鳍可在进行热处理后形成。
附图说明
虽然本说明书以特别指出并清楚要求保护被认为是本发明的实施例的内容的权利要求结束，但是当结合附图阅读时，可以从本公开的实施例的一些示例的描述中更容易地确定本公开的实施例的优点，其中：
图1是包括在基础衬底上的绝缘层上方的应变半导体材料层的多层衬底的示意性说明的截面侧视图；
图2是在应变半导体材料层中已经限定多个第一鳍结构和多个第二鳍结构后图1的多层衬底的部分的示意性说明的俯视图；
图3是图2的衬底的部分的示意性说明的截面侧视图并且示出其具有不同长度的两个鳍结构；
图4和图5类似于图3，但是说明在对多层衬底进行热处理过程之后鳍结构的松弛；
图6类似于图3，但是说明处于应变状态中的一个鳍和处于松弛状态中的一个鳍；
图7-图10是类似于图6的简化的截面侧视图并且说明将应力和应变诱导到图6中示出的松弛的鳍中；
图11是在应变半导体材料的层中已经限定多个第一鳍结构后类似于图1的另一多层衬底的部分的示意性说明的俯视图；
图12是图11的衬底的部分的示意性说明的截面侧视图并且示出其一个鳍结构；
图13是说明在对图11和图12的结构进行热处理过程以松弛其鳍后的结构的类似于图11的俯视图热处理过程；
图14是图13的衬底的部分的示意性说明的截面侧视图并且示出其松弛的鳍结构；
图15类似于图14，并示出在将应力和应变诱导到图14所示的鳍结构中后的鳍。
图16是类似于图13的俯视图，但是其进一步说明在其上的多个第二鳍结构的形成，使得结构包括具有不同的应力/应变状态的鳍结构；
图17是图16的衬底的部分的示意性说明的截面侧视图并且示出其具有不同的应力/应变状态的两个鳍结构；以及
图18说明finFET的示例结构。
具体实施方式
下面参照附图描述本公开的实施例。本文提供的图示并不意味着是任何特定半导体结构或装置的实际视图，而仅是用于描述本公开的实施例的理想化表示。附图未按比例绘制。
在说明书和权利要求中的术语第一和第二用于区分类似的元件。
如本文所使用的术语“鳍”是指具有长度、宽度和高度的细长的、三维有限的和有界体积的半导体材料，其中长度大于宽度。在一些实施例中，鳍的宽度和高度可随着鳍的长度变化。
下面参照附图描述可用于制造半导体装置的方法。如下面进一步详细讨论的，方法总体涉及至少一个第一鳍在将绝缘层覆盖在基础衬底上的应变半导体材料的层中形成。在形成至少一个第一鳍之后，可进行热处理以使至少一个第一鳍内的应力松弛。至少一个第二鳍也可在应变半导体材料的层中形成。至少一个第二鳍可以具有比第一鳍结构更长的长度，使得第二鳍在用于松弛至少一个第一鳍的热处理期间不松弛，或者至少一个第二鳍可在进行热处理后形成以避免松弛所述至少一个第二鳍。
图1说明可在本公开的实施例中采用的多层衬底100的示例。如图1所示，多层衬底100可包括将绝缘层104覆盖在基础衬底106上的应变半导体材料102的层。
基础衬底106可包括例如半导体材料(例如硅、锗、III-V半导体材料等)、陶瓷材料(例如氧化硅、氧化铝、碳化硅等)、或金属材料(例如钼等)的管芯或晶片。在一些实施例中，衬底106可以具有单晶或多晶微结构。在其它实施例中，基础衬底106可以是非晶的。基础衬底106可具有范围从约400μm至约900μm(例如，约750μm)的厚度。
绝缘层104可包括在本领域中通常被称为“埋氧层”或“BOX”。例如，绝缘层104可包括氧化物、硝酸盐或氮氧化物。绝缘层104可以是晶体的或非晶的。在一些实施例中，绝缘层104可包括玻璃，例如硼磷硅酸盐(BPSG)玻璃。虽然在本公开的实施例中也可采用更厚或更薄的绝缘层104，但是绝缘层104可具有例如在约10nm和约50nm之间的平均层厚度。
例如，应变半导体材料102的层可包括应变硅、应变锗或应变III-V半导体材料的层。因此，如果半导体材料102以独立的、块状(bulk)形式存在，则半导体材料102可具有晶体结构，其呈现通常由各个半导体材料102的晶体结构呈现的松弛晶格参数以上(拉伸应变的)或以下(压缩应变的)的晶格参数。应变半导体材料102的层可具有约50nm或更薄或甚至约35nm或更薄的平均层厚度，但是在本公开的实施例中也可采用应变半导体材料102的更厚的层。
虽然在本领域中已知用于在例如图1所示的多层衬底100上提供半导体材料102的应变层的许多方法并且可在本公开的实施例中采用，但是半导体材料102的应变层可使用在本领域中被称为工艺的方法被提供在多层衬底100上。在这种工艺中，半导体材料102的层在升高的温度下通过在其间的绝缘层104被键合在基础衬底106上方。半导体材料102的层内的应力和应变在本质上可以拉伸或压缩。尽管由于绝缘层104和/或基础衬底106的组合厚度显著大于应变半导体材料102的层的厚度的事实，绝缘层104和/或基础衬底106内的抵消的应力和应变的大小可显著小于半导体材料102内的应力和应变的大小，但是抵消的应力和应变还可在绝缘层104和/或基础衬底106内产生。作为非限制性示例，当半导体材料102的层中的应力水平约为1.0GPa时，绝缘层104和/或基础衬底106中的应力可约为0.1MPa的量级。
如图2所示，一个或多个第一鳍108可在半导体材料102的层中形成。第一鳍108可通过使用诸如工业中通常采用的工艺诸如掩模和蚀刻工艺在半导体材料102的层中形成。虽然第一鳍108中的每一个可以旨在具有相同的类型(即，n型或p型)，但是第一鳍108可包括旨在成为n型finFET和p型finFET中的一个的鳍的鳍。
第一鳍108可具有临界长度LC以下的长度L1。如下面进一步具体讨论的，临界长度LC是在随后的热处理过程期间鳍108中的半导体材料102将松弛的长度。换言之，随后的热处理可在半导体材料102的晶格内的应力和应变通常不会松弛的条件下执行。然而，应力和应变可在具有临界长度LC以下的长度L1的第一鳍108中的离散体积内的半导体材料102中的随后的热处理过程期间松弛。
如图2所示，可选地，一个或多个第二鳍110也可在半导体材料102的层中形成。一个或多个第二鳍110可通过使用掩模和蚀刻工艺在半导体材料102的层中形成。在一些实施例中，第一鳍108和第二鳍110可以在公共掩模和蚀刻工艺中一起形成。虽然第二鳍110中的每一个可以旨在是相同类型(即，n型或p型)，但是第二鳍110可以包括旨在成为n型finFET和p型finFET中的一个的鳍的鳍。第二鳍110还可旨在是相对于第一鳍108的相反类型。换言之，如果第一鳍108是n型鳍，则第二鳍110可以是p型鳍。如果第一鳍108是p型鳍，则第二鳍110可以是n型鳍。
第二鳍110可具有在鳍108、110中的半导体材料102将在随后的热处理过程期间松弛的临界长度LC以上的长度L2。因此，在第一鳍108的晶格内的应力和应变将松弛的条件(例如时间、温度和压力)下执行的随后的热处理中，虽然在第二鳍110内的区域中可能存在至少一些可测量的松弛，但是第二鳍110的晶格内的应力和应变将不会完全松弛。
图3是沿图2的剖面线3-3截取的多层衬底100的部分的剖视图，并且说明一个第一鳍108的长度L1和一个第二鳍110的长度L2。第一鳍108和第二鳍110可具有比第一鳍108的长度L1和一个第二鳍110的长度L2小得多的高度和宽度。作为非限制性示例，鳍108、110可具有小于约0.1μm，小于约0.065μm或甚至小于约0.045μm的宽度和高度。例如，第一鳍108和第二鳍110的高度和宽度可分别在约30nm和约10nm之间。然而，在热处理期间第二鳍110在平行于长度L2的纵向方向上不会完全松弛，而在相同的热处理期间第一鳍108在平行于长度L1的纵向方向上确实至少基本上完全松弛。
作为非限制性示例，应变半导体材料102的层可包括拉伸应变硅层，绝缘层104可以包括氧化硅层。例如，氧化硅的绝缘层104上的拉伸应变硅可呈现大约1GPa和大约3GPa之间的应力。在这种实施例中，例如，临界长度LC可以是约1.0μm。在这种情况下，作为示例，第一鳍108的长度L1可小于约1μm、小于约0.5μm或者甚至小于约0.3μm，第二鳍110的长度L2可大于约1.0μm、大于约1.5μm或甚至约2.0μm。
如图4所示，当在应变半导体材料102的层中切割预定长度L的鳍108、110时，应变集中在位于预定长度L的鳍108、110的相对纵向端部下方的绝缘层104的部分114(虚线内的区域)中被观察到。这种应变集中可足以通过在适度升高的温度下进行可导致鳍108、110在平行于长度L的纵向方向上松弛的热处理来诱发绝缘层104的局部变形(例如粘性流动、蠕变)。例如，当具有约0.5μm的长度L的鳍108、110内的应变半导体材料102内的应力约为1GPa时，在位于鳍108、110的纵向端部下面的绝缘层104的部分114中诱发的应力的大小可在约100MPa以上。这种绝缘层104的部分114内应力的增加的大小可足以在热处理过程期间在绝缘层104中诱发粘性流动、蠕变或其它形式的局部变形，该热处理过程可使得鳍108、110的覆盖部分松弛。
例如，图5说明在热处理期间的中间阶段处的图4的鳍108、110。如图5所示，鳍108、110的纵向端部112已松弛(如由较不密集的点画所示)，而鳍108、110的纵向中间部分113仍然处于应变状态。其中应变集中在松弛鳍108、110下方的绝缘层104的区域部分114已经在保持在应变状态的鳍108、110的中间部分113下方朝鳍108、110的中心向内迁移。
申请人已经观察到用于至少基本上完全地并且均匀地松弛鳍108、110的热处理的处理参数取决于鳍长度L。鳍108、110的长度越长，在热处理期间完全松弛鳍108、110所需的热预算越高。作为结果，申请人已经获得相对于已知现有技术具有更长长度的至少基本上完全和均匀松弛的鳍。
松弛应力区所需的热处理持续时间可通过大致Δt～5.η.Δσ/(σ.Y)来估算，其中η是粘度，σ是初始应力，Δσ是应力损失以及Y是杨氏模量(～100GPa)。由于目标是完全松弛，所以Δσ＝σ，则松弛时间为Δt～5.η/Y。
以下表格描述了对于致密SiO2的不同T°松弛50nm区和1μm长的鳍的典型时间。
从该表中清楚地看出，在1000℃以下的T°下松弛1μm的鳍需要不太适合于工业制造的处理时间。
使用降低BOX粘度的技术能够在维持相似的处理时间的同时每降低η10倍将退火T°减少100℃。
另外，有可能调整热处理过程的参数以便在不需要完全松弛具有临界长度LC以上的长度L2的相对较长的第二鳍110的情况下，至少基本上完全地和均匀地松弛具有临界长度LC以下的长度L1的相对较短的第一鳍108。因此，在整个热处理过程中，拉伸或压应力和应变可在第二鳍110的至少大部分中获得压应力。作为结果，在进行热处理后，第一鳍108可具有第一晶格常数，并且第二鳍110可具有与在热处理后的第一鳍108的第一晶格常数不同的晶格常数。
本领域中已知用于调整绝缘层104以促进在热处理过程期间覆盖的第一鳍108的松弛的各种技术。
例如，在一些实施例中，绝缘层104可能不完全致密，并且可在热处理过程期间经历致密化。在热处理过程之前，绝缘层104可具有低于可通过在高于750℃的温度下热退火绝缘层104获得的密度的密度。非致密材料可具有基本上较低的粘度并且绝缘层104在其中的集中应力区域中在热退火工艺期间经历致密化的能力可促进在热处理过程期间覆盖的第一鳍108的松弛。
在一些实施例中，原子种类可在热处理过程之前被注入绝缘层104中，并且注入的原子种类的组成和浓度可被选择以降低绝缘层104的玻璃化转变温度和/或降低其粘度以促进在热处理过程期间绝缘层104的局部重新分布和覆盖的第一鳍108的松弛。作为非限制性示例，在热处理过程之前注入绝缘层104中的原子种类可包括硼和磷中的一种或两种。因此，在热处理过程的温度下其中具有注入元素的绝缘层104的粘度可相对于在没有注入的原子种类的情况下的绝缘层104的粘度降低。因此，第一鳍108在热处理过程期间的松弛可通过使用具有注入的原子种类的这种绝缘层104在相对较低的温度下来实现。
通过提高绝缘层104在热处理过程期间经历局部变形的能力，用于松弛鳍108中的纵向应力的热处理温度可被降低，和/或相对较长的鳍108可在给定的热处理温度下至少基本上完全松弛。
参照图6，热处理过程可在温度、压力和选定的时间下执行使得第一鳍108将至少基本上完全松弛，而第二鳍110的每一个的至少纵向部分(例如中间部分113)仍然处于应变状态。在整个热处理过程中，应变半导体材料102的层的未图案化区域也仍然处于应变状态。
作为非限制性示例，在应变半导体材料102的层包括拉伸应变硅层并且绝缘层104包括氧化硅层的实施例中，热处理可在约950℃至约1250℃之间的温度下在惰性气氛中进行约十小时(10小时)和约一分钟(1分钟)之间的时间。作为非限制性具体示例，热处理过程可以在约1050℃在惰性气氛中进行约一小时(1小时)或在约1150℃在惰性气氛中进行约五分钟(5分钟)。当热处理在高达约1250℃的温度下执行时，第二鳍110内的应力和应变可以是可维持的。当热处理在大约950℃和大约1250℃之间的温度下执行时，第一鳍108内的应力和应变可被松弛，该温度与互补金属氧化物半导体(CMOS)处理兼容。
长度小于约0.5μm的第一鳍108可在低至约600℃的热处理温度下松弛。当热处理在这种低温下进行时，只要第二鳍110的长度L2为大约1μm或更长，可保持第二鳍110的至少一部分内的应力和应变。
考虑到25nm厚的氧化硅绝缘层104和包括拉伸应变硅(Si)的35nm厚的应变半导体材料层102，作为第一鳍108的长度L1的函数的热处理工艺条件可如下表1所示：
表1
第一鳍长度(μm) 热处理温度(℃) 处理持续时间(mn)
1 1100 1小时
0.5 1100 30分钟
0.3 1100 15分钟
如前所述，半导体材料102的应变层还可包括压缩应变半导体层，诸如压缩应变硅锗(SiGe)层。绝缘体层104上的压缩应变SiGe可呈现出约0GPa至约-4GPa的应力。
考虑到包括氧化硅的25nm厚的绝缘体层104和30nm厚的压缩应变Si0.25Ge0.75层，作为长度L1的函数的热处理工艺条件可如下表2所示：
表2
第一鳍长度(μm) 热处理温度(℃) 处理持续时间(mn)
1 1100 1小时
0.5 1100 30分钟
0.3 1100 15分钟
如上表1和表2所示，对于具有较短长度L1的鳍108，第一鳍108的完全纵向应力松弛可在较低温度下获得。
在退火后，虽然应变可能保留在第二鳍110的每一个的至少一部分下方的绝缘层104中，但是在第一鳍108下方的绝缘层104内的应变也可至少基本上被减少或消除。
如果半导体材料102的层是拉伸应变层，则在热处理后第一鳍108可具有比第二鳍110小的晶格常数。在这种实施例中，例如，第一鳍108可用于形成p型finFET，第二鳍110可用于形成n型finFET。如果半导体材料102的层是压缩应变层，则在热处理后第一鳍108可具有比第二鳍110大的晶格常数。在这种实施例中，例如，第一鳍108可用于形成n型finFET，第二鳍110可用于形成p型finFET。
可能需要形成具有处于张应力状态的鳍的n型finFET，并且形成具有处于松弛状态或处于压应力状态的鳍的p型finFET。因此，在一些实施例中，第一鳍108和第二鳍110中具有最高晶格常数的任何一个可被选择并用于形成n型finFET的鳍，并且第一鳍108和第二鳍110中具有最低晶格常数的任何一个可被选择并用于形成p型finFET的鳍。
在其中应变半导体材料102的层包括拉伸应变半导体层的实施例中，第一鳍108的晶格可经历松弛，其特征在于第一鳍108内的半导体材料102的晶格常数减小。因此，第一鳍108内的晶格常数将低于第二鳍110内的晶格常数。在这种实施例中，p型finFET可通过使用第一鳍108形成，并且n型finFET可通过使用第二鳍110形成。n型finFET的性能可通过在其第二鳍110内存在拉伸应变得到提高，并且不会观察到通过使用第一鳍108制造的p型finFET的性能的劣化。另外，因为每一个第一鳍108的松弛可在第一鳍108的整个长度上至少基本上均匀，所以通过使用第一鳍108形成的p型finFET内的电子空穴的迁移率相对于已知的现有技术可能不会减小，并且几乎观察不到阈值电压(Vt)变化。
相反地，在应变半导体材料102的层包括压缩应变半导体层的实施例中，第一鳍108的晶格可经历松弛，其特征在于第一鳍108内的半导体材料102的晶格常数增加。因此，在热处理后第一鳍108的晶格常数将高于第二鳍110的晶格常数，并且p型finFET可通过使用第二鳍110形成，而n型finFET可通过使用第一鳍108形成。p型finFET的性能可通过在其第二鳍110内存在压缩应变得到提高，并且观察不到通过使用第一鳍108形成的n型finFET的性能的劣化。另外，因为第一鳍108的松弛可在第一鳍108的整个长度上至少基本上均匀，所以通过使用第一鳍108形成的n型finFET内的电子空穴的迁移率相对于已知的现有技术可能不会减小，并且不会观察到阈值电压(Vt)变化。
如前所述，在一些实施例中，应变半导体材料102的层可包括拉伸应变半导体层，诸如拉伸应变硅(Si)层。这种拉伸应变硅层可在其中呈现约1.3GPa以上的张应力。通过使用其中具有约1.3GPa的张应力的拉伸应变硅鳍形成的n型finFET内的电子迁移率可以比通过使用松弛硅鳍形成的n型finFET内的电子迁移率高约60％。
在本公开的一些实施例中，在进行热处理过程并松弛第一鳍108后，应力或应变可在第一鳍108内再次产生。在热处理过程后在第一鳍108内产生的应力或应变在本质上可与在热处理过程后保留在第二鳍110内的应力和应变相反。例如，如果第二鳍110在热处理后处于张应力和应变的状态，则压应力和应变可在第一鳍108内诱发(同时保持第二鳍110内的张应力和应变)。作为另一示例，如果第二鳍110在热处理后处于压应力和应变的状态，则张应力和应变可在第一鳍108内诱发(同时保持第二鳍110内的压应力和应变)。
作为具体的非限制性示例，在应变半导体材料102的层包括拉伸应变硅层的实施例中，在热处理过程后的第一鳍108中的松弛硅可通过使用本领域已知的如下面参照图7至图11所述的诸如氧化冷凝工艺或热混合工艺等工艺被转变为压缩应变硅锗(SiGe)。例如，S.拿卡哈瑞(Nakaharai)等人在应用物理学杂志(J.Appl.Phys.105:024515(2009))中公开的氧化冷凝工艺，其全部内容通过引用并入本文，可用于将第一鳍108中的拉伸应变硅转变成压缩应变硅锗(SiGe)。
如图7所示，第一鳍108或第二鳍110可用掩模材料116掩蔽，并且第一鳍108和第二鳍110中的另一个可通过掩模材料116暴露。在图7至图10所示的实施例中，第二鳍110已经用掩模材料116掩蔽，而第一鳍108通过掩模材料116保持暴露。掩模材料116还可覆盖应变半导体材料102的层的其它部分。例如，掩模材料116可包括二氧化硅层、氮化硅层或氮氧化硅层，并且可通过使用沉积工艺沉积在多层衬底100上方。然后常规的光刻工艺可被执行以选择性地蚀刻穿过掩模材料116的选定部分以在其中形成开口。在一些实施例中，掩模材料116可在形成鳍108、110前在应变半导体材料102的层上方沉积，并且单一蚀刻工艺可用于蚀刻穿过掩模材料116和半导体材料102的层以图案化掩模材料116并同时形成第一鳍108。例如，掩模材料116和应变半导体材料102的层的蚀刻可通过等离子体蚀刻来执行。
如前所述，第一鳍108在热处理过程后可以包括松弛硅(Si)，而第二鳍110在热处理过程后包括拉伸应变硅(Si)。
如图8所示，硅锗合金118的外延层可被外延地沉积在通过掩模材料116暴露的鳍108、110的任意一个上方。在图7至图10所示的实施例中，外延硅锗合金被示出沉积在第一鳍108上方。掩模材料116防止硅锗合金沉积在第二鳍110上。
在将硅锗合金沉积在第一鳍108上后，氧化冷凝工艺或热混合工艺可被执行以将锗原子引入第一鳍108中并且将在图8中用点画表示的第一鳍108的松弛硅转变为在图9中用交叉阴影表示的应变SiGe合金。在氧化冷凝工艺或热混合工艺后，氧化硅层可在第一鳍108的表面处存在，并且任何这种氧化硅层和掩模材料116可被去除以形成包括压缩应变SiGe第一鳍108和拉伸应变硅(Si)第二鳍110的如图10所示的结构。
因此，如上参照图7至图10所述，虽然第二鳍110处于张应力和应变，但是压应力和应变可在进行松弛第一鳍108的热处理过程后被诱导到第一鳍108中。在第一鳍108中存在压缩应变可提高可使用第一鳍108形成的p型finFET的性能。
如上所述，在一些实施例中，应变半导体材料102的层可包括压缩应变半导体层，诸如压缩应变硅锗(Si0.75Ge0.25)层。这种压缩应变硅层可在其中呈现约-1.6GPa以上的压应力。通过使用其中具有约-1.6GPa的压应力的压缩应变SiGe鳍形成的p型finFET内的空穴迁移率可比通过使用松弛SiGe鳍形成的p型finFET内的空穴迁移率高约100％。对于Si0.8Ge0.2，迁移率增加约60％完全应变(Ref Khakifirooz，EDL 2013)。
在本公开的一些实施例中，虽然第一鳍108和第二鳍110的尺寸和/或形状可在热处理过程后被改变，但是以这种方式以便保持其中的各个应力和应变。例如，可选地，第二鳍110的长度L2可在使用掩模和蚀刻工艺后被减小。例如，第二鳍110的长度L2可被减小到与热处理过程后的第一鳍108的长度L1基本相似的水平。
在以上讨论的实施例中，至少初始地形成一个或多个第二鳍110使得它们在热处理过程期间具有临界长度LC以上的长度L2从而热处理将不会消除第二鳍110内的纵向应力。在这种实施例中，第二鳍110可在进行热处理之前或之后形成。因此，第二鳍110可有利地与第一鳍108一起同时形成。
在另外的实施例中，可初始地形成临界长度LC以下的长度L2的一个或多个第二鳍110，但是在首先形成第一鳍108并且进行热处理过程后，使得第二鳍110不被暴露于热处理过程。在图11至图17中示出这种方法。在这种实施例中，由于直到在进行松弛第一鳍108的热处理后才形成第二鳍110，因此第二鳍110的纵向应力和应变被保持。
如图11和图12所示，例如，第一鳍108可通过使用本文先前所述的掩模和蚀刻工艺被限定在应变半导体材料102的层中。第一鳍108可具有也如前所述的临界长度LC以下的长度L1。
参照图13和图14，在形成第一鳍108后和在形成任何第二鳍110之前，热处理过程可如本文先前所述被进行以便至少基本上松弛第一鳍108内的应变半导体材料102(由较低密度的点画表示)且不松弛应变半导体材料102的层的剩余部分。
如图15所示，在松弛第一鳍108内的应变半导体材料后，应力和/或应变可在第一鳍108的半导体材料中诱导(在图15中通过交叉阴影表示)。在热处理过程后在第一鳍108内产生的应力或应变在本质上可与在热处理过程之后保留在应变半导体材料102的剩余部分内的应力和应变相反。例如，如果应变半导体材料102的剩余部分在热处理后处于张应力和应变的状态，则压应力和应变可在第一鳍108内诱发(同时保持半导体材料102的其余部分内的张应力和应变)。作为另一个示例，如果应变半导体材料102的剩余部分在热处理后处于压应力和应变的状态，则张应力和应变可在第一鳍108内诱发张应力(同时保持半导体材料102的其余部分内的压应力和应变)。
作为非限制性示例，先前参考图7至图10描述的方法可用于将第一鳍108内的松弛硅转变为第一鳍108内的应变SiGe。
如图16和图17所示，在执行松弛第一鳍108的热处理过程后，第二鳍110可在应变半导体材料102的层中形成。第二鳍110可通过使用如前所述的掩模和蚀刻工艺形成并且可具有长度L2。如前所述，在进行如参考如图11至图17所述的热处理过程后形成第二鳍110的实施例中，第二鳍110可以具有大于、等于或小于临界长度LC的长度L2。此外，在这种实施例中，可选地，第二鳍110可具有等于第一鳍108的长度L1的长度L2。
在如本文以上所述形成第一鳍108和第二鳍110后，n型finFET和p型finFET中的一个可通过使用第一鳍108或第二鳍110中的任意一个形成，并且n型finFET和p型finFET中的另一个可通过使用第一鳍108或第二鳍110中的另一个形成。例如，n型finFET可通过使用第一鳍108形成，并且p型finFET可通过使用第二鳍110中形成。作为另一个示例，p型finFET可通过使用第一鳍108形成，并且n型finFET可通过使用第二鳍110中形成。在一些实施例中，n型finFET可通过使用处于拉伸应变的状态的第一鳍108和第二鳍110的任何一个来形成，并且p型finFET可通过使用处于松弛状态或压缩应变状态的第一鳍108和第二鳍110的任何一个来形成。在一些实施例中，p型finFET可通过使用处于压缩应变的状态的第一鳍108和第二鳍110的任何一个来形成，并且n型finFET可通过使用处于松弛状态或压缩应变状态的第一鳍108和第二鳍110的任何一个来形成。
图18说明根据本公开的实施例的可通过使用第一鳍108和/或第二鳍110制造的finFET结构的简化示例性实施例。应当注意的是，在本领域中已知许多不同的finFET结构并可根据本公开的实施例被采用，并且在图18中说明的finFET结构仅被阐述为这种finFET结构的示例。
如图18所示，finFET120包括源极区122、漏极区124和在源极区122和漏极区124之间延伸的沟道。沟道通过诸如第一鳍108或第二鳍110的鳍限定并且包括鳍，诸如第一鳍108或第二鳍110。在一些实施例中，源极区122和漏极区124可包括鳍108、110的纵向端部或通过鳍108、110的纵向端部限定。导电栅极126在在源极区122和漏极区124之间的鳍108、110的至少一部分上方延伸并邻近在源极区122和漏极区124之间的鳍108、110的至少一部分。栅极126可以通过介电材料128与鳍108、110分离。栅极126可包括多层结构，并且可包括半导体和/或导电层。包括诸如导电硅化物的金属、金属化合物或两者的低电阻层可被沉积在源极区122和/或漏极区124上方以与其形成电接触。
因此有利地，沟道中的张应力可增大nFET性能并减小阈值电压，而沟道中的压应力可增大pFET性能并减小阈值电压。对于一些功能，因为需要高性能所以应变装置是有益的，而且对于一些其它功能，性能不那么重要，但高阈值电压是有益的。利用本发明，用户可以选择哪个装置是应变的而哪个不是。例如，本发明可有利地被用于并入同一电路中：
-具有拉伸应变nFET和压缩应变pFET的超快逻辑逻辑部件
-具有松弛nFET和pFET的SRAM部件(较低漏电)。
在下面阐述本公开的另外的非限制性示例实施例。
实施例1：一种半导体装置的制造方法，其包括：在覆盖基础衬底上的绝缘层的应变半导体材料的层中形成至少一个第一鳍，至少一个第一鳍具有临界长度LC以下的长度；在形成至少一个第一鳍后，进行使得在具有临界长度LC以下的长度的至少一个第一鳍内的应力松弛的热处理；以及在应变半导体材料的层中形成至少一个第二鳍；其中至少一个第二鳍具有临界长度LC以上的长度，或者在进行热处理后形成至少一个第二鳍。
实施例2：根据实施例1所述的方法，其中在进行热处理后至少一个第一鳍具有第一晶格常数，并且至少一个第二鳍具有不同于第一晶格常数的第二晶格常数，并且其中方法进一步包括：形成n型场效应晶体管，其包括从至少一个第一鳍和至少一个第二鳍中选择的一个鳍，该一个鳍具有最高晶格常数；以及形成p型场效应晶体管，其包括从至少一个第一鳍和至少一个第二鳍中选择的另一个鳍，该另一个鳍具有最低晶格常数。
实施例3：根据实施例1或2所述的方法，其中应变半导体材料的层处于张应力的状态。
实施例4：根据实施例1至实施例3中的任意一项所述的方法，其中应变半导体材料的层包括拉伸应变硅层。
实施例5：根据实施例1至实施例4中的任意一项所述的方法，其中其进一步包括形成具有至少1μm的长度的至少一个第二鳍。
实施例6：根据实施例1至实施例4中的任意一项所述的方法，其进一步包括形成具有小于1μm长度的至少一个第一鳍。
实施例7：根据实施例1至实施例4中的任意一项所述的方法，其中进行热处理包括在惰性气氛中在950℃和1250℃之间的温度下执行5分钟至10小时的热处理。
实施例8：根据实施例2所述的方法，其进一步包括在进行热处理后且在形成包括至少一个第一鳍和至少一个第二鳍的另一个的p型场效应晶体管前执行以下操作：在至少一个第一鳍和至少一个第二鳍的另一个上沉积外延硅锗合金；执行氧化冷凝工艺以将锗原子引入到至少一个第一鳍和至少一个第二鳍的另一个中并且在至少一个第一鳍和至少一个第二鳍的另一个的表面上形成氧化硅层；和去除氧化硅层。
实施例9：根据实施例8所述的方法，其进一步包括在将外延硅锗合金沉积在至少一个第一鳍和至少一个第二鳍的另一个上方前，掩模至少一个第一鳍和至少一个第二鳍的一个。
实施例10：根据实施例1或2所述的方法，其中应变半导体材料的层处于压应力的状态。
实施例11：根据实施例10所述的方法，其中应变半导体材料的层包括压缩应变硅-锗层。
实施例12：根据实施例10或11所述的方法，其进一步包括形成至少1μm的长度的至少一个第二鳍。
实施例13：根据实施例10至实施例12中的任意一项所述的方法，其进一步包括形成小于1μm的长度的至少一个第一鳍。
实施例14：根据实施例10至实施例13中的任意一项所述的方法，其中进行热处理包括在惰性气氛中在950℃和1250℃之间的温度下执行1分钟至10小时的热处理。
实施例15：根据实施例1至实施例14中的任意一项所述的方法，其中进行热处理进一步包括增加绝缘层的密度
实施例16：根据实施例1至实施例15中的任意一项所述的方法，其进一步包括在形成至少一个第一鳍前将离子注入到绝缘层中并且通过使用注入的离子来降低绝缘层的粘度。
因为上述本公开的示例实施例仅是通过权利要求及其法律等同物的范围限定的本发明的实施例的示例，所以这些实施例不限制本发明的范围。任何等同的实施例旨在本发明的范围内。实际上，除了本文所示和所述的元件之外，诸如所述元件的可选有用组合，本发明的各种变型，对于本领域技术人员将从该描述中变得显而易见。换言之，本文描述的一个示例实施例的一个或多个特征可以与本文描述的另一示例实施例的一个或多个特征组合以提供本发明的另外实施例。这种变型和实施例也旨在落入所附的权利要求的范围内。

Claims (20)

1.一种半导体装置的制造方法，其包括：
在覆盖基础衬底上的绝缘层的应变半导体材料的层中形成至少一个第一鳍，所述至少一个第一鳍具有临界长度LC以下的长度；
在形成所述至少一个第一鳍后，进行使得在具有临界长度LC以下的长度的所述至少一个第一鳍内的应力松弛的热处理；以及
在所述应变半导体材料的层中形成至少一个第二鳍；
其中所述至少一个第二鳍具有所述临界长度LC以上的长度，或者在进行所述热处理后形成所述至少一个第二鳍。
2.根据权利要求1所述的方法，其中在进行所述热处理后所述至少一个第一鳍具有第一晶格常数，并且所述至少一个第二鳍具有不同于所述第一晶格常数的第二晶格常数，并且其中所述方法进一步包括：
形成n型场效应晶体管，其包括从所述至少一个第一鳍和所述至少一个第二鳍中选择的一个鳍，所述一个鳍具有最高晶格常数；以及
形成p型场效应晶体管，其包括从所述至少一个第一鳍和所述至少一个第二鳍中选择的另一个鳍，所述另一个鳍具有最低晶格常数。
3.根据权利要求2所述的方法，其中所述应变半导体材料的层处于张应力的状态。
4.根据权利要求3所述的方法，其中所述应变半导体材料的层包括拉伸应变硅层。
5.根据权利要求1至权利要求4中的任意一项所述的方法，其进一步包括形成具有至少1μm的长度的所述至少一个第二鳍，以及形成具有小于1μm的长度的所述至少一个第一鳍。
6.根据权利要求1至权利要求4中的任意一项所述的方法，其中进行所述热处理包括在惰性气氛中在950℃和1250℃之间的温度下执行所述热处理1分钟至10小时的时间。
7.根据权利要求2至权利要求4中的任意一项所述的方法，其进一步包括在进行所述热处理后并且在形成包括所述至少一个第一鳍和所述至少一个第二鳍的所述另一个的所述p型场效应晶体管前执行以下操作：
在所述至少一个第一鳍和所述至少一个第二鳍的所述另一个上沉积外延硅锗合金；
执行氧化冷凝工艺以将锗原子引入到所述至少一个第一鳍和所述至少一个第二鳍的所述另一个中并且以在所述至少一个第一鳍和所述至少一个第二鳍的所述另一个的表面上形成氧化硅层；以及
去除所述氧化硅层。
8.根据权利要求7所述的方法，其进一步包括在将所述外延硅锗合金沉积在所述至少一个第一鳍和所述至少一个第二鳍的所述另一个上之前，掩模所述至少一个第一鳍和所述至少一个第二鳍的所述一个。
9.根据权利要求1所述的方法，其中所述应变半导体材料的层处于压应力的状态。
10.根据权利要求9所述的方法，其中所述应变半导体材料的层包括压缩应变硅-锗层。
11.根据权利要求9所述的方法，其进一步包括形成具有至少1μm的长度的所述至少一个第二鳍，以及形成具有小于1μm的长度的所述至少一个第一鳍。
12.根据权利要求9至权利要求11中的任意一项所述的方法，其中进行所述热处理包括在惰性气氛中在950℃和1250℃之间的温度下执行所述热处理在10小时和1分钟之间的时间。
13.根据权利要求1所述的方法，其中进行所述热处理进一步包括增加所述绝缘层的密度。
14.根据权利要求13所述的方法，其中在进行所述热处理后所述至少一个第一鳍具有第一晶格常数，并且所述至少一个第二鳍具有不同于所述第一晶格常数的第二晶格常数，所述方法进一步包括：
形成n型场效应晶体管，其包括从所述至少一个第一鳍和所述至少一个第二鳍中选择的一个鳍，所述一个鳍具有最高晶格常数；以及
形成p型场效应晶体管，其包括从所述至少一个第一鳍和所述至少一个第二鳍中选择的另一个鳍，所述另一个鳍具有最低晶格常数。
15.根据权利要求14所述的方法，其中所述应变半导体材料的层包括拉伸应变硅层，所述方法进一步包括在进行所述热处理后并且在形成包括所述至少一个第一鳍和所述至少一个第二鳍的另一个的所述p型场效应晶体管前执行以下操作：
在所述至少一个第一鳍和所述至少一个第二鳍的另一个上沉积外延硅锗合金；
执行氧化冷凝工艺以将锗原子引入到所述至少一个第一鳍和所述至少一个第二鳍的另一个中并且以在所述至少一个第一鳍和所述至少一个第二鳍的所述另一个的表面上方形成氧化硅层；以及
去除所述氧化硅层。
16.根据权利要求15所述的方法，其进一步包括在将所述外延硅锗合金沉积在所述至少一个第一鳍上之前，掩模所述至少一个第二鳍。
17.根据权利要求1所述的方法，其进一步包括在形成至少一个第一鳍之前将离子注入到绝缘层中并且通过使用注入的离子来降低绝缘层的粘度。
18.根据权利要求17所述的方法，其中在进行所述热处理后所述至少一个第一鳍具有第一晶格常数，并且所述至少一个第二鳍具有不同于所述第一晶格常数的第二晶格常数，所述方法进一步包括：
形成n型场效应晶体管，其包括从所述至少一个第一鳍和所述至少一个第二鳍中选择的一个鳍，所述一个鳍具有最高晶格常数；以及
形成p型场效应晶体管，其包括从所述至少一个第一鳍和所述至少一个第二鳍中选择的另一个鳍，所述另一个鳍具有最低晶格常数。
19.根据权利要求18所述的方法，其中所述应变半导体材料的层包括拉伸应变硅层，所述方法进一步包括在进行所述热处理后并且在形成包括所述至少一个第一鳍和所述至少一个第二鳍的另一个的所述p型场效应晶体管前执行以下动作：
在所述至少一个第一鳍和所述至少一个第二鳍的另一个上沉积外延硅锗合金；
执行氧化冷凝工艺以将锗原子引入到所述至少一个第一鳍和所述至少一个第二鳍的另一个中并且以在所述至少一个第一鳍和所述至少一个第二鳍的另一个的表面上方形成氧化硅层；以及
去除所述氧化硅层。
20.根据权利要求19所述的方法，其进一步包括在将所述外延硅锗合金沉积在所述至少一个第一鳍和所述至少一个第二鳍的所述另一个上之前，掩模所述至少一个第一鳍和所述至少一个第二鳍中的一个鳍。
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