KR20110088141A - 반도체 장치 및 그 제조방법 - Google Patents
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Abstract
본 발명은 반도체 장치의 집적도가 증가하더라도 게이트와 기판 사이의 전계가 증가하는 것을 방지할 수 있는 반도체 장치 및 그 제조방법을 제공하기 위한 것으로, 이를 위한 본 발명의 반도체 장치는 기판 상의 게이트전극; 상기 게이트전극 양측 상기 기판에 형성된 소스 및 드레인영역; 및 상기 기판과 상기 게이트전극 사이에 개재되어 상기 소스 및 드레인영역과 접하는 전계완충막을 포함하고 있으며, 상술한 본 발명에 따르면, 게이트(또는 게이트전극)와 기판 사이에 전계완충막을 구비함으로써, 반도체 장치의 집적도가 증가하더라도 게이트와 기판 사이에서 전계가 증가하는 것을 방지할 수 있는 효과가 있다.
Description
본 발명은 반도체 장치의 제조 기술에 관한 것으로, 특히 게이트와 기판 사이의 전계를 완화시킬 수 있는 반도체 장치 및 그 제조방법에 관한 것이다.
매몰채널(Buried channel)을 갖는 반도체 장치 예컨대, 트랜지스터에서 주로 발생하는 펀치쓰루(punch through)에 기인한 특성 열화를 방지하기 위해 최근 트랜지스터가 표면채널(Surface channel)을 갖도록 게이트전극으로 사용되는 폴리실리콘막이 기판과 서로 상보적인 도전형을 갖도록 형성하고 있다. 즉, NMOS 트랜지스터에서는 P형 기판과 N형 폴리실리콘막을 사용하고, PMOS 트랜지스터에서는 N형 기판과 P형 폴리실리콘막을 사용하고 있다.
도 1은 종래기술에 따른 반도체 장치를 도시한 단면도이다.
도 1에 도시된 바와 같이, 종래기술에 따른 반도체 장치는 기판(11) 상에서 게이트절연막(12), 게이트전극(13) 및 게이트하드마스크막(16)이 순차적으로 적층된 적층구조물인 게이트(15), 게이트(15) 양측벽에 형성된 스페이서(16) 및 게이트(15) 양측 기판(11)에 형성된 소스 및 드레인영역(17)으로 이루어진다. 이때, 게이트(15) 아래 소스 및 드레인영역(17) 사이의 기판(11) 표면에 채널(C)이 형성된다.
종래기술에 따른 반도체 장치는 표면채널을 갖기 때문에 펀치쓰루에 기인한 반도체 장치의 특성 열화는 방지할 수 있다. 하지만, 채널(C)이 표면에 형성됨에 따라 문턱전압이 변동되고, 전하이동도(carrier mobility)가 저하되는 문제점이 발생한다.
구체적으로, 반도체 장치의 집적도가 증가함에 따라 게이트(15) 특히, 게이트전극(13)과 기판(11) 사이의 전계(E-field)가 증가하게 된다. 게이트(15)와 기판(11) 사이의 전계 증가가 증가할수록 게이트(15) 가장자리에서 열전자(Hot carrier 또는 Hot electron)가 쉽게 생성된다. 이때, 생성된 열전자가 게이트절연막(12)에 포획되어 반도체 장치의 문턱전압을 변동시키는 문제점을 유발한다.
또한, 게이트(15)와 기판(11) 사이의 전계가 증가할수록 게이트절연막(12)과 기판(11)이 접하는 경계면에서의 전하산란(carrier scattering)현상이 심화되어 채널(C)에서의 전하이동도가 저하되는 문제점이 발생한다. 또한, 통상적으로 게이트절연막(12)과 기판(11)은 서로 다른 격자상수를 갖기 때문에 이들이 접하는 경계면에 다수의 결합(defect)이 존재하여 전하산란현상에 기인한 전하이동도 저하가 더욱더 심화되는 문제점이 있다. 이처럼, 채널(C)에서의 전하이동도 저하는 반도체 장치의 온(On)특성 열화 예컨대, 동작전류(operation current)을 감소시키는 문제점을 유발한다.
상술한 게이트(15)와 기판(11) 사이의 전계 증가에 기인한 문제점은 반도체 장치의 집적도가 증가할수록 더욱더 심화된다. 이는, 반도체 장치의 집적도가 증가할수록 게이트절연막(12)의 두께는 점차 감소하기 때문이다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 반도체 장치의 집적도가 증가하더라도 게이트와 기판 사이의 전계가 증가하는 것을 방지할 수 있는 반도체 장치 및 그 제조방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 일 측면에 따른 본 발명의 반도체 장치는 기판 상의 게이트전극; 상기 게이트전극 양측 상기 기판에 형성된 소스 및 드레인영역; 및 상기 기판과 상기 게이트전극 사이에 개재되어 상기 소스 및 드레인영역과 접하는 전계완충막을 포함한다. 또한, 상기 전계완충막과 상기 게이트전극 사이에 개재된 게이트절연막을 더 포함할 수 있다.
상기 전계완충막은 상기 기판과 서로 다른 저항을 가질 수 있다. 구체적으로, 상기 전계완충막의 저항이 상기 기판의 저항보다 큰 것이 바람직하다. 또한, 상기 전계완충막은 상기 기판과 동일한 물질일 수 있다. 또한, 상기 전계완충막은 상기 기판과 서로 다른 결정상태를 가질 수 있다. 구체적으로, 상기 기판은 단결정상태를 갖고, 상기 전계완충막은 비정질상태를 가질 수 있다. 일례로, 상기 기판은 단결정실리콘기판을 포함하고, 상기 전계완충막은 비정질실리콘막을 포함할 수 있다.
상기 기판과 상기 게이트전극은 서로 상보적인 도전형을 갖는 것이 바람직하다.
상기 목적을 달성하기 위한 다른 일 측면에 따른 본 발명의 반도체 장치 제조방법은, 기판상에 전계완충막을 형성하는 단계; 상기 전계완충막 상에 게이트절연막과 게이트전극이 순차적으로 적층된 게이트를 형성하는 단계; 상기 게이트 양측 상기 전계완충막 및 상기 기판에 소스 및 드레인영역을 형성하는 단계를 포함한다.
상기 전계완충막은 상기 기판과 서로 다른 저항을 갖는 물질로 형성할 수 있다. 구체적으로, 상기 전계완충막은 상기 기판의 저항보다 상기 전계완충막의 저항이 더 큰 물질로 형성할 수 있다. 또한, 상기 전계완충막은 상기 기판과 동일한 물질로 형성할 수 있다. 또한, 상기 전계완충막은 상기 기판과 서로 다른 결정상태를 갖는 물질로 형성할 수 있다. 구체적으로, 상기 기판은 단결정상태를 갖고, 상기 전계완충막은 비정질상태를 가질 수 있다. 일례로, 상기 기판은 단결정실리콘기판을 포함하고, 상기 전계완충막은 비정질실리콘막을 포함할 수 있다.
상기 소스 및 드레인영역을 형성하기 이전에, 상기 게이트 양측으로 노출된 상기 전계완충막을 결정화시키는 단계를 더 포함할 수 있다. 이때, 상기 결정화는 엑시머 레이져 어닐링법을 사용하여 실시할 수 있다.
상기 게이트전극은 상기 기판과 서로 상보적인 도전형을 갖도록 형성하는 것이 바람직하다.
상술한 과제 해결 수단을 바탕으로 하는 본 발명은, 게이트(또는 게이트전극)와 기판 사이에 전계완충막을 구비함으로써, 반도체 장치의 집적도가 증가하더라도 게이트와 기판 사이에서 전계가 증가하는 것을 방지할 수 있는 효과가 있다.
이를 통해, 본 발명은 게이트와 기판 사이의 전계증가에 기인한 문턱전압 변동 및 전하이동도 저하를 방지할 수 있는 효과가 있다.
또한, 본 발명은 전계완충막을 구비함으로써, 전계완충막으로 인해 채널이 전계완충막의 두께만큼 게이트로부터 이격되어 형성되기 때문에 전하산란현상에 기인한 전하이동도 저하를 효과적으로 방지할 수 있는 효과가 있다.
또한, 본 발명은 기판과 전계완충막이 서로 동일한 물질이기 때문에 이들이 접하는 계면에 존재하는 결함에 기인한 전하이동도 저하를 보다 효과적으로 방지할 수 있는 효과가 있다.
도 1은 종래기술에 따른 반도체 장치를 도시한 단면도.
도 2는 본 발명의 일실시예에 따른 반도체 장치를 도시한 단면도.
도 3a 내지 도 3d는 본 발명의 일실시예에 따른 반도체 장치의 제조방법을 도시한 공정단면도.
도 2는 본 발명의 일실시예에 따른 반도체 장치를 도시한 단면도.
도 3a 내지 도 3d는 본 발명의 일실시예에 따른 반도체 장치의 제조방법을 도시한 공정단면도.
이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부도면을 참조하여 설명하기로 한다.
후술할 본 발명은 표면채널(Surface channel)을 갖는 반도체 장치에서 집적도가 증가함에 따라 게이트와 기판 사이의 전계(E-field)가 증가하여 발생하는 문턱전압 변동 및 전하이동도 저하와 같은 특성 열화를 방지할 수 있는 반도체 장치 및 그 제조방법을 제공한다. 이를 위해, 본 발명은 게이트와 기판 사이에 전계완충막(E-field buffer layer)을 삽입하는 것을 특징으로 한다.
도 2는 본 발명의 일실시예에 따른 반도체 장치를 도시한 단면도이다.
도 2에 도시된 바와 같이, 본 발명의 일실시예에 따른 반도체 장치는 기판(31) 상에 형성된 게이트(36), 게이트(36) 양측벽에 형성된 스페이서(37), 게이트(36) 양측 기판(31)에 형성된 소스 및 드레인영역(38) 및 기판(31)과 게이트(36) 사이에 개재되어 소스 및 드레인영역(38)과 접하는(또는 전기적으로 연결된) 전계완충막(32A)을 포함한다. 이때, 전계완충막(32A) 아래 소스 및 드레인영역(38) 사이가 채널(C)로 작용한다.
게이트(36)는 게이트절연막(33), 게이트전극(34) 및 게이트하드마스크막(35)이 순차적으로 적층된 적층구조물일 수 있다. 게이트절연막(33)은 산화막 예컨대, 실리콘산화막(SiO2)일 수 있고, 게이트하드마스크막(35)은 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나 또는 둘 이상이 적층된 적층막일 수 있다.
게이트전극(34)은 실리콘막 또는 금속성막으로 이루어진 단일막 또는 실리콘막과 금속성막이 적층된 폴리메탈(poly-metal) 구조의 적층막일 수 있다. 실리콘막으로는 폴리실리콘막, 실리콘게르마늄막 등을 사용할 수 있고, 금속성막으로는 금속막, 금속산화막, 금속질화막, 금속실리사이드막등을 사용할 수 있다.
여기서, 게이트전극(34)과 기판(31)은 서로 상보적인 도전형을 갖는 것이 바람직하다. 예컨대, 기판(31)의 도전형이 P형일 경우에 게이트전극(34)의 도전형은 P형인 것이 바람직하다. 참고로, 게이트전극(34)이 금속성막으로 형성된 경우에 도전형이 P형인 금속성막은 P형 폴리실리콘막의 일함수와 유사한 일함수를 갖는 금속성막을 의미한다.
만약, 게이트전극(34)과 기판(31)이 서로 동일한 도전형을 갖게 되면 게이트전극(34) 아래 기판(31) 내부에 채널(C)이 형성되어 펀치쓰루(punch through)에 기인한 반도체 장치의 특성 열화가 발생할 우려가 있다. 구체적으로, 게이트전극(34)과 기판(31)이 서로 동일한 도전형을 가짐에 따라 매몰채널(Buried channel)이 형성되고, 게이트전극(34)과 기판(31)이 동일한 도전형을 가짐에 따라 형성되는 매몰채널은 기판(31) 상부면으로부터 매몰채널이 형성되는 깊이(depth)를 조절할 수 없기 때문에 펀치쓰루 발생을 방지하기 어렵다.
게이트(36)와 기판(31) 사이에 개재된 전계완충막(32A)은 반도체 장치의 집적도가 증가함에 따라 게이트(36)와 기판(31) 사이의 전계가 증가하는 것을 방지 또는 완화시키는 역할을 수행한다.
여기서, 게이트(36)와 기판(31) 사이에 개재된 전계완충막(32A)은 기판(31)과 동일한 물질인 것이 바람직하다. 이는 기판(31)과 전계완충막(32A)이 접하는 계면에 트랩(trap)과 같은 결함이 발생하는 것을 방지하기 위함이다.
또한, 게이트(36)와 기판(31) 사이에 개재된 전계완충막(32A)은 기판(31)과 서로 다른 저항을 갖는 물질인 것이 바람직하다. 구체적으로, 전계완충막(32A)의 저항이 기판(31)의 저항보다 더 큰 것이 바람직하다. 이는, 기판(31)과 전계완충막(32A)의 저항 차이를 이용하여 전계완충막(32A) 아래 채널(C)이 형성되도록 유도하기 위함이다. 즉, 게이트(36)에 의해 소스 및 드레인영역(38) 사이에 채널이 형성될 때, 전계완충막(32A)의 저항이 기판(31)의 저항보다 크기 때문에 최소에너지원리(minimum energy principle)에 의해 채널(C)은 저항이 작은 기판(31)에 형성된다. 따라서, 전계완충막(32A)으로 인해 채널(C)이 기판(31) 내부에 형성된 것과 같은 효과 즉, 매몰채널이 형성된 것과 같은 효과를 얻을 수 있다. 이때, 전계완충막(32A)으로 인해 기판 내부에 채널(C)이 형성되더라도(즉, 매몰채널이 형성되더라도), 전계완충막(32A)의 두께조절을 통해 채널(C)이 형성되는 깊이를 조절할 수 있기 때문에 펀치쓰루가 발생하는 것을 용이하게 방지할 수 있다.
기판(31)과 전계완충막(32A)이 서로 동일한 물질임과 동시에 서로 다른 저항을 갖기 위한 방법으로는 기판(31)과 전계완충막(32A)이 서로 다른 결정상태를 가짐으로써 구현할 수 있다. 구체적으로, 기판(31)과 전계완충막(32A)을 실리콘막으로 형성하되, 기판(31)으로는 단결정상태(single crystal state)를 갖는 실리콘기판을 사용하고, 전계완충막(32A)으로는 비정질상태(amorphous state)를 갖는 실리콘막을 사용할 수 있다.
상술한 구조를 갖는 본 발명의 일실시예에 따른 반도체 장치는 게이트(36)와 기판(31) 사이에 전계완충막(32A)을 구비함으로써, 반도체 장치의 집적도가 증가하더라도 게이트(36)와 기판(31) 사이에서 전계가 증가하는 것을 방지할 수 있다. 이를 통해, 게이트(36)와 기판(31) 사이의 전계증가에 기인한 문턱전압 변동 및 전하이동도 저하를 방지할 수 있다.
또한, 본 발명은 전계완충막(32A)으로 인해 채널(C)이 전계완충막(32A)의 두께만큼 게이트(36)로부터 이격되어 형성되기 때문에 전하산란현상에 기인한 전하이동도 저하를 효과적으로 방지할 수 있다.
또한, 본 발명은 기판(31)과 전계완충막(32A)이 서로 동일한 물질이기 때문에 이들이 접하는 계면에 존재하는 결함에 기인한 전하이동도 저하를 보다 효과적으로 방지할 수 있다.
도 3a 내지 도 3d는 본 발명의 일실시예에 따른 반도체 장치의 제조방법을 도시한 공정단면도이다.
도 3a에 도시된 바와 같이, 기판(31) 상에 전계완충막(32)을 형성한다. 이때, 전계완충막(32)은 기판(31)과 동일한 물질로 형성하는 것이 바람직하다. 아울러, 전계완충막(32)은 기판(31)과 서로 다른 저항 구체적으로, 기판(31)보다 작은 저항을 갖는 물질로 형성하는 것이 바람직하다.
일례로, 기판(31)으로는 단결정상태를 갖는 단결정실리콘기판을 사용할 수 있고, 전계완충막(32)은 비정질상태를 갖는 비정질실리콘막으로 형성할 수 있다. 참고로, 단결정실리콘과 비정질실리콘은 서로 다른 결정상태로 인해 서로 다른 저항값을 가지며, 단결정실리콘의 저항이 비정질실리콘의 저항보다 작다.
비정질실리콘막으로 이루어진 전계완충막(32)은 화학기상증착법(CVD) 또는 물리기상증착법(PVD)을 사용하여 형성하는 것이 바람직하다. 한편, 단결정실리콘으로 이루어진 기판(31) 상에 비정질실리콘으로 이루어진 전계완충막(32)은 일반적인 증착법 이외에 비활성원소를 기판(31) 표면에 이온주입하는 방법으로도 형성할 수 있다. 하지만, 이온주입법을 사용하여 전계완충막(32)을 형성할 경우에는 일반적인 증착법을 사용하는 경우에 비하여 전계완충막(32)의 두께조절이 어려울 수 있고, 격자결함에 따른 누설전류 발생을 억제하기 힘들 수 있다. 따라서, 전계완충막(32)은 일반적인 증착공정을 통해 형성하는 것이 반도체 장치의 특성 및 생산성 측면에서 보다 바람직하다.
도 3b에 도시된 바와 같이, 전계완충막(32) 상에 게이트(36)를 형성한다. 이때, 게이트(36)는 게이트절연막(33), 게이트전극(34) 및 게이트하드마스크막(35)이 순차적으로 적층된 적층구조물로 형성할 수 있다.
게이트절연막(33)은 산화막 예컨대, 열산화법(thermal oxidation)을 사용하여 실리콘산화막(SiO2)으로 형성할 수 있다. 이때, 종래에는 기판(31) 표면을 산화시켜 게이트절연막(33)을 형성하였으나, 본 발명의 일실시예에서는 전계완충막(32)의 표면을 산화시켜 게이트절연막(33)을 형성한다.
게이트전극(34)은 실리콘막 또는 금속성막으로 이루어진 단일막 또는 실리콘막과 금속성막이 적층된 폴리메탈 구조의 적층막으로 형성할 수 있다. 이때, 게이트전극(34)은 기판(31)과 동일한 도전형을 갖도록 형성하는 것이 바람직하다.
게이트하드마스크막(35)은 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나 또는 둘 이상이 적층된 적층막으로 형성할 수 있다.
다음으로, 게이트(36) 양측벽에 스페이서(37)를 형성한다. 스페이서(37)는 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나 또는 이들이 적층된 적층막을 게이트(36)를 포함한 구조물 표면을 따라 형성한 후에 전면식각공정 예컨대, 에치백(etchback) 공정을 실시하는 일련의 공정과정을 통해 형성할 수 있다.
도 3c에 도시된 바와 같이, 게이트(36) 양측으로 노출된 전계완충막(32)을 결정화시킨다. 즉, 소스 및 드레인영역이 형성될 지역에 잔류하는 비정질상태의 전계완충막(32)을 다결정상태 또는 단결정상태로 결정화시킨다. 이는 후속 공정을 통해 형성될 소스 및 드레인영역의 저항을 감소시키기 위함이다. 이하, 결정화되지 않고 잔류하는 전계완충막(32)의 도면부호를 '32A'로 변경하여 표기한다.
결정화공정은 게이트(36) 양측으로 노출된 전계완충막(32A)만을 국부적으로 결정화시키기 위하여 엑시머 레이져 어닐링법(excimer laser annealing)을 사용하여 실시하는 것이 바람직하다.
도 3d에 도시된 바와 같이, 게이트(36) 및 스페이서(37)를 이온주입마스크로 게이트(36) 양측 기판(31)에 불순물을 이온주입하여 소스 및 드레인영역(38)을 형성한다. 이때, 소스 및 드레인영역(38)은 기판(31)과 서로 상보적인 도전형을 가질 수 있다. 예컨대, 기판(31)이 P형이면 소스 및 드레인영역(38)은 N형을 갖도록 형성할 수 있다.
상술한 공정과정을 통해 본 발명의 일실시예에 따른 반도체 장치를 완성할 수 있다. 상술한 공정과정을 통해 형성된 본 발명의 일실시예에 따른 반도체 장치는 게이트(36)와 기판(31) 사이에서 전계완충막(32A)을 형성함으로써, 반도체 장치의 집적도가 증가하더라도 게이트(36)와 기판(31) 사이에 전계가 증가하는 것을 방지할 수 있다. 이를 통해, 게이트(36)와 기판(31) 사이의 전계증가에 기인한 문턱전압 변동 및 전하이동도 저하를 방지할 수 있다.
또한, 본 발명은 전계완충막(32A)으로 인해 채널(C)이 전계완충막(32A)의 두께만큼 게이트(36)로부터 이격되어 형성되기 때문에 전하산란현상에 기인한 전하이동도 저하를 효과적으로 방지할 수 있다.
또한, 본 발명은 기판(31)과 전계완충막(32A)이 서로 동일한 물질이기 때문에 이들이 접하는 계면에 존재하는 결함에 기인한 전하이동도 저하를 보다 효과적으로 방지할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위내의 다양한 실시예가 가능함을 이해할 수 있을 것이다.
31 : 기판 32, 32A : 전계완충막
33 : 게이트절연막 34 : 게이트전극
35 : 게이트하드마스크막 36 : 게이트
37 : 스페이서 38 : 소스 및 드레인영역
33 : 게이트절연막 34 : 게이트전극
35 : 게이트하드마스크막 36 : 게이트
37 : 스페이서 38 : 소스 및 드레인영역
Claims (19)
- 기판 상의 게이트전극;
상기 게이트전극 양측 상기 기판에 형성된 소스 및 드레인영역; 및
상기 기판과 상기 게이트전극 사이에 개재되어 상기 소스 및 드레인영역과 접하는 전계완충막
을 포함하는 반도체 장치.
- 제1항에 있어서,
상기 전계완충막과 상기 게이트전극 사이에 개재된 게이트절연막을 더 포함하는 반도체 장치.
- 제1항에 있어서,
상기 전계완충막은 상기 기판과 서로 다른 저항을 갖는 반도체 장치.
- 제3항에 있어서,
상기 전계완충막의 저항이 상기 기판의 저항보다 큰 반도체 장치.
- 제1항에 있어서,
상기 전계완충막은 상기 기판과 동일한 물질인 반도체 장치.
- 제5항에 있어서,
상기 전계완충막은 상기 기판과 서로 다른 결정상태를 갖는 반도체 장치.
- 제6항에 있어서,
상기 기판은 단결정상태를 갖고, 상기 전계완충막은 비정질상태를 갖는 반도체 장치.
- 제3항 내지 제7항 중 어느 한 항에 있어서,
상기 기판은 단결정실리콘기판을 포함하고, 상기 전계완충막은 비정질실리콘막을 포함하는 반도체 장치.
- 제1항에 있어서,
상기 기판과 상기 게이트전극은 서로 상보적인 도전형을 갖는 반도체 장치.
- 기판상에 전계완충막을 형성하는 단계;
상기 전계완충막 상에 게이트절연막과 게이트전극이 순차적으로 적층된 게이트를 형성하는 단계;
상기 게이트 양측 상기 전계완충막 및 상기 기판에 소스 및 드레인영역을 형성하는 단계
를 포함하는 반도체 장치 제조방법.
- 제10항에 있어서,
상기 전계완충막은 상기 기판과 서로 다른 저항을 갖는 물질로 형성하는 반도체 장치 제조방법.
- 제11항에 있어서,
상기 전계완충막은 상기 기판의 저항보다 상기 전계완충막의 저항이 더 큰 물질로 형성하는 반도체 장치 제조방법.
- 제10항에 있어서,
상기 전계완충막은 상기 기판과 동일한 물질로 형성하는 반도체 장치 제조방법.
- 제13항에 있어서,
상기 전계완충막은 상기 기판과 서로 다른 결정상태를 갖는 물질로 형성하는 반도체 장치 제조방법.
- 제14항에 있어서,
상기 기판은 단결정상태를 갖고, 상기 전계완충막은 비정질상태를 갖는 반도체 장치 제조방법.
- 제11항 내지 제15항 중 어느 한 항에 있어서,
상기 기판은 단결정실리콘기판을 포함하고, 상기 전계완충막은 비정질실리콘막을 포함하는 반도체 장치 제조방법.
- 제10항 또는 제15항에 있어서,
상기 소스 및 드레인영역을 형성하기 이전에,
상기 게이트 양측으로 노출된 상기 전계완충막을 결정화시키는 단계를 더 포함하는 반도체 장치 제조방법.
- 제17항에 있어서,
상기 결정화는 엑시머 레이져 어닐링법을 사용하여 실시하는 반도체 장치 제조방법.
- 제10항에 있어서,
상기 게이트전극은 상기 기판과 서로 상보적인 도전형을 갖도록 형성하는 반도체 장치 제조방법.
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020100007904A KR20110088141A (ko) | 2010-01-28 | 2010-01-28 | 반도체 장치 및 그 제조방법 |
Applications Claiming Priority (1)
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| KR1020100007904A KR20110088141A (ko) | 2010-01-28 | 2010-01-28 | 반도체 장치 및 그 제조방법 |
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| Publication Number | Publication Date |
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| KR20110088141A true KR20110088141A (ko) | 2011-08-03 |
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ID=44926800
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| KR1020100007904A KR20110088141A (ko) | 2010-01-28 | 2010-01-28 | 반도체 장치 및 그 제조방법 |
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| Country | Link |
|---|---|
| KR (1) | KR20110088141A (ko) |
-
2010
- 2010-01-28 KR KR1020100007904A patent/KR20110088141A/ko not_active Application Discontinuation
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