JP2017517901A - フィン緩和を含む半導体デバイスを製造するための方法および関連する構造 - Google Patents
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Abstract
Description
本出願は、2014年5月8日出願の「METHOD FOR FABRICATING A SEMICONDUCTOR DEVICE INCLUDING FIN RELAXATION, AND RELATED STRUCTURES(フィン緩和を含む半導体デバイスを製造するための方法および関連する構造)」という名称の米国特許出願第14/272,660号の出願日の利益を主張する。
本明細書において使用されるように、「フィン」という用語は、長さ、幅、および高さを有する細長く、三次元の有限で境界のある半導体材料の体積を意味し、ここでは長さが幅よりも大きい。フィンの幅および長さは、いくつかの実施形態ではフィンの長さに沿って変化することがある。
BOXの粘性を低下させる技術を使用することが、同様の処理時間を維持しつつ、ηの低下の各桁ごとに100℃だけアニーリングT°を低下させることを可能にする。
アニールの後で、第1のフィン108の下方の絶縁性層104内の歪みが、やはり少なくとも実質的に減少するまたは除去されることがあり得るが、歪みは、第2のフィン110の各々の少なくとも一部分の下方の絶縁性層104に残ることがある。
− 緩和nFETおよびpFET(小さい漏れ)を有するSRAM部品
開示の追加の非限定的な例の実施形態が下記に述べられる。
実施形態4: 歪み半導体材料の層が、引張り歪みシリコン層を含む、実施形態1から3のいずれか1つに記載の方法。
実施形態6: 1μmよりも短い長さを有するように少なくとも1つの第1のフィンを形成するステップをさらに含む、実施形態1から4のいずれか1つに記載の方法。
実施形態11: 歪み半導体材料の層が、圧縮歪みシリコンゲルマニウム層を含む、実施形態10に記載の方法。
実施形態13: 1μmよりも短い長さを有するように少なくとも1つの第1のフィンを形成するステップをさらに含む、実施形態10から12のいずれか1つに記載の方法。
実施形態16: 少なくとも1つの第1のフィンを形成するステップに先立って絶縁性層中へとイオンを注入するステップと、注入したイオンを使用して絶縁性層の粘性を低下させるステップとをさらに含む、実施形態1から15のいずれか1つに記載の方法。
Claims (20)
- 半導体デバイスを製造する方法であって、
ベース基板上の絶縁性層の上に積層されている歪み半導体材料の層に少なくとも1つの第1のフィンを形成するステップであって、前記少なくとも1つの第1のフィンが臨界長さLCよりも短い長さを有する、形成するステップと、
前記少なくとも1つの第1のフィンを形成するステップの後で、前記臨界長さLCよりも短い長さを有する前記少なくとも1つの第1のフィン内の応力の緩和を生じさせる熱処理を行うステップと、
前記歪み半導体材料の層に少なくとも1つの第2のフィンを形成するステップと
を含み、
前記少なくとも1つの第2のフィンが、前記臨界長さLCよりも長い長さを有する、または前記少なくとも1つの第2のフィンが、前記熱処理を行うステップの後で形成される、
方法。 - 前記少なくとも1つの第1のフィンが、前記熱処理を行うステップ後では第1の格子定数を有し、前記少なくとも1つの第2のフィンが、前記第1の格子定数とは異なる第2の格子定数を有し、前記方法が、
前記少なくとも1つの第1のフィンおよび前記少なくとも1つの第2のフィンから選択される1つのフィンを含むn型電界効果トランジスタを形成するステップであって、前記1つのフィンが最大の格子定数を有する、形成するステップと、
前記少なくとも1つの第1のフィンおよび前記少なくとも1つの第2のフィンから選択されるもう1つのフィンを含むp型電界効果トランジスタを形成するステップであって、前記もう1つのフィンが最小の格子定数を有する、形成するステップと
をさらに含む、請求項1に記載の方法。 - 前記歪み半導体材料の層が、引張り応力の状態である、請求項2に記載の方法。
- 前記歪み半導体材料の層が、引張り歪みシリコン層を含む、請求項3に記載の方法。
- 少なくとも1μmの長さを有するように前記少なくとも1つの第2のフィンを形成するステップと、1μmよりも短い長さを有するように前記少なくとも1つの第1のフィンを形成するステップとをさらに含む、請求項1から4のいずれか一項に記載の方法。
- 前記熱処理を行うステップが、950℃と1250℃との間の温度で、不活性雰囲気中で、1分と10時間との間の時間にわたって前記熱処理を実行するステップを含む、請求項1から4のいずれか一項に記載の方法。
- 前記熱処理を行うステップの後で、かつ前記少なくとも1つの第1のフィンと前記少なくとも1つの第2のフィンとのうちの前記もう1つを含む前記p型電界効果トランジスタを形成するステップに先立って実行される下記の行為、すなわち、
前記少なくとも1つの第1のフィンと前記少なくとも1つの第2のフィンとのうちの前記もう1つの上にエピタキシャルシリコンゲルマニウム混晶を堆積するステップと、
前記少なくとも1つの第1のフィンと前記少なくとも1つの第2のフィンとのうちの前記もう1つの中へとゲルマニウム原子を導入するため、および前記少なくとも1つの第1のフィンと前記少なくとも1つの第2のフィンとのうちの前記もう1つの表面を覆って酸化シリコン層を形成するために酸化濃縮プロセスを実行するステップと、
前記酸化シリコン層を除去するステップと
をさらに含む、請求項2から4のいずれか一項に記載の方法。 - 前記少なくとも1つの第1のフィンと前記少なくとも1つの第2のフィンとのうちの前記もう1つを覆って前記エピタキシャルシリコンゲルマニウム混晶を堆積するステップの前に、前記少なくとも1つの第1のフィンと前記少なくとも1つの第2のフィンとのうちの前記1つをマスクするステップをさらに含む、請求項7に記載の方法。
- 前記歪み半導体材料の層が、圧縮応力の状態である、請求項1に記載の方法。
- 前記歪み半導体材料の層が、圧縮歪みシリコンゲルマニウム層を含む、請求項9に記載の方法。
- 少なくとも1μmの長さを有するように前記少なくとも1つの第2のフィンを形成するステップと、1μmよりも短い長さを有するように前記少なくとも1つの第1のフィンを形成するステップとをさらに含む、請求項9に記載の方法。
- 前記熱処理を行うステップが、950℃と1250℃との間の温度で、不活性雰囲気中で、10時間と1分との間の時間にわたって前記熱処理を実行するステップを含む、請求項9から11のいずれか一項に記載の方法。
- 前記熱処理を行うステップが、前記絶縁性層の密度を増加させるステップをさらに含む、請求項1に記載の方法。
- 前記少なくとも1つの第1のフィンが、前記熱処理を行うステップ後では第1の格子定数を有し、前記少なくとも1つの第2のフィンが、前記第1の格子定数とは異なる第2の格子定数を有し、前記方法が、
前記少なくとも1つの第1のフィンおよび前記少なくとも1つの第2のフィンから選択される1つのフィンを含むn型電界効果トランジスタを形成するステップであって、前記1つのフィンが最大の格子定数を有する、形成するステップと、
前記少なくとも1つの第1のフィンおよび前記少なくとも1つの第2のフィンから選択されるもう1つのフィンを含むp型電界効果トランジスタを形成するステップであって、前記もう1つのフィンが最小の格子定数を有する、形成するステップと
をさらに含む、請求項13に記載の方法。 - 前記歪み半導体材料の層が引張り歪みシリコン層を含み、前記方法が、前記熱処理を行うステップの後で、かつ前記少なくとも1つの第1のフィンと前記少なくとも1つの第2のフィンとのうちの前記もう1つを含む前記p型電界効果トランジスタを形成するステップに先立って実行される下記の行為、すなわち、
前記少なくとも1つの第1のフィンと前記少なくとも1つの第2のフィンとのうちの前記もう1つの上にエピタキシャルシリコンゲルマニウム混晶を堆積するステップと、
前記少なくとも1つの第1のフィンと前記少なくとも1つの第2のフィンとのうちの前記もう1つの中へとゲルマニウム原子を導入するため、および前記少なくとも1つの第1のフィンと前記少なくとも1つの第2のフィンとのうちの前記もう1つの表面を覆って酸化シリコン層を形成するために酸化濃縮プロセスを実行するステップと、
前記酸化シリコン層を除去するステップと
をさらに含む、請求項14に記載の方法。 - 前記少なくとも1つの第1のフィンの上に前記エピタキシャルシリコンゲルマニウム混晶を堆積するステップの前に、前記少なくとも1つの第2のフィンをマスクするステップをさらに含む、請求項15に記載の方法。
- 前記少なくとも1つの第1のフィンを形成するステップに先立って前記絶縁性層中へとイオンを注入するステップと、前記注入したイオンを使用して前記絶縁性層の粘性を低下させるステップとをさらに含む、請求項1に記載の方法。
- 前記少なくとも1つの第1のフィンが、前記熱処理を行うステップの後では第1の格子定数を有し、前記少なくとも1つの第2のフィンが、前記第1の格子定数とは異なる第2の格子定数を有し、前記方法が、
前記少なくとも1つの第1のフィンおよび前記少なくとも1つの第2のフィンから選択される1つのフィンを含むn型電界効果トランジスタを形成するステップであって、前記1つのフィンが最大の格子定数を有する、形成するステップと、
前記少なくとも1つの第1のフィンおよび前記少なくとも1つの第2のフィンから選択されるもう1つのフィンを含むp型電界効果トランジスタを形成するステップであって、前記もう1つのフィンが最小の格子定数を有する、形成するステップと
をさらに含む、請求項17に記載の方法。 - 前記歪み半導体材料の層が引張り歪みシリコン層を含み、前記方法が、前記熱処理を行うステップの後で、かつ前記少なくとも1つの第1のフィンと前記少なくとも1つの第2のフィンとのうちの前記もう1つを含む前記p型電界効果トランジスタを形成するステップに先立って実行される下記の行為、すなわち、
前記少なくとも1つの第1のフィンと前記少なくとも1つの第2のフィンとのうちの前記もう1つの上にエピタキシャルシリコンゲルマニウム混晶を堆積するステップと、
前記少なくとも1つの第1のフィンと前記少なくとも1つの第2のフィンとのうちの前記もう1つの中へとゲルマニウム原子を導入するため、および前記少なくとも1つの第1のフィンと前記少なくとも1つの第2のフィンとのうちの前記もう1つの表面を覆って酸化シリコン層を形成するために酸化濃縮プロセスを実行するステップと、
前記酸化シリコン層を除去するステップと
をさらに含む、請求項18に記載の方法。 - 前記少なくとも1つの第1のフィンと前記少なくとも1つの第2のフィンとのうちの前記もう1つの上に前記エピタキシャルシリコンゲルマニウム混晶を堆積するステップの前に、前記少なくとも1つの第1のフィンと前記少なくとも1つの第2のフィンとのうちの前記1つのフィンをマスクするステップをさらに含む、請求項19に記載の方法。
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