JP6618528B2 - フィン緩和を含む半導体デバイスを製造するための方法および関連する構造 - Google Patents

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Description

優先権の主張
本出願は、２０１４年５月８日出願の「ＭＥＴＨＯＤ ＦＯＲ ＦＡＢＲＩＣＡＴＩＮＧ Ａ ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＤＥＶＩＣＥ ＩＮＣＬＵＤＩＮＧ ＦＩＮ ＲＥＬＡＸＡＴＩＯＮ， ＡＮＤ ＲＥＬＡＴＥＤ ＳＴＲＵＣＴＵＲＥＳ（フィン緩和を含む半導体デバイスを製造するための方法および関連する構造）」という名称の米国特許出願第１４／２７２，６６０号の出願日の利益を主張する。
本開示の実施形態は、半導体基板上の共通層内に異なる応力状態を有するｎ型電界効果トランジスタおよびｐ型電界効果トランジスタを製造するために使用されることがある方法、ならびにこのような方法を使用して製造した半導体構造および半導体デバイスに関する。
マイクロプロセッサおよびメモリデバイスなどの半導体デバイスは、半導体デバイスの集積回路の基本的、主要な動作構造として固体トランジスタを採用する。半導体構造および半導体デバイスに一般的に採用されるトランジスタの１つのタイプは、電界効果トランジスタ（ＦＥＴ）であり、ソースコンタクト、ドレインコンタクト、および１つまたは複数のゲートコンタクトを一般に含む。半導電性チャネル領域は、ソースコンタクトとドレインコンタクトとの間に広がる。１つまたは複数のｐｎ接合が、ソースコンタクトとゲートコンタクトとの間に画定される。ゲートコンタクトが、チャネル領域の少なくとも一部分に隣接して設置され、チャネル領域の導電性は、電界の存在により変えられる。このように、電界は、ゲートコンタクトに電圧を印加することによってチャネル領域内に形成される。このように、例えば、電流は、電圧がゲートコンタクトに印加されるとチャネル領域を通ってソースコンタクトからドレインコンタクトへとトランジスタを通り流れることができるが、ゲートコンタクトへの印加電圧がないとソースコンタクトからドレインコンタクトへとトランジスタを通って流れることができない。
最近、「フィン」と呼ばれる分離された細長いチャネル構造を採用する電界効果トランジスタ（ＦＥＴ）が開発されてきている。このようなトランジスタは、本技術において「フィンＦＥＴ」としばしば呼ばれる。フィンＦＥＴの多くの異なる構成が、本技術において提案されてきている。
フィンＦＥＴの細長いチャネル構造すなわちフィンは、ｎ型またはｐ型のいずれかにドープされることがある半導体材料を含む。ｎ型ドープの半導体材料の導電性は、ｎ型半導体材料が引張り応力の状態であるときに向上されることがあり、ｐ型の半導体材料の導電性は、ｐ型半導体材料が圧縮応力の状態であるときに向上されることがあることがやはり実証されてきている。
Ｂｅｄｅｌｌらの２０１２年５月１日に発行された米国特許第８，１６９，０２５号は、１つの軸に歪を有する歪み半導体層を含む半導体デバイスおよび製造方法を開示する。長いフィンが１つの軸に沿って歪んだ長さを有するように、長いフィンおよび短いフィンが、半導体層に形成される。ｎ型トランジスタが、長いフィンに形成され、ｐ型トランジスタが、少なくとも１つの短いフィンに形成される。
いくつかの実施形態では、本開示は、半導体デバイスを製造する方法を含む。開示した実施形態によれば、１つまたは複数の第１のフィンが、歪み半導体材料の層に形成されることがある。歪み半導体材料の層が、ベース基板上の絶縁性層を覆って配置されることがある。１つまたは複数の第１のフィンは、臨界長さＬＣよりも短い長さを有することができる。１つまたは複数の第１のフィンを形成した後で、熱処理が行われることがあり、１つまたは複数の第１のフィン内の応力の緩和を生じさせる。１つまたは複数の第２のフィンが、歪み半導体材料の層にやはり形成されることがある。いくつかの実施形態によれば、１つまたは複数の第２のフィンは、臨界長さＬＣよりも長い長さを有することができる。さらなる実施形態によれば、１つまたは複数の第２のフィンが、熱処理を行った後で形成されてもよい。
明細書は何が発明の実施形態として考えられるかを特に指摘し明確に主張している特許請求の範囲で結論付けているが、開示の実施形態の利点は、添付の図面とともに読むと、開示の実施形態のある種の例の説明からさらに容易に確認され得る。
ベース基板上の絶縁性層を覆う歪み半導体材料の層を含む多層基板の模式的に図示した断面側面図である。 複数の第１のフィン構造および複数の第２のフィン構造が歪み半導体材料の層に画定された後の図１の多層基板の一部分の模式的に図示した上平面図である。 図２の基板の一部分の模式的に図示した断面側面図であり、異なる長さを有するその２つのフィン構造の図である。 図３に類似しているが、熱処理プロセスを多層基板に施す場合のフィン構造の緩和を図説する図である。 図３に類似しているが、熱処理プロセスを多層基板に施す場合のフィン構造の緩和を図説する図である。 図３に類似しているが、歪んだ状態の１つのフィンおよび緩和した状態の１つのフィンの図である。 図６の断面側面図に類似の単純化した断面側面図であり、図６に示した緩和したフィンへの応力および歪みの誘起を図説する図である。 図６の断面側面図に類似の単純化した断面側面図であり、図６に示した緩和したフィンへの応力および歪みの誘起を図説する図である。 図６の断面側面図に類似の単純化した断面側面図であり、図６に示した緩和したフィンへの応力および歪みの誘起を図説する図である。 図６の断面側面図に類似の単純化した断面側面図であり、図６に示した緩和したフィンへの応力および歪みの誘起を図説する図である。 複数の第１のフィン構造が歪み半導体材料の層に画定された後の図１の多層基板のような別の多層基板の一部分の模式的に図示した上平面図である。 図１１の基板の一部分の模式的に図示した断面側面図であり、その１つのフィン構造の図である。 図１１および図１２の構造に熱処理プロセスを実行してそのフィンを緩和させた後の構造を図説する図１１の上平面図のような上平面図である。 図１３の基板の一部分の模式的に図示した断面側面図であり、その緩和したフィン構造の図である。 図１４に類似しており、示したフィン構造へと応力および歪みを誘起した後のフィンの図である。 図１３の上平面図のような上平面図であるが、図１３の構造の上での複数の第２のフィン構造の形成をさらに図示し、その結果、構造は異なる応力／歪み状態を有するフィン構造を含む。 図１６の基板の一部分の模式的に図示した断面側面図であり、異なる応力／歪み状態を有するその２つのフィン構造の図である。 フィンＦＥＴトランジスタの一例の構造の図である。
本開示の実施形態が、添付した図を参照して下記に説明される。本明細書において提示した説明図は、いずれかの特定の半導体構造または半導体デバイスの実際の図を意味するのではなく、開示の実施形態を説明するために使用される理想化された表現に過ぎない。図は、正確な縮尺で描かれていない。
明細書および特許請求の範囲における第１のおよび第２のという用語は、類似の要素と要素とを区別するために使用される。
本明細書において使用されるように、「フィン」という用語は、長さ、幅、および高さを有する細長く、三次元の有限で境界のある半導体材料の体積を意味し、ここでは長さが幅よりも大きい。フィンの幅および長さは、いくつかの実施形態ではフィンの長さに沿って変化することがある。
図を参照して下記に説明するものは、半導体デバイスを製造するために使用されることがある方法である。下記にさらに詳細に論じるように、方法は、ベース基板上の絶縁性層の上に積層されている歪み半導体材料の層内の少なくとも１つの第１のフィンの形成を全体として包含する。少なくとも１つの第１のフィンを形成した後で、少なくとも１つの第１のフィン内の応力の緩和を生じさせるために、熱処理が行われることがある。少なくとも１つの第２のフィンが、歪み半導体材料の層にやはり形成されることがある。少なくとも１つの第２のフィンは、第１のフィン構造よりも長い長さを有することができ、その結果、第２のフィンは、少なくとも１つの第１のフィンを緩和させるために使用される熱処理中には緩和しない、または少なくとも１つの第２のフィンを緩和させることを回避するために熱処理を行った後で、少なくとも１つの第２のフィンが形成されることがある。
図１は、本開示の実施形態において採用されることがある多層基板１００の例を図示する。図１に示したように、多層基板１００は、ベース基板１０６上の絶縁性層１０４の上に積層されている歪み半導体材料の層１０２を含むことができる。
ベース基板１０６は、例えば、半導体材料（例えば、シリコン、ゲルマニウム、ＩＩＩ−Ｖ族半導体材料、等）、セラミック材料（例えば、酸化シリコン、酸化アルミニウム、炭化ケイ素、等）または金属材料（例えば、モリブデン、等）のダイまたはウェハを含むことができる。ベース基板１０６は、いくつかの実施形態では単結晶または多結晶微細構造を有することができる。他の実施形態では、ベース基板１０６は非晶質であってもよい。ベース基板１０６は、約４００μｍから約９００μｍまでの範囲にわたる（例えば、約７５０μｍ）厚さを有することができる。
絶縁性層１０４は、「埋め込み酸化物層」または「ＢＯＸ」と本技術においてしばしば呼ばれるものを含むことができる。絶縁性層１０４は、例えば、酸化物、窒化物、または酸窒化物を含むことができる。絶縁性層１０４は、結晶質であっても非晶質であってもよい。いくつかの実施形態では、絶縁性層１０４は、ホウリンケイ酸塩（ＢＰＳＧ）ガラスなどのガラスを含むことができる。絶縁性層１０４は、例えば、約１０ｎｍと約５０ｎｍとの間の平均層厚さを有することができるが、より厚いまたはより薄い絶縁性層１０４が、本開示の実施形態ではやはり採用されることがある。
歪み半導体材料の層１０２は、例えば、歪みシリコン、歪みゲルマニウム、または歪みＩＩＩ−Ｖ族半導体材料の層を含むことができる。このように、半導体材料１０２は、半導体材料１０２が独立しているバルク形態で存在した場合にそれぞれの半導体材料１０２の結晶構造によって通常示されるはずの緩和した格子定数よりも、大きい（引張り歪み）または小さい（圧縮歪み）のいずれかの格子パラメータを示す結晶構造を有することができる。歪み半導体材料の層１０２は、約５０ｎｍ以下、またはそれどころか約３５ｎｍ以下の平均層厚さを有することができるが、より厚い歪み半導体材料の層１０２が、本開示の実施形態ではやはり採用されることがある。
多くの方法が、図１に示したものなどの多層基板１００上に半導体材料の歪み層１０２を形成するために本技術において知られており、本開示の実施形態において採用されることがあるが、半導体材料の歪み層１０２が、ＳＭＡＲＴＣＵＴ（登録商標）プロセスと本技術において呼ばれるものを使用して多層基板１００上に形成されてもよい。このようなプロセスでは、半導体材料の層１０２は、高温で、絶縁性層１０４を間に用いてベース基板１０６を覆って張り合わせられる。半導体材料の層１０２内の応力および歪みは、本質的に引張りまたは圧縮であり得る。打ち消す応力および歪みが、絶縁性層１０４および／またはベース基板１０６内にやはり発生することがあるが、絶縁性層１０４および／またはベース基板１０６内の打ち消す応力および歪みの大きさは、絶縁性層１０４および／またはベース基板１０６の組み合わせた厚さが歪み半導体材料の層１０２の厚さよりも著しく大きいという事実のために、半導体材料１０２内の応力および歪みの大きさよりも著しく小さいことがある。非限定的な例として、半導体材料の層１０２内の応力レベルが、約１．０ＧＰａであるときには、絶縁性層１０４および／またはベース基板１０６内の応力は、約０．１ＭＰａ程度であり得る。
図２に示したように、１つまたは複数の第１のフィン１０８が、半導体材料の層１０２に形成されることがある。第１のフィン１０８は、業界で一般的に採用されているものなどのマスキングおよびエッチングプロセスを使用して半導体材料の層１０２に形成されてもよい。第１のフィン１０８は、ｎ型フィンＦＥＴトランジスタとｐ型フィンＦＥＴトランジスタとのうちの一方のフィンになるように意図されているフィンを含むことができるが、第１のフィン１０８の各々が、同じ型（すなわち、ｎ型またはｐ型のいずれか）のものになるように意図されてもよい。
第１のフィン１０８は、臨界長さＬＣよりも短い長さＬ１を有することができる。下記にさらに詳細に論じるように、臨界長さＬＣは、フィン１０８内の半導体材料１０２が後の熱処理プロセスの間に緩和する長さである。言い換えると、後の熱処理は、半導体材料１０２の結晶格子内の応力および歪みが一般には緩和しない条件下で実行されることがある。しかしながら、応力および歪みは、臨界長さＬＣよりも短い長さＬ１を有する第１のフィン１０８の半導体材料の分離した体積内の半導体材料１０２では後の熱処理プロセスの間に緩和されることがある。
図２に示したように、任意選択で、１つまたは複数の第２のフィン１１０が、歪み半導体材料の層１０２にやはり形成されることがある。１つまたは複数の第２のフィン１１０が、マスキングおよびエッチングプロセスを使用して半導体材料の層１０２に形成されることがある。いくつかの実施形態では、第１のフィン１０８および第２のフィン１１０は、共通のマスキングおよびエッチングプロセスを使用して一緒に形成されてもよい。第２のフィン１１０は、ｎ型フィンＦＥＴトランジスタとｐ型フィンＦＥＴトランジスタとのうちの一方のフィンになるように意図されているフィンを含むことができるが、第２のフィン１１０の各々が、同じ型（すなわち、ｎ型またはｐ型のいずれか）のものになるようにされてもよい。第２のフィン１１０もやはり、第１のフィン１０８に対して反対の型のものになるようにされてもよい。言い換えると、第１のフィン１０８がｎ型フィンになる場合には、第２のフィン１１０は、ｐ型フィンであってもよい。第１のフィン１０８がｐ型フィンになる場合には、第２のフィン１１０は、ｎ型フィンであってもよい。
第２のフィン１１０は、フィン１０８、１１０内の半導体材料１０２が後の熱処理プロセスの間に緩和する臨界長さＬＣよりも長い長さＬ２を有することができる。このように、第１のフィン１０８の結晶格子内の応力および歪みが緩和する条件（例えば、時間、温度、および圧力）下で実行される後の熱処理では、第２のフィン１１０の結晶格子内の応力および歪みは完全には緩和しないが、第２のフィン１１０内の領域には少なくともある程度の測定可能な緩和があり得る。
図３は、図２の破断線３−３に沿って切り取った多層基板１００の一部分の断面図であり、１つの第１のフィン１０８の長さＬ１および１つの第２のフィン１１０の長さＬ２を図示する。第１および第２のフィン１０８、１１０は、第１および第２のフィン１０８、１１０の長さＬ１、Ｌ２と比較してはるかに小さい高さおよび幅を有することができる。非限定的な例として、フィン１０８、１１０は、約０．１μｍ未満の、約０．０６５μｍ未満の、またはそれどころか約０．０４５μｍ未満の幅および高さを有することができる。例えば、第１および第２のフィン１０８、１１０の高さおよび幅は、それぞれ約３０ｎｍと約１０ｎｍとの間であってもよい。第２のフィン１１０は、しかしながら、熱処理中には長さＬ２に平行な長手方向には完全には緩和しないことがある、一方で第１のフィン１０８は、同じ熱処理中に長さＬ１に平行な長手方向には少なくとも実質的に完全に緩和する。
非限定的な例として、歪み半導体材料の層１０２は、引張り歪みシリコンの層を含むことができ、絶縁性層１０４は、酸化シリコンの層を含むことができる。酸化シリコンの絶縁性層１０４上の引張り歪みシリコンは、例えば、約１ＧＰａと約３ＧＰａとの間の応力を示してもよい。このような実施形態では、臨界長さＬＣは、例えば、約１．０μｍであってもよい。そのような事例では、例として、第１のフィン１０８の長さＬ１は、約１μｍ未満、約０．５μｍ未満、またはそれどころか約０．３μｍ未満であってもよく、そして第２のフィン１１０の長さＬ２は、約１．０μｍよりも長い、約１．５μｍよりも長い、またはそれどころか約２．０μｍでもよい。
図４に示したように、所定の長さＬのフィン１０８、１１０が歪み半導体材料の層１０２内で切断されると、歪みの集中が、所定の長さＬのフィン１０８、１１０の互いに対して反対側の長手方向端部の下方に位置する絶縁性層１０４の一部分１１４（破線内の領域）に観察される。この歪み集中は、適度の高温下で熱処理を行うことによって絶縁性層１０４の局所的な変形（例えば、粘性流動、クリープ）を誘起させるためには十分であり得、これがフィン１０８、１１０を長さＬに平行な長手方向に緩和させることができる。例えば、約０．５μｍの長さＬを有するフィン１０８、１１０内の歪み半導体材料１０２内の応力が約１ＧＰａであるときには、フィン１０８、１１０の長手方向端部の下にある絶縁性層１０４の一部分１１４に誘起される応力の大きさは、約１００ＭＰａよりも大きいことがある。絶縁性層１０４の一部分１１４内の応力の大きさのこのような増加は、熱処理プロセスの間に絶縁性層１０４中に粘性流動、クリープ、または他の形態の局所変形を誘起させるために十分であり得、これがフィン１０８、１１０の上に積層されている部分を緩和させることを可能にすることができる。
例えば、図５は、熱処理中の中間ステージにおける図４のフィン１０８、１１０を図示する。図５に示したように、フィン１０８、１１０の長手方向端部１１２は、（淡いスティップリングにより示したように）緩和されており、一方でフィン１０８、１１０の長手方向中間部分１１３は、歪んだ状態のままである。緩和しているフィン１０８、１１０の下の歪みが集中している絶縁性層１０４の領域部分１１４は、歪んだ状態のままであるフィン１０８、１１０の中間部分１１３の下方のフィン１０８、１１０の中央に向かって内側に移動している。
出願人は、フィン１０８、１１０を少なくとも実質的に完全にかつ均質に緩和させるための熱処理の処理パラメータがフィン長さＬに依存することを観察している。フィン１０８、１１０の長さが長いほど、熱処理の間にフィン１０８、１１０を完全に緩和させるために必要なサーマルバジェットは大きくなる。結果として、出願人は、知られている先行技術に比して長い長さを有し、少なくとも実質的に完全にかつ均質に緩和させたフィンを実現した。
応力を受けたドメインを緩和させるために必要な熱処理期間が、大雑把にΔｔ〜５．η．Δσ／（σ．Ｙ）によって見積もられることがあり、ここで、ηは粘性であり、σは初期応力であり、Δσは応力損失であり、Ｙはヤング率（〜１００ＧＰａ）である。ゴールが完全な緩和であるので、Δσ＝σであり、そして緩和時間はそのときにはΔｔ〜５．η／Ｙになる。
下記の表１は、密なＳｉＯ２に関して異なる温度Ｔ°に対して、５０ｎｍドメインで１μｍ長さのフィンを緩和させるための典型的な時間を記載している。
この表１から、１０００℃よりも低いＴ°で１μｍフィンを緩和させることは、工業的に製造することには十分に適していない処理時間を必要とすることが明らかになる。
ＢＯＸの粘性を低下させる技術を使用することが、同様の処理時間を維持しつつ、ηの低下の各桁ごとに１００℃だけアニーリングＴ°を低下させることを可能にする。
加えて、臨界長さＬＣよりも長い長さＬ２を有する相対的に長い第２のフィン１１０を完全に緩和させずに、臨界長さＬＣよりも短い長さＬ１を有する相対的に短い第１のフィン１０８を少なくとも実質的に完全にかつ均質に緩和させるように、熱処理プロセスのパラメータを目的に合わせて調整することが可能である。このように、引張りまたは圧縮応力および歪みが、熱処理全体を通して第２のフィン１１０の少なくとも重要な部分で得られることがある。結果として、第１のフィン１０８は、熱処理を行った後では第１の格子定数を有することができ、第２のフィン１１０は、熱処理を行った後では第１のフィン１０８の第１の格子定数とは異なる格子定数を有することができる。
熱処理プロセスの間に上に積層されている第１のフィン１０８の緩和を促進させるため、絶縁性層１０４を目的に合わせて調整するための様々な技術が、本技術において知られている。
例えば、いくつかの実施形態では、絶縁性層１０４は、完全には密でないことがあり、熱処理プロセスの間に緻密化を起こすことがある。熱処理プロセスに先立って、絶縁性層１０４は、７５０℃よりも高い温度で絶縁性層１０４を熱アニールリングすることによって実現され得る密度よりも小さい密度を有することがある。緻密化されていない材料は、実質的により低い粘性を有することがあり、集中した応力の領域の熱アニーリングプロセスの間に緻密化を起こす絶縁性層１０４の能力は、熱処理プロセスの間に上に積層されている第１のフィン１０８の緩和を促進させることができる。
いくつかの実施形態では、原子種が、熱処理プロセスに先立って絶縁性層１０４に注入されることがあり、注入される原子種の成分および濃度が、ガラス転移温度を低下させるようにおよび／または絶縁性層１０４の粘性を低下させるように選択されることがあり、熱処理プロセス中に絶縁性層１０４の局所的な再配置および上に積層されている第１のフィン１０８の緩和を促進させることができる。非限定的な例として、熱処理プロセスに先立って絶縁性層１０４に注入される原子種は、ホウ素とリンとのうちの一方または両方を含むことができる。これゆえに、熱処理プロセスの温度における注入した元素を有する絶縁性層１０４の粘性が、注入した原子種のない絶縁性層１０４の粘性と比して低下されることがある。結果として、熱処理プロセス中の第１のフィン１０８の緩和が、注入した原子種を有するこのような絶縁性層１０４を使用して相対的に低い温度で実現されることがある。
熱処理プロセスの間に局所的な変形を起こす絶縁性層１０４の能力を高めることによって、フィン１０８内の長手方向応力を緩和させるための熱処理温度は、低下されることが可能であり、および／または相対的に長いフィン１０８が、所与の熱処理温度に対して少なくとも実質的に完全に緩和されることが可能である。
図６を参照すると、第１のフィン１０８が少なくとも実質的に完全に緩和され、一方で第２のフィン１１０の各々の少なくとも長手方向の一部分（例えば、中間部分１１３）が歪んだ状態のままであるように、熱処理プロセスが、選択された温度、圧力で、選択された時間にわたって実行されることがある。歪み半導体材料の層１０２のパターンを形成しない領域は、熱処理プロセスの全体を通してやはり歪んだ状態のままであり得る。
非限定的な例として、歪み半導体材料の層１０２が引張り歪みシリコンの層を含み、絶縁性層１０４が酸化シリコンの層を含む実施形態では、熱処理は、約９５０℃と約１２５０℃との間の温度で、不活性雰囲気中で、約１０時間（１０ｈｏｕｒｓ）と約１分間（１ｍｎ）との間の時間にわたり行われてもよい。非限定的な具体的な例として、熱処理プロセスは、約１０５０℃で不活性雰囲気中で約１時間（１ｈｏｕｒ）にわたり、または約１１５０℃で不活性雰囲気中で約５分間（５ｍｉｎｕｔｅｓ）にわたって行われてもよい。第２のフィン１１０内の応力および歪みは、熱処理が約１２５０℃までの温度で実行されるときに維持されることが可能である。第１のフィン１０８内の応力および歪みは、熱処理が約９５０℃と約１２５０℃との間の温度で実行されるときに緩和されることがあり、この温度は、相補型金属酸化物半導体（ＣＭＯＳ）処理と一致する。
約０．５μｍ未満の長さを有する第１のフィン１０８を約６００℃という低い熱処理温度で緩和させることが、可能であり得る。熱処理がこのような低温で行われるときには、第２のフィン１１０の少なくとも一部分内の応力および歪みは、第２のフィン１１０の長さＬ２が約１μｍ以上の長さである限り維持されることがある。
酸化シリコンの２５ｎｍ厚の絶縁性層１０４、および引張り歪みシリコン（Ｓｉ）を含む３５ｎｍ厚の歪み半導体材料の層１０２を考えると、第１のフィン１０８の長さＬ１の関数としての熱処理の処理条件は、下記の表２に記述したようになり得る。
前に述べたように、半導体材料の歪み層１０２は、圧縮歪みシリコンゲルマニウム（ＳｉＧｅ）層などの圧縮歪み半導体層を含むことができる。絶縁体層１０４上の圧縮歪みＳｉＧｅは、約０ＧＰａから約−４ＧＰａまでの応力を示すことがある。
酸化シリコンを含む２５ｎｍ厚の絶縁体層１０４、および３０ｎｍ厚の圧縮歪みＳｉ０．２５Ｇｅ０．７５層を考えると、長さＬ１の関数としての熱処理の処理条件は、下記の表３に記述したようになり得る：
上記の表２および表３に示したように、第１のフィン１０８の全長手方向応力緩和は、より短い長さＬ１を有するフィン１０８についてより低温で成し遂げられることがある。
アニールの後で、第１のフィン１０８の下方の絶縁性層１０４内の歪みが、やはり少なくとも実質的に減少するまたは除去されることがあり得るが、歪みは、第２のフィン１１０の各々の少なくとも一部分の下方の絶縁性層１０４に残ることがある。
半導体材料の層１０２が引張り歪み層である場合には、第１のフィン１０８は、熱処理の後では第２のフィン１１０よりも小さい格子定数を有することがある。このような実施形態では、例えば、第１のフィン１０８が、ｐ型フィンＦＥＴを形成するために使用されてもよく、そして第２のフィン１１０が、ｎ型フィンＦＥＴを形成するために使用されてもよい。半導体材料の層１０２が圧縮歪み層である場合には、第１のフィン１０８は、熱処理の後で第２のフィン１１０よりも大きい格子定数を有することがある。このような実施形態では、例えば、第１のフィン１０８が、ｎ型フィンＦＥＴを形成するために使用されてもよく、そして第２のフィン１１０が、ｐ型フィンＦＥＴを形成するために使用されてもよい。
引張り応力の状態であるフィンを有するｎ型フィンＦＥＴを形成すること、および緩和した状態であるまたは圧縮応力の状態であるフィンを有するｐ型フィンＦＥＴを形成することが、望ましいことがある。このように、いくつかの実施形態では、第１のフィン１０８と第２のフィン１１０のどちらが最も大きい格子定数を有するとしても、ｎ型フィンＦＥＴのフィンを形成するために選択され、使用されてもよく、第１のフィン１０８と第２のフィン１１０のどちらが最も小さい格子定数を有するとしても、ｐ型フィンＦＥＴのフィンを形成するために選択され、使用されてもよい。
歪み半導体材料の層１０２が引張り歪み半導体層を含む実施形態では、第１のフィン１０８の結晶格子は、第１のフィン１０８内の半導体材料１０２の格子定数の減少によって特徴付けられる緩和を起こすことができる。これゆえ、第１のフィン１０８内の格子定数は、第２のフィン１１０内の格子定数よりも小さいであろう。このような実施形態では、ｐ型フィンＦＥＴが、第１のフィン１０８を使用して形成されてもよく、そしてｎ型フィンＦＥＴが、第２のフィン１１０を使用して形成されてもよい。ｎ型フィンＦＥＴの性能は、第２のフィン１１０内の引張り歪みの存在によって向上されることがあり、第１のフィン１０８を使用して製造したｐ型フィンＦＥＴの性能の悪化は、何も観察されないことがある。加えて、第１のフィン１０８の各々の緩和が、第１のフィン１０８の全体の長さにわたり少なくとも実質的に均一であり得るので、第１のフィン１０８を使用して形成したｐ型フィンＦＥＴ内の電子正孔の移動度は、知られている先行技術に比して低下しないことがあり、しきい値電圧（Ｖｔ）変動は、ほとんど何も観察されないことがある。
対照的に、歪み半導体材料の層１０２が圧縮歪み半導体層を含む実施形態では、第１のフィン１０８の結晶格子は、第１のフィン１０８内の半導体材料１０２の格子定数の増加によって特徴付けられる緩和を起こすことがある。これゆえ、第１のフィン１０８内の格子定数は、熱処理の後では第２のフィン１１０の格子定数よりも大きく、ｐ型フィンＦＥＴが、第２のフィン１１０を使用して形成されてもよく、一方でｎ型フィンＦＥＴが、第１のフィン１０８を使用して形成されてもよい。ｐ型フィンＦＥＴの性能は、第２のフィン１１０内の圧縮歪みの存在によって向上されることがあり、一方で第１のフィン１０８を使用して製造したｎ型フィンＦＥＴの性能の悪化は、何も観察されないことがある。加えて、第１のフィン１０８の緩和が、第１のフィン１０８の長さにわたって少なくとも実質的に均一であり得るので、第１のフィン１０８を使用して形成したｎ型フィンＦＥＴ内の電子の移動度は、知られている先行技術に比して劣化しないことがあり、しきい値電圧（Ｖｔ）変動は、観察されないことがある。
前に述べたように、いくつかの実施形態では、歪み半導体材料の層１０２は、引張り歪みシリコン（Ｓｉ）層などの引張り歪み半導体層を含むことができる。このような引張り歪みシリコン層は、約１．３ＧＰａよりも大きい引張り応力を示すことができる。約１．３ＧＰａの引張り応力を有する引張り歪みシリコンフィンを使用して形成したｎ型フィンＦＥＴ内の電子移動度は、緩和シリコンフィンを使用して形成したｎ型フィンＦＥＴ内の電子移動度よりも約６０％大きいことがあり得る。
本開示のいくつかの実施形態では、熱処理プロセスを行いそして第１のフィン１０８を緩和させた後で、応力または歪みが、第１のフィン１０８内に再び発生することがある。熱処理プロセスの後で第１のフィン１０８内に発生した応力または歪みは、熱処理プロセスの後で第２のフィン１１０内に残っている応力および歪みに対して本質的に反対であり得る。例えば、第２のフィン１１０が熱処理の後で引張り応力および歪みの状態である場合には、圧縮応力および歪みが（第２のフィン１１０内に引張り応力および歪みを維持しながら）第１のフィン１０８内に誘起されることがあり得る。別の一例として、第２のフィン１１０が熱処理の後で圧縮応力および歪みの状態である場合には、引張り応力および歪みが（第２のフィン１１０内に圧縮応力および歪みを維持しながら）第１のフィン１０８内に誘起されることがあり得る。
具体的な非限定的な例として、歪み半導体材料の層１０２が、引張り歪みシリコン層を含む実施形態では、熱処理プロセスの後で第１のフィン１０８内の緩和シリコンが、図７から図１０を参照して下記に説明するような、酸化濃縮プロセスまたは熱ミキシングプロセスなどの本技術において知られているプロセスを使用して圧縮歪みシリコンゲルマニウム（ＳｉＧｅ）に変換されることがある。例えば、この引用によってその全体が本明細書中に組み込まれている、Ｓ． Ｎａｋａｈａｒａｉらの、Ｊ． Ａｐｐｌ． Ｐｈｙｓ． １０５：０２４５１５（２００９）に開示された酸化濃縮プロセスが、第１のフィン１０８の引張り歪みシリコンを圧縮歪みシリコンゲルマニウム（ＳｉＧｅ）に変換するために使用されてもよい。
図７に示したように、第１のフィン１０８または第２のフィン１１０のいずれかが、マスク材料１１６でマスクされることがあり、第１のフィン１０８と第２のフィン１１０とのうちの他方が、マスク材料１１６を通して露出されることがある。図７から図１０に示した実施形態では、第２のフィン１１０がマスク材料１１６でマスクされており、一方で第１のフィン１０８は、マスク材料１１６を通して露出されたままである。マスク材料１１６は、歪み半導体材料の層１０２の他の部分をやはり覆うことができる。マスク材料１１６は、例えば、二酸化シリコンの層、窒化シリコンの層、または酸窒化シリコンの層を含むことができ、堆積プロセスを使用して多層基板１００を覆って堆積されてもよい。従来のフォトリソグラフィプロセスが、次いで、マスク材料１１６の選択された部分を通して選択的にエッチングするように実行されることがあり、開口部をマスク材料に形成することができる。いくつかの実施形態では、マスク材料１１６が、フィン１０８、１１０を形成することに先立って歪み半導体材料の層１０２を覆って堆積されてもよく、単一のエッチングプロセスが、マスク材料１１６および半導体材料の層１０２を通してエッチングするために使用されてもよく、マスク材料１１６をパターニングすることができそして同時に第１のフィン１０８を形成することができる。マスク材料１１６および歪み半導体材料の層１０２のエッチングは、例えば、プラズマエッチングによって実行されてもよい。
前に論じたように、第１のフィン１０８は、熱処理プロセスの後では緩和シリコン（Ｓｉ）を含むことができ、一方で第２のフィン１１０は、熱処理プロセスの後で引張り歪みシリコン（Ｓｉ）を含む。
図８に示したように、シリコンゲルマニウム混晶１１８のエピタキシャル層が、マスク材料１１６を通して露出されているフィン１０８、１１０のいずれかを覆ってエピタキシャルに堆積されることがある。図７から図１０に示した実施形態では、第１のフィン１０８を覆って堆積したエピタキシャルシリコンゲルマニウム混晶が示される。マスク材料１１６は、第２のフィン１１０上のシリコンゲルマニウム混晶の堆積を防止する。
第１のフィン１０８上にシリコンゲルマニウム混晶１１８を堆積した後で、酸化濃縮プロセスまたは熱ミキシングプロセスが、第１のフィン１０８にゲルマニウム原子を導入し、図８にスティップリングにより表されている第１のフィン１０８の緩和シリコンを、図９にクロスハッチングにより表されている歪みＳｉＧｅ混晶へと変換するために実行されることがある。酸化濃縮プロセスまたは熱ミキシングプロセスの後で、酸化シリコンの層が、第１のフィン１０８の表面に存在することがあり、すべてのこのような酸化シリコンの層およびマスク材料１１６が、図１０に示した構造を形成するために除去されることがあり、この構造は、圧縮歪みＳｉＧｅの第１のフィン１０８および引張り歪みシリコン（Ｓｉ）の第２のフィン１１０を含む。
このように、図７から図１０を参照して上に説明したように、第２のフィン１１０が引張り応力および歪み下であるとしても、熱処理プロセスを行って第１のフィン１０８を緩和させた後で、圧縮応力および歪みが、第１のフィン１０８に誘起されることがある。第１のフィン１０８内の圧縮歪みの存在は、第１のフィン１０８を使用して形成することができるｐ型フィンＦＥＴの性能を高めることができる。
前に述べたように、いくつかの実施形態では、歪み半導体材料の層１０２は、圧縮歪みシリコンゲルマニウム（Ｓｉ０．７５Ｇｅ０．２５）層などの圧縮歪み半導体層を含むことができる。このような圧縮歪みシリコン層は、約−１．６ＧＰａよりも大きい圧縮応力を示すことがある。約−１．６ＧＰａの圧縮応力を有する圧縮歪みＳｉＧｅフィンを使用して形成したｐ型フィンＦＥＴ内の正孔移動度は、緩和ＳｉＧｅフィンを使用して形成したｐ型フィンＦＥＴ内の正孔移動度よりも約１００％高いことがある。移動度増加は、Ｓｉ０．８Ｇｅ０．２としての十分に歪んだものの約６０％である（Ｒｅｆ Ｋｈａｋｉｆｉｒｏｏｚ， ＥＤＬ ２０１３）。
開示のいくつかの実施形態では、第１のフィン１０８および第２のフィン１１０のサイズおよび／または形状は、これらの中のそれぞれの応力および歪みを保存するような方法ではあるが、熱処理プロセスの後に変えられてもよい。例えば、第２のフィン１１０の長さＬ２は、任意選択で、マスキングおよびエッチングプロセスを使用することの後で短くされてもよい。例えば、第２のフィン１１０の長さＬ２は、熱処理プロセスの後では第１のフィン１０８の長さＬ１と実質的に同様のレベルまで短くされてもよい。
上に論じた実施形態では、１つまたは複数の第２のフィン１１０が、少なくとも初めに形成され、その結果、第２のフィンは、熱処理が第２のフィン１１０内の長手方向応力を除去しないように、熱処理プロセス中に臨界長さＬＣよりも長い長さＬ２を有する。このような実施形態では、第２のフィン１１０は、熱処理を行う前にまたは後で形成されてもよい。このように、第２のフィン１１０は、第１のフィン１０８とともに同時に都合よく形成されることがある。
追加の実施形態では、１つまたは複数の第２のフィン１１０は、第１のフィン１０８を最初に形成しそして熱処理プロセスを行った後であるが、初期には臨界長さＬＣよりも短い長さＬ２で形成されてもよく、その結果、第２のフィン１１０は熱処理プロセスに曝されない。このような方法が、図１１から図１７に図示される。このような実施形態では、第２のフィン１１０が第１のフィン１０８を緩和させるための熱処理を行う後まで形成されないので、第２のフィン１１０の長手方向応力および歪みは、維持される。
図１１および図１２に示したように、第１のフィン１０８は、例えば、本明細書において前に説明したようなマスキングおよびエッチングプロセスを使用して歪み半導体材料の層１０２に画定されることがある。第１のフィン１０８は、やはり前に論じたように、臨界長さＬＣよりも短い長さＬ１を有することができる。
図１３および図１４を参照すると、第１のフィン１０８を形成した後で、かついずれかの第２のフィン１１０を形成する前に、熱処理プロセスが、（低密度のスティップリングによって表されたような）第１のフィン１０８内の歪み半導体材料１０２を少なくとも実質的に緩和させ、歪み半導体材料の層１０２の残部を緩和させないように、本明細書において前に説明したように行われることがある。
図１５に示したように、第１のフィン１０８内の歪み半導体材料を緩和させた後で、応力および／または歪みが、第１のフィン１０８の半導体材料内に誘起されることがある（クロスハッチングにより図１５に表される）。熱処理プロセスの後で第１のフィン１０８内に発生した応力または歪みは、熱処理プロセスの後で歪み半導体材料１０２の残部内に残っている応力および歪みに対して本質的に反対であり得る。例えば、歪み半導体材料１０２の残部が熱処理の後で引張り応力および歪みの状態である場合には、圧縮応力および歪みが、（半導体材料１０２の残部内に引張り応力および歪みを維持しながら）第１のフィン１０８内に誘起されることがある。別の一例として、歪み半導体材料１０２の残部が熱処理の後で圧縮応力および歪みの状態である場合には、引張り応力および歪みが、（半導体材料１０２の残部内に圧縮応力および歪みを維持しながら）第１のフィン１０８内に誘起されることがある。
非限定的な例として、図７から図１０を参照して前に説明した方法が、第１のフィン１０８内の緩和シリコンを第１のフィン１０８内の歪みＳｉＧｅへと変換させるために使用されてもよい。
図１６および図１７に示したように、第２のフィン１１０が、熱処理プロセスを行って第１のフィン１０８を緩和させた後で、歪み半導体材料の層１０２に形成されることがある。第２のフィン１１０は、前に説明したようなマスキングおよびエッチングプロセスを使用して形成されることがあり、長さＬ２を有するように形成されることがある。前に述べたように、第２のフィン１１０が図１１から図１７を参照して説明したような熱処理プロセスを行った後で形成される実施形態では、第２のフィン１１０は、臨界長さＬＣよりも長い、等しい、または短い長さＬ２を有することができる。さらにその上、第２のフィン１１０は、任意選択で、このような実施形態では、第１のフィン１０８の長さＬ１に等しい長さＬ２を有することができる。
本明細書において前に説明したように第１のフィン１０８および第２のフィン１１０を形成した後で、ｎ型およびｐ型フィンＦＥＴトランジスタのうちの一方が、第１のフィン１０８または第２のフィン１１０のいずれかを使用して形成されることがあり、そしてｎ型およびｐ型フィンＦＥＴトランジスタのうちの他方が、第１のフィン１０８と第２のフィン１１０とのうちの他方を使用して形成されることがある。例えば、ｎ型フィンＦＥＴトランジスタが、第１のフィン１０８を使用して形成されることがあり、ｐ型フィンＦＥＴトランジスタが、第２のフィン１１０を使用して形成されることがある。別の一例として、ｐ型フィンＦＥＴトランジスタが、第１のフィン１０８を使用して形成されることがあり、ｎ型フィンＦＥＴトランジスタが、第２のフィン１１０を使用して形成されることがある。いくつかの実施形態では、ｎ型フィンＦＥＴトランジスタが、第１のフィン１０８および第２のフィン１１０のどちらかの引張り歪みの状態であるものを使用して形成されることがあり、ｐ型フィンＦＥＴトランジスタが、第１のフィン１０８および第２のフィン１１０のどちらかの緩和した状態または圧縮歪みの状態のいずれかであるものを使用して形成されることがある。いくつかの実施形態では、ｐ型フィンＦＥＴトランジスタが、第１のフィン１０８および第２のフィン１１０のどちらかの圧縮歪みの状態であるものを使用して形成されることがあり、ｎ型フィンＦＥＴトランジスタが、第１のフィン１０８および第２のフィン１１０のどちらかの緩和した状態または引張り歪みの状態のいずれかであるものを使用して形成されることがある。
図１８は、本開示の実施形態にしたがって第１のフィン１０８および／または第２のフィン１１０を使用して製造されることがあるフィンＦＥＴ構造の単純化した例の実施形態を図示する。フィンＦＥＴの多くの異なる構成が、本技術において知られており、開示の実施形態にしたがって採用されることがあり、そして図１８に示したフィンＦＥＴ構造は、このようなフィンＦＥＴ構造の例として単に記述されることに、留意すべきである。
図１８に示したように、フィンＦＥＴトランジスタ１２０は、ソース領域１２２、ドレイン領域１２４、およびソース領域１２２とドレイン領域１２４との間に延伸するチャネルを備える。チャネルは、第１のフィン１０８または第２のフィン１１０のいずれかなどのフィンによって画定され、そしてこれらを備える。いくつかの実施形態では、ソース領域１２２およびドレイン領域１２４は、フィン１０８、１１０の長手方向端部部分を含むことができ、これらによって画定されることがある。導電性ゲート１２６は、ソース領域１２２とドレイン領域１２４との間のフィン１０８、１１０の少なくとも一部分を覆いかつこれらに隣接して延伸する。ゲート１２６は、誘電体材料１２８によってフィン１０８、１１０から分離されることがある。ゲート１２６は、多層構造を含むことができ、半導電性層および／または導電性層を含むことができる。金属、金属化合物、または導電性シリサイドなどの両者を含む低抵抗層が、ソース領域１２２および／またはドレイン領域１２４を覆って堆積されることがあり、これらとの電気的コンタクトを形成する。
それで、有利なことには、チャネルの引張り応力は、ｎＦＥＴ性能を向上させ、かつしきい値電圧を低下させることができ、一方でチャネルの圧縮応力は、ｐＦＥＴ性能を向上させ、かつしきい値電圧を低下させることができる。いくつかの機能に関して、歪みデバイスは、高い性能が必要とされるという理由で有利であり、いくつかの他の機能に関して、性能はそれほど重要ではないが、高いしきい値電圧が有利である。この発明を用いると、ユーザは、どのデバイスが歪みであり、どのデバイスが歪みでないかを選択することができる。例えば、発明は、同じ回路に組み込むために有利に使用されることが可能である。
− 引張り歪みｎＦＥＴおよび圧縮歪みｐＦＥＴを有する超高速論理回路ロジック部品
− 緩和ｎＦＥＴおよびｐＦＥＴ（小さい漏れ）を有するＳＲＡＭ部品
開示の追加の非限定的な例の実施形態が下記に述べられる。
実施形態１： 半導体デバイスを製造する方法であって、ベース基板上の絶縁性層の上に積層されている歪み半導体材料の層に少なくとも１つの第１のフィンを形成するステップであって、少なくとも１つの第１のフィンが臨界長さＬＣよりも短い長さを有する、形成するステップと、少なくとも１つの第１のフィンを形成するステップの後で、臨界長さＬＣよりも短い長さを有する少なくとも１つの第１のフィン内の応力の緩和を生じさせる熱処理を行うステップと、歪み半導体材料の層に少なくとも１つの第２のフィンを形成するステップとを含み、少なくとも１つの第２のフィンが、臨界長さＬＣよりも長い長さを有する、または少なくとも１つの第２のフィンが、熱処理を行うステップの後で形成される、方法。
実施形態２： 少なくとも１つの第１のフィンが、熱処理を行うステップ後では第１の格子定数を有し、少なくとも１つの第２のフィンが、第１の格子定数とは異なる第２の格子定数を有し、方法が、少なくとも１つの第１のフィンおよび少なくとも１つの第２のフィンから選択される１つのフィンを含むｎ型電界効果トランジスタを形成するステップであって、１つのフィンが最大の格子定数を有する、形成するステップと、少なくとも１つの第１のフィンおよび少なくとも１つの第２のフィンから選択されるもう１つのフィンを含むｐ型電界効果トランジスタを形成するステップであって、もう１つのフィンが最小の格子定数を有する、形成するステップとをさらに含む、実施形態１に記載の方法。
実施形態３： 歪み半導体材料の層が、引張り応力の状態である、実施形態１または２に記載の方法。
実施形態４： 歪み半導体材料の層が、引張り歪みシリコン層を含む、実施形態１から３のいずれか１つに記載の方法。
実施形態５： 少なくとも１μｍの長さを有するように少なくとも１つの第２のフィンを形成するステップをさらに含む、実施形態１から４のいずれか１つに記載の方法。
実施形態６： １μｍよりも短い長さを有するように少なくとも１つの第１のフィンを形成するステップをさらに含む、実施形態１から４のいずれか１つに記載の方法。
実施形態７： 熱処理を行うステップが、９５０℃と１２５０℃との間の温度で、不活性雰囲気中で、５分と１０時間との間の時間にわたって熱処理を実行するステップを含む、実施形態１から４のいずれか１つに記載の方法。
実施形態８： 熱処理を行うステップの後で、かつ少なくとも１つの第１のフィンと少なくとも１つの第２のフィンとのうちのもう１つを含むｐ型電界効果トランジスタを形成するステップに先立って実行される下記の行為、すなわち、少なくとも１つの第１のフィンと少なくとも１つの第２のフィンとのうちのもう１つの上にエピタキシャルシリコンゲルマニウム混晶を堆積するステップと、少なくとも１つの第１のフィンと少なくとも１つの第２のフィンとのうちのもう１つの中へとゲルマニウム原子を導入するため、および少なくとも１つの第１のフィンと少なくとも１つの第２のフィンとのうちのもう１つの表面を覆って酸化シリコン層を形成するために酸化濃縮プロセスを実行するステップと、酸化シリコン層を除去するステップとをさらに含む、実施形態２に記載の方法。
実施形態９： 少なくとも１つの第１のフィンと少なくとも１つの第２のフィンとのうちのもう１つを覆うエピタキシャルシリコンゲルマニウム混晶を堆積するステップの前に、少なくとも１つの第１のフィンと少なくとも１つの第２のフィンとのうちの１つをマスクするステップをさらに含む、実施形態８に記載の方法。
実施形態１０： 歪み半導体材料の層が、圧縮応力の状態である、実施形態１または２に記載の方法。
実施形態１１： 歪み半導体材料の層が、圧縮歪みシリコンゲルマニウム層を含む、実施形態１０に記載の方法。
実施形態１２： 少なくとも１μｍの長さを有するように少なくとも１つの第２のフィンを形成するステップをさらに含む、実施形態１０または１１に記載の方法。
実施形態１３： １μｍよりも短い長さを有するように少なくとも１つの第１のフィンを形成するステップをさらに含む、実施形態１０から１２のいずれか１つに記載の方法。
実施形態１４： 熱処理を行うステップが、９５０℃と１２５０℃との間の温度で、不活性雰囲気中で、１分と１０時間との間の時間にわたって熱処理を実行するステップを含む、実施形態１０から１３のいずれか１つに記載の方法。
実施形態１５： 熱処理を行うステップが、絶縁性層の密度を増加させるステップをさらに含む、実施形態１から１４のいずれか１つに記載の方法。
実施形態１６： 少なくとも１つの第１のフィンを形成するステップに先立って絶縁性層中へとイオンを注入するステップと、注入したイオンを使用して絶縁性層の粘性を低下させるステップとをさらに含む、実施形態１から１５のいずれか１つに記載の方法。
上に説明した開示の例の実施形態が添付の特許請求の範囲およびこれらの法的な等価物の範囲によって規定される発明の実施形態の単なる例であるので、上に説明した開示の例の実施形態は、発明の範囲を限定しない。いずれかの等価な実施形態は、この発明の範囲内であるものとする。実際に、本明細書に示しそして説明したものに加えて、説明した要素の代替の有用な組み合わせなどの発明の様々な変更形態が、説明から当業者には明らかになるであろう。言い換えると、本明細書において説明した１つの例の実施形態の１つまたは複数の特徴は、発明のさらなる実施形態を提供するために本明細書において説明したもう１つの例の実施形態の１つまたは複数の特徴と組み合わされてもよい。このような変更形態および実施形態もまた、添付の特許請求の範囲の範囲内になるものとする。

Claims (14)

  1. 半導体デバイスを製造する方法であって、
    ベース基板上の絶縁性層の上に積層されている歪み半導体材料の層（１０２）に少なくとも１つの第１のフィン（１０８）を形成するステップと、
    前記ベース基板上の絶縁性層の上に積層されている歪み半導体材料の層（１０２）に少なくとも１つの第２のフィン（１１０）を形成するステップと、
    前記少なくとも１つの第１のフィン（１０８）を形成するステップ、及び、前記ベース基板上の絶縁性層の上に積層されている歪み半導体材料の層（１０２）に少なくとも１つの第２のフィン（１１０）を形成するステップの後で、前記少なくとも１つの第１のフィン（１０８）内および前記少なくとも１つの第２のフィン（１１０）内の応力の緩和を生じさせるような、所定の時間、温度及び圧力で熱処理を行うステップと、
    を含み、
    前記少なくとも１つの第１のフィン（１０８）内および前記少なくとも１つの第２のフィン（１１０）内の応力の緩和を生じさせるような、所定の時間、温度及び圧力で熱処理を行うステップによって、前記少なくとも１つの第２のフィン（１１０）の応力が完全には緩和されないような長さを、前記少なくとも１つの第２のフィン（１１０）が有し、
    前記少なくとも１つの第１のフィン（１０８）内および前記少なくとも１つの第２のフィン（１１０）内の応力の緩和を生じさせるような、所定の時間、温度及び圧力で熱処理を行うステップが、前記絶縁性層の密度を増加させるステップをさらに含む、
    ことを特徴とする方法。
  2. 前記少なくとも１つの第１のフィン（１０８）が、前記少なくとも１つの第１のフィン（１０８）内および前記少なくとも１つの第２のフィン（１１０）内の応力の緩和を生じさせるような、所定の時間、温度及び圧力で熱処理を行うステップ後では第１の格子定数を有し、前記少なくとも１つの第２のフィン（１１０）が、前記第１の格子定数とは異なる第２の格子定数を有し、前記方法が、
    前記少なくとも１つの第１のフィン（１０８）および前記少なくとも１つの第２のフィン（１１０）から選択される１つのフィンを含むｎ型電界効果トランジスタを形成するステップであって、前記１つのフィンが最大の格子定数を有する、形成するステップと、
    前記少なくとも１つの第１のフィン（１０８）および前記少なくとも１つの第２のフィン（１１０）から選択されるもう１つのフィンを含むｐ型電界効果トランジスタを形成するステップであって、前記もう１つのフィンが最小の格子定数を有する、形成するステップと
    をさらに含む、請求項１に記載の方法。
  3. 前記歪み半導体材料の層（１０２）が、引張り応力の状態である、請求項２に記載の方法。
  4. 前記歪み半導体材料の層（１０２）が、引張り歪みシリコン層を含む、請求項３に記載の方法。
  5. 少なくとも１μｍの長さを有するように前記少なくとも１つの第２のフィン（１１０）を形成するステップと、１μｍよりも短い長さを有するように前記少なくとも１つの第１のフィン（１０８）を形成するステップとをさらに含む、請求項１〜４のいずれか一項に記載の方法。
  6. 前記少なくとも１つの第１のフィン（１０８）内および前記少なくとも１つの第２のフィン（１１０）内の応力の緩和を生じさせるような、所定の時間、温度及び圧力で熱処理を行うステップが、９５０℃と１２５０℃との間の温度で、不活性雰囲気中で、１分と１０時間との間の時間にわたって前記熱処理を実行するステップを含む、請求項１〜４のいずれか一項に記載の方法。
  7. 前記少なくとも１つの第１のフィン（１０８）内および前記少なくとも１つの第２のフィン（１１０）内の応力の緩和を生じさせるような、所定の時間、温度及び圧力で熱処理を行うステップの後で、かつ前記少なくとも１つの第１のフィン（１０８）と前記少なくとも１つの第２のフィン（１１０）から選択されるもう１つのフィンを含むｐ型電界効果トランジスタを形成するステップに先立って、
    前記少なくとも１つの第１のフィン（１０８）と前記少なくとも１つの第２のフィン（１１０）から選択されるもう１つのフィンの上にエピタキシャルシリコンゲルマニウム混晶を堆積するステップと、
    前記少なくとも１つの第１のフィン（１０８）と前記少なくとも１つの第２のフィン（１１０）から選択されるもう１つのフィンの中へとゲルマニウム原子を導入するため、および前記少なくとも１つの第１のフィン（１０８）と前記少なくとも１つの第２のフィン（１１０）から選択されるもう１つのフィンの表面を覆って酸化シリコン層を形成するために酸化濃縮プロセスを実行するステップと、
    前記酸化シリコン層を除去するステップと、
    を実行することをさらに含む、請求項２〜４のいずれか一項に記載の方法。
  8. 前記少なくとも１つの第１のフィン（１０８）と前記少なくとも１つの第２のフィン（１１０）から選択されるもう１つのフィンを覆ってエピタキシャルシリコンゲルマニウム混晶を堆積するステップの前に、前記少なくとも１つの第１のフィン（１０８）と前記少なくとも１つの第２のフィン（１１０）から選択されるもう１つのフィンをマスクするステップをさらに含む、請求項７に記載の方法。
  9. 前記歪み半導体材料の層（１０２）が、圧縮応力の状態である、請求項１に記載の方法。
  10. 前記歪み半導体材料の層（１０２）が、圧縮歪みシリコンゲルマニウム層を含む、請求項９に記載の方法。
  11. 少なくとも１μｍの長さを有するように前記少なくとも１つの第２のフィン（１１０）を形成するステップと、１μｍよりも短い長さを有するように前記少なくとも１つの第１のフィン（１０８）を形成するステップとをさらに含む、請求項９に記載の方法。
  12. 前記少なくとも１つの第１のフィン（１０８）内および前記少なくとも１つの第２のフィン（１１０）内の応力の緩和を生じさせるような、所定の時間、温度及び圧力で熱処理を行うステップが、９５０℃と１２５０℃との間の温度で、不活性雰囲気中で、１０時間と１分との間の時間にわたって熱処理を実行するステップを含む、請求項９から１１のいずれか一項に記載の方法。
  13. 前記少なくとも１つの第１のフィン（１０８）と前記少なくとも１つの第２のフィン（１１０）から選択されるもう１つのフィンの上にエピタキシャルシリコンゲルマニウム混晶を堆積するステップの前に、前記少なくとも１つの第２のフィン（１１０）をマスクするステップをさらに含む、請求項７に記載の方法。
  14. 前記ベース基板上の絶縁性層の上に積層されている歪み半導体材料の層（１０２）に少なくとも１つの第１のフィン（１０８）を形成するステップに先立って、前記絶縁性層中へとイオンを注入するステップと、前記注入したイオンを使用して前記絶縁性層の粘性を低下させるステップとをさらに含む、請求項１〜１３のいずれか一項に記載の方法。
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