KR20170015319A - 핀 이완을 포함하는 반도체 장치를 제조하는 방법 및 관련된 구조 - Google Patents

핀 이완을 포함하는 반도체 장치를 제조하는 방법 및 관련된 구조 Download PDF

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Abstract

본 발명은, 반도체 기판 상에서 공통된 층 내의 서로 다른 스트레스 상태를 갖는 n-타입 FET들(field effect transistors) 및 p-타입 FET들을 제조하는데 사용될 수 있는 방법들 및 그러한 방법들을 사용하여 제조된 반도체 구조 및 장치에 관한 것으로, 본 발명은 베이스 기판 상의 절연 층 상에 위에 놓인(overlying) 스트레인된 반도체 물질 층 내의 적어도 하나의 제1 핀을 형성하는 단계, 상기 적어도 하나의 제1 핀은 임계 길이 Lc 미만의 길이를 가지는 것; 상기 적어도 하나의 제1 핀을 형성하는 단계 후에, 상기 임계 길이 Lc 미만의 길이를 가지는 상기 적어도 하나의 제1 핀 내의(within) 스트레스의 이완을 야기하는 열 처리를 수행하는 단계; 및 상기 스트레인된 반도체 물질 층 내의 적어도 하나의 제2 핀을 형성하는 단계; 상기 적어도 하나의 제2 핀은 상기 임계 길이 Lc 초과의 길이를 가지거나, 또는 상기 적어도 하나의 제2 핀은 상기 열 처리를 수행하는 단계 이후에 형성되는 것을 포함하는 반도체 장치의 가공방법을 제공한다.

Description

핀 이완을 포함하는 반도체 장치를 제조하는 방법 및 관련된 구조{METHOD FOR FABRICATING A SEMICONDUCTOR DEVICE INCLUDING FIN RELAXATION, AND RELATED STRUCTURES}
본 발명의 실시예들은 반도체 기판 상에서 공통된 층 내의 서로 다른 스트레스 상태를 갖는 n-타입 FET들(field effect transistors) 및 p-타입 FET들을 제조하는데 사용될 수 있는 방법들 및 그러한 방법들을 사용하여 제조된 반도체 구조 및 장치에 관한 것이다.
본 출원은 2014 년 5 월 8 일자로 출원 된 미국 특허 출원 제 14 / 272,660 호 "핀 이완을 포함하는 반도체 장치를 제조하는 방법 및 관련된 구조"의 출원일의 이익을 주장한다.
마이크로 프로세서 및 메모리 장치와 같은 반도체 장치는 그것의 집적 회로의 기본적이고, 주요한 작동 구조로서 고체 상태의 트랜지스터를 이용한다(employ). 일반적으로 반도체 구조 및 소자에 이용되는 트랜지스터의 하나의 타입은 전계 효과 트랜지스터(FET)이며, 일반적으로 소스 접촉, 드레인 접촉 및 하나 이상의 게이트 접촉을 포함한다. 반도체성 채널 영역은 상기 소스 접촉과 상기 드레인 접촉 사이에서 연장한다. 하나 이상의 pn 접합이 소스 접촉(contact)과 게이트 접촉 사이에서 정의된다. 게이트 접촉은 채널 영역의 적어도 일부에 인접하여 위치되고, 채널 영역의 상기 전도성은 전기장의 존재에 의해 변경된다. 따라서, 전기적 장(전계, electrical field)은 게이트 접촉에 전압을 인가함(applying)으로써 채널 영역 내에 제공된다. 따라서, 예를 들어, 전류는 전압이 상기 게이트 접촉에 인가될 때, 상기 채널 영역을 통하여 상기 소스 접촉으로부터 상기 드레인 접촉으로 상기 트랜지스터를 통해 흐를 수 있지만, 상기 게이트 접촉에 인가된 전압이 없을 때에는 상기 소스 접촉으로부터 상기 드레인 접촉으로 상기 트랜지스터를 통해 흐르지 않을 수도 있다.
최근에, "핀들(fins)"이라고 불리우는 별개의(discrete), 길쭉한(elongated) 채널 구조를 이용한 전계 효과 트랜지스터(FETs)가 개발되었다. 이러한 트랜지스터는 당 업계에서 때때로 "핀FET"라고 불리운다. 본 기술분야에서 많은 핀FET의 많은 다양한 구조들이 제안되어 왔다.
상기 길쭉한 채널 구조들 또는 핀FET의 핀들은 n-타입 또는 p-타입으로 도핑될 수 있는 반도체 물질을 포함한다. 또한, 상기 n-타입 도핑된 반도체 물질들의 상기 전도성은 n-타입 반도체 물질이 인장 스트레스(tensile stress) 상태에 있을 때 향상될 수 있고, 상기 p-타입 반도체 물질의 상기 전도성은 압축 스트레스(compressive stress) 상태에 있을 때 향상될 수 있다.
Bedell 등에게 2012 년 5 월 1 일에 허여된 미국 특허 제 8,169,025 호는 하나의 축 내의 스트레인을 갖는 스트레인된 반도체 층을 포함하는 반도체 장치 및 제조 방법을 개시한다. 긴 핀 및 짧은 핀은 반도체 층에 형성되어, 상기 긴 핀이 상기 하나의 축을 따라 스트레인된 길이를 갖는다. n-타입 트랜지스터가 상기 긴 핀 상에(on) 형성되고, 상기 적어도 하나의 짧은 핀 상에(on) p-타입 트랜지스터가 형성된다.
몇몇 실시예에서, 상기 발명은 반도체 장치를 제조하는 방법을 포함한다. 개시된 실시예에 따르면, 하나 이상의 제1 핀들은 스트레인된 반도체 물질의 층에 형성될 수 있다. 상기 스트레인된 반도체 물질의 층은 베이스 기판 상에(on) 절연체 층 위에(over) 배치될 수 있다. 하나 이상의 제1 핀들은 임계 길이 Lc 미만의 길이를 가질 수 있다. 상기 하나 이상의 제1 핀들을 형성한 후에, 상기 하나 이상의 제1 핀들 내의(within) 스트레스를 완화하는 열 처리가 수행될 수 있다. 몇몇 실시예에 따르면, 상기 하나 이상의 제2 핀들은 상기 임계 길이 Lc 초과의 길이를 가질 수 있다. 다른 실시예들에 따르면, 상기 하나 이상의 제2 핀들은 상기 열처리를 수행한 후에 형성되는 것일 수 있다.
명세서는 본 발명의 실시예로서 간주되는 것을 특별하게 지적하고 명백하게 주장하는 청구 범위로 결론을 맺지만, 본 발명의 실시예의 장점들은 첨부된 도면들과 관련하여 해석할 때 본 발명의 실시예들에 대한 특정한 예시 들의 설명으로부터 보다 용이하게 확인할 수 있다.
도 1은, 베이스 기판 상의(on) 절연 층 위에(over) 스트레인된 반도체 물질의 층을 포함하는 개략적으로 도시된 멀티레이어 기판의 측단면도이다;
도 2는, 복수의 제1 핀 구조들 및 복수의 제2 핀 구조들이 스트레인된 반도체 물질들의 층 안에(in) 한정된 후, 도 1의 멀티레이어 기판의 일부분의 평면도가 개략적으로 도시된 것이다;
도 3은, 도 2의 상기 기판의 부분의 측단면도이고, 서로 다른 길이들을 가지는 그것의 두 개의 핀 구조를 도시한다;
도 4 및 5는, 도 3과 유사하나, 열 처리 공정에 상기 멀티레이어 기판을 적용한 핀 구조의 상기 이완을 도시한다;
도 6은, 도 3과 유사하나, 스트레인된 상태의 하나의 핀 및 이완된 상태의 하나의 핀을 도시한다;
도 7 내지 10은, 도 6의 그것과 유사한 측단면도를 간략화시킨 것이고, 도 6에서 보여지는 이완된 핀 속으로(into)의 스트레스 및 스트레인의 상기 유인책(inducement)을 도시한다;
도 11은, 도 1의 그것과 같이, 복수개의 제1 핀 구조들이 스트레인된 반도체 물질의 상기 층 안(in)에 한정된 후의, 또 다른 멀티레이어 기판의 부분의 평면도가 개략적으로 도시된 것이다;
도 12는, 도 11의 기판의 일부분의 측단면도가 개략적으로 도시된 것이고, 그것의 하나의 핀 구조를 도시한다;
도 13은, 도 11과 같이, 그것의 상기 핀들을 이완하기 위해 도11 및 12의 상기 구조 상에(on) 열 처리 공정을 수행한 후의 상기 구조를 도시하는 평면도이다;
도 14는, 도 13의 상기 기판의 부분의 측단면도가 개략적으로 도시된 것이고, 그것의 이완된 핀 구조를 도시한다;
도 15는, 도 14와 유사하고, 그 안에서 보여지는 상기 핀 구조 안으로(into) 스트레스 및 스트레인의 유도되는 것 후의 상기 핀을 도시한다;
도 16은, 도 13의 그것과 같이 평면도이나, 서로다른 스트레스/스트레인 상태들을 가지는 핀 구조들을 포함하도록, 그것 위의 복수 개의 제2 핀 구조들의 상기 형성을 더 도시하는 것이다;
도 17은, 도 16의 상기 기판의 일부의 측단면도가 개략적으로 도시되고, 서로 다른 스트레인/스트레스를 가지는 그것의 두 개의 핀 구조들을 도시한다; 그리고
도 18은, 핀FET 트랜지스터의 구조의 일 예를 도시한다.
본 개시의 실시예들은 아래에서 첨부된 도면들을 참고하여 설명된다. 여기 안에서 나타내는 상기 도면들은 어떠한 특정한 반도체 구조 혹은 장치의 실질적인 뷰(view)들을 의미하지 않고, 상기 개시의 실시예들을 설명하기 위해 사용되는 단지 이상적인 표현일 뿐이다.
상기 설명 및 상기 청구항에서 상기 제1 및 제2의 용어들은 유사한 구성들 사이에서 식별하는 것을 위해 사용된다.
아래에서 사용되는 것처럼, 상기 용어 "핀"은 길이가 폭보다 큰, 길이, 폭 및 높이를 가지는 길쭉한 3-차원의 유한하고 한정된 부피의 반도체 물질을 의미한다. 상기 핀의 상기 폭 및 높이는 일부 실시예 들에서 상기 핀의 상기 길이를 따라 변화할 수 있다.
도면들을 참조하여 아래에서 설명되는 것은 반도체 장치들을 제조하는데 사용될 수 있는 방법들이다. 아래에서 더욱 상세히 설명되는 바와 같이, 상기 방법들은 일반적으로 베이스 기판 상에(on) 절연체 층에 위에 놓인(overlying) 스트레인된 반도체 물질 층 내의(in) 적어도 하나의 제1 핀의 형성을 포함한다. 상기 적어도 하나의 제1 핀을 형성한 후에, 상기 적어도 하나의 제1 핀 내의(within) 스트레스의 완화를 야기하기 위해 열처리가 수행될 수 있다. 적어도 하나의 제2 핀은 또한 스트레인된 반도체 물질의 상기 층 내에(in) 형성될 수 있다. 상기 적어도 하나의 제2 핀은 상기 적어도 하나의 제1 핀을 이완시키기 위해 수행되는 상기 열 처리 동안 이완되지 않도록 상기 제1 핀 구조보다 긴 길이를 가질 수 있거나, 또는 적어도 하나의 제2 핀은 상기 적어도 하나의 제2 핀의 완화를 피하기 위한 상기 열 처리 수행하는 것 후에 형성되는 것일 수 있다.
도 1은 본 발명의 실시예에 사용될 수 있는 멀티레이어 기판 100의 예를 도시한다. 도 1에서 보여지는 것과 같이, 상기 멀티레이어 기판 100은 베이스 기판 106 상의(on) 절연 층104에 위에 놓인(overlying) 스트레인된 반도체 물질의 층102를 포함할 수 있다.
상기 베이스 기판106은 반도체 물질(예를 들어, 실리콘, 게르마늄, III-V 반도체 물질들 등), 세라믹 물질(예를 들어, 실리콘 옥사이드, 알루미늄 옥사이드, 실리콘 카바이드 등), 또는 금속 물질(몰리브데늄 등)의 다이(die) 또는 웨이퍼를 포함한다. 상기 베이스 기판 106은 일부 실시예에서 단결정질 또는 다결정질 미세구조를 가질 수 있다. 다른 실시예에서, 상기 베이스 기판106은 아모포스일 수 있다. 상기 베이스 기판106은 약 400 μm 에서 900 μm (대략 750 μm)의 범위의 두께를 가질 수 있다.
상기 절연 층104은 "매립된 산화물 층" 또는 "BOX"로서 종종 언급되는 것을 포함할 수 있다. 상기 절연 층104은 예를 들어 옥사이드, 나이트라이드, 또는 옥시나이트라이드를 포함할 수 있다. 상기 절연 층104은 결정질 또는 아모포스일 수 있다. 일부 실시예에서, 상기 절연 층104은 유리, 예를 들어 보로포스포실리케이트(BPSG) 유리를 포함할 수 있다. 상기 절연 층104는 평균 층 두께가 예를 들어, 약 10 nm 내지 약 50 nm일 수 있고, 그럼에도 불구하고 더 두껍거나 더 얇은 절연 층104이 또한 상기 본 발명의 실시예에서 채택될 수도 있다.
상기 스트레인된 반도체 물질102의 층은 예를 들어, 스트레인된 실리콘, 스트레인된 게르마늄 또는 스트레인된 III-V 반도체 물질을 포함할 수 있다. 그러므로, 상기 반도체 물질102은 상기 각각의 반도체 물질102은, 만약 상기 반도체 물질102이 독립적인(free-standing), 벌크 형태로 존재한다면, 상기 각각의 반도체 물질의 상기 결정 구조에 의해 통상적으로 나타나는 상기 완화된 격자 파라미터 초과의(인장 스트레인된) 또는 미만(압축적 스트레인된) 격자 파라미터를 나타내는 결정 구조를 가진다. 상기 스트레인된 반도체 물질의 층102은 50 nm 이하 또는 심지어 35 nm 이하의 평균적 층 두께를 가질 수 있고, 그럼에도 스트레인된 반도체 물질의 두꺼운 층102 또한 상기 본 발명의 실시예에서 채택될 수도 있다.
도 1에 도시된 것처럼, 멀티레이어 기판100 상에(on) 반도체 물질의 스트레인된 층을 제공하는 많은 방법들이 당업계에 알려져 있음에도 불구하고, SMARTCUT 공정으로서 당업계에서 불리우는 것을 사용하여 본 발명의 실시예들에서 채용될 수 있는 반도체 물질102의 스트레인된 층이 상기 멀티레이어 기판100 상에(on) 제공될 수 있다. 이러한 공정에서, 상기 반도체 물질의 층102은 증가된 온도에서 그 사이에(therebetween) 상기 절연 층104을 갖는 상기 베이스 기판106 위에(over) 접합된다. 상기 반도체 물질의 층102 내의(within) 스트레스 및 스트레인은 사실상 인장 또는 압축인 것일 수 있다. 상쇄되는 스트레스 및 스트레인은 또한 상기 절연 층104 및/또는 상기 베이스 기판106내에서(within) 발생할 수 있지만, 절연 층104 및/또는 베이스 기판106 의 조합된 두께가 상기 스트레인된 반도체 물질102의 두께보다 상당히 크다는 그 사실 때문에 절연 층104 및/또는 베이스 기판106 내의(within) 상기 상쇄되는 스트레스 및 스트레인의 크기는 반도체 물질102 내의 스트레스 및 스트레인의 크기 보다 상당히 낮아질 수 있다. 비 한정적인 일예로서, 반도체 물질102의 층 내 상기 스트레스 수준이 약 1.0GPa 일 때, 상기 절연 층104 및/또는 상기 베이스 기판106 내의 상기 스트레스는 약 0.1MPa 정도 일 수 있다.
도 2에서 보는 것과 같이 하나 이상의 제1 핀108은 스트레인된 반도체 물질102의 층 안에(in) 형성될 수 있다. 상기 제1 핀108은 업계에서 일반적으로 채택되는 그러한 것과 같은, 마스킹 및 에칭 공정을 이용하는 상기 물질의 층102 안에 형성될 수 있다. 상기 제1 핀108은 n-타입 핀FET 트랜지스터 및 p-타입 핀FET 트랜지스터의 하나의 핀이 되도록 의도된 핀들을 포함할 수 있으나, 각각의 제1 핀108들은 동일한 유형(n-타입 또는 p-타입)으로 의도될 수 있다.
상기 제1 핀108은 임계 길이Lc 미만인 L1 길이를 가질 수 있다. 아래에서 더 상세하게 논의되는 것과 같이, 상기 임계 길이 Lc는 상기 핀들108 내의(in) 반도체 물질102이 후속 열 처리 공정 동안 이완되는 상기 길이이다. 즉, 후속 열 처리는 상기 반도체 물질102의 상기 결정 격자 내의(within) 상기 스트레스 및 스트레인이 일반적으로 완화되지 않는 조건에서 수행될 수 있다. 그러나, 상기 스트레스 및 스트레인은 상기 임계 길이 Lc 미만의 길이 L1을 갖는 상기 제1 핀들108 내의(in) 그것의 별개의(discrete) 부피들 내의(within) 상기 반도체 물질102 내(in) 후속 열 처리 공정 동안 완화될 수 있다.
도 2에서 보여지는 것과 같이, 선택적으로, 하나 이상의 제2 핀들110은 또한 상기 반도체 물질의 층102 내에(in) 형성될 수 있다. 상기 하나 이상의 제2 핀들110은 마스킹 또는 에칭 공정을 사용하여 상기 반도체 물질의 층102 내에서 형성될 수 있다. 일부 실시예에서는, 상기 제1 핀들108 및 상기 제2 핀들110은 공통의 마스킹 및 에칭 공정으로 함께 형성될 수 있다. 상기 제2 핀들110은 n-타입 핀FET 트랜지스터 및 p-타입 핀FET 트랜지스터들 중 하나의 핀들이 되도록 의도된 핀들을 포함할 수 있지만, 각각의 제2 핀들110은 동일한 타입(예를 들어 n-타입 또는 p-타입)의 것으로 의도될 수 있다. 상기 제2 핀들110은 또한 제1 핀들108과 반대되는 타입의 것으로 의도될 수 있다. 즉, 만약 상기 제1 핀들108이 n-타입 핀들일 경우, 상기 제2 핀들110은 p-타입 핀들일 수 있다. 만약 상기 제1 핀들108이 p-타입 핀들일 경우, 상기 제2 핀들110은 n-타입 핀들일 수 있다.
상기 제2 핀들110은 상기 핀들108,110내의(in) 상기 반도체 물질102이 상기 후속 열 처리 공정 동안에 완화될 때, 임계 길이 Lc초과의 길이L2를 가진다. 따라서, 제1 핀들108의 결정 격자 내의 스트레스 및 스트레인이 완화되는 조건 (예를 들면, 시간, 온도 및 압력) 하에서 수행되는 후속 열처리에서, 제2 핀 110의 결정 격자 내의 상기 스트레스 및 스트레인은, 제2 핀들110 내의(within) 영역에서 적어도 어느 정도 측정 가능한 이완이 있을지라도, 완전히 완화되지는 않는다.
도 3은 도2의 3-3구역 선을 따라 취한 멀티레이어 기판100의 일부 측단면도이고, 하나의 제1 핀108의 상기 길이 L1 및 제2 핀110의 상기 길이 L2를 도시한다. 제1및 제2 핀들108,110은 상기 제1및 제2 핀들108,110의 상기 길이L1, L2와 비교할 때 훨씬 작은 높이 및 폭을 가질 수 있다. 제한되지 않은 예로서, 상기 핀들108, 110은 약 0.1 μm, 약 0.065 μm 미만, 또는 심지어 0.045 μm 미만의 폭 및 높이를 가질 수 있다. 예를 들어, 상기 제1 및 제2 핀들108, 110의 상기 높이 및 폭은 각각 약 30 nm 내지 약 10 nm 사이일 수 있다. 상기 제2 핀들 110은, 하지만, 상기 열 처리 동안 상기 길이 L2에 평행한 세로 방향으로 완전히 이완될 수 없고, 반면에 상기 제1 핀들108은 상기 동일한 열 처리 동안, 상기 길이 L1에 평행한 세로 방향으로 적어도 실질적으로 전체적으로 이완된다.
비-제한적인 예로서, 상기 스트레인된 반도체 물질의 층102은 장력의 스트레인된 실리콘의 층을 포함할 수 있고, 상기 절연 층104는 실리콘 옥사이드의 층을 포함할 수 있다. 실리콘 옥사이드의 절연 층104 상의(on) 장력의 스트레인된 실리콘은 예를 들어, 약 1 GPa 내지 약 3 GPa 사이의 스트레스를 나타낼 수 있다. 이러한 실시예에서, 예를 들어, 상기 제1 핀들 108의 상기 길이 L1은 약 1 μm 미만, 약 0.5 μm 미만, 또는 심지어 약 0.3 μm 미만일 수 있고, 상기 제2 핀들110의 상기 길이L2는 약 1.0 μm 초과, 약 1.5 μm 초과 또는 심지어 약 2.0 μm일 수 있다.
도 4에 도시 된 바와 같이, 미리 정해진 길이 L의 핀들108, 110은 상기 스트레인된 반도체 물질102의 층 내에서(in) 절단될 때, 스트레인의 집중이 미리 정해진 길이 L의 상기 핀108,110의 대향하는 세로 방향 단부(ends)의 아래에 위치한 상기 절연 층104의 부분들114(상기 점선들 내(within)의 영역)에서 관찰된다. 이 스트레인 집중은 상기 핀108, 110이 상기 길이 L에 평행한 세로 방향 내에서(in) 이완을 야기할 수 있도록, 적당하게 상승된 온도에서 열처리를 수행함으로써 상기 절연 층104의 지역적인 변형(예를 들어 점성 유동, 크리프(creep))를 유도하기에 충분할 수 있다. 예를 들어, 약 0.5 μm의 길이L인 핀들108, 110 내의(within) 상기 스트레인된 반도체 물질 내의(within) 상기 스트레스가 약 1 GPa일 때, 상기 핀들 108, 110의 상기 세로방향 단부에 아래에 놓인 상기 절연 층104의 부분114 내의 상기 유도된 스트레스의 크기는 약 100 MPa 이상일 수 있다. 상기 절연 층104의 상기 부분104 내의(within) 그러한 스트레스의 증가된 크기들은 상기 열 처리 공정 동내의 상기 절연 층104내의(in) 국부적인 변형의 점성 유동, 크리프 또는 다른 형태들을 유도하기에 충분할 수 있고, 이는 상기 핀들108,110에 위에 놓인(overlying) 부분들을 이완되게 할 수 있다.
예를 들어, 도 5는 열 처리 동안 중간 단계에서 도 4의 상기 핀108, 110을 도시한다. 도 5에 도시된 바와 같이, 상기 핀108, 110의 상기 세로 방향 단부112는 완화되고(밀도가 낮은 점으로 표시된 것 처럼), 반면에 세로 방향의 상기 핀108, 110 영역의 가운데-부분113은 스트레인된 상태로 남는다. 스트레인이 상기 이완된 핀108, 110아래에 집중되는 상기 절연 층104의 상기 영역 부분114은 스트레인된 상태로 남아있는 상기 핀108, 110 의 상기 중앙-부분113 아래의 핀108,110의 중심을 향해 내측으로 이동한다.
본 출원인은 핀108, 110을 적어도 실질적으로 완전히 그리고 균질하게 완화시키기 위한 상기 열 처리의 상기 공정 파라미터들이 상기 핀 길이L에 의존한다는 것을 관찰 하였다. 상기 핀108, 110의 길이가 길수록 상기 핀108, 110을 열 처리 동안 완전히 이완시키기 위해 요구되는 열적인 예산이 높아진다. 결과적으로, 본 출원인은 상대적으로 공지 된 선행 기술에 비해 더 긴 길이를 갖는 적어도 실질적으로 전체적으로 그리고 균질하게 이완된 핀들을 달성하였다.
스트레스된 도메인을 완화시키기 위해 필요되는 상기 열 처리 시간은 대략적으로 Dt~5.h.Ds/(s.Y) 에 의해 평가될 수 있고, h은 점성도, s는 초기 스트레스, Ds는 스트레스 손실, Y는 Young's modulus (~100 GPa)이다. 그러므로, 상기 목표는 완전한 완화이고, Ds=s이고, 상기 완화 시간은 즉, Dt~5.h/Y이다.
아래 표는 조밀한 SiO2에 대해 서로 다른 온도 T° 에서 1 μm 길이의 핀에 대해 50 nm 도메인을 완화하기 위한 전형적인 시간을 나타낸다.
Figure pct00001
이 표로부터 명백하게 드러나는 것은 T°가 1000 °C 미만에서 1 μm 핀을 완화시키는 것은 산업적 생산에 적합하지 않은 공정 시간을 요구한다는 것이다.
BOX 점성도를 낮추는 기술을 사용하면, 비슷한 공정 시간을 유지하는 동안, h의 각 10년간의 감소 각각에 대해, 어닐링 T° 를 100 °C 낮출 수 있다.
게다가, 임계 길이 Lc 초과의 길이L2를 갖는 상대적으로 긴 제2 핀들110을 완전히 완화시키는 것 없이, 임계 길이Lc 이하의 길이L1를 갖는 상대적으로 짧은 제1 핀들108을 적어도 실질적으로 완전하게 그리고 균일하게 완화 시키도록 열처리 공정의 파라미터를 재단(tailoring)할 수 있다. 따라서, 인장의 또는 압축적인 스트레스 및 스트레인은 상기 열 처리를 통해 상기 제2 핀들110의 적어도 상당한 부분에서 얻어질 수 있다. 결과적으로, 상기 제1 핀108들은 상기 열 처리 후에 제 1 격자 상수를 가질 수 있고, 상기 제2 핀들110은 상기 열 처리 후에 제1 핀들108의 제 1 격자 상수와 서로 다른 격자 상수를 가질 수 있다.
상기 열 처리 공정 동안 위에 놓인(overlying) 제1 핀들108의 상기 이완을 용이하게 하기 위해 상기 절연 층104을 재단(tailoring)하기 위한 다양한 기술들이 당 업계에 알려져 있다.
예를 들어, 일부 실시예들에서, 상기 절연 층104은 완전히 밀집하지 않을 수 있고, 상기 열 처리 공정 동안 밀집화가 수행될 수 있다. 열 처리 공정 전에, 상기 절연 층104은 750°C 초과의 온도에서 상기 절연 층104을 열적으로 어닐링함으로써 달성될 수 있는 밀도 보다 낮은 밀도를 가질 수도 있다.
상기 비 치밀화된 물질은 실질적으로 낮은 점도를 가질 수 있고, 상기 집중된 스트레스의 영역 내에서(in) 상기 열적 어닐링 공정 동안 고밀도화를 수행하는 상기 절연 층104의 능력은 그 안에서 상기 열 처리 공정 동안 위에 놓인(overlying) 제1 핀들108의 이완을 용이하게 할 수 있다.
일부 실시예에서, 열처리 공정 전에 상기 절연 층104 내(in)에 원자 종이 주입될 수 있으며, 상기 주입 된 원자 종의 조성 및 농도는 유리 전이 온도를 감소시키고 및/또는 상기 열 처리 공정 동안 위에 놓인(overlying) 제1 핀들의 완화 및 상기 절연 층104의 국부적인 재분배를 용이하게 하기 위한 상기 절연 층104의 점도를 감소 시키도록 선택 될 수 있다.
비-제한적인 예로서, 상기 열 처리 공정 전에 상기 절연 층104 내(in)에 주입된 원자 종은 보론(붕소) 및 포스포러스(인) 중 하나 또는 둘 모두를 포함할 수 있다. 따라서, 열처리 공정의 온도에서 주입 된 원소를 갖는 상기 절연 층104의 상기 점도는 주입 된 원자 종이 없는 경우 상기 절연 층104의 점도에 비해 상대적으로 감소 될 수 있다. 결과적으로, 상기 열 처리 공정 동안 상기 제1 핀들108의 이완은 주입 된 원자 종을 갖는 절연 층들 104을 사용하여 상대적으로 비교적 낮은 온도에서 달성 될 수 있다.
상기 열 처리 공정 동안 국부적인 변형을 겪을 상기 절연 층104의 상기 성능을 향상시킴으로써, 상기 핀들 108내의(in) 세로 방향(longitudinal) 스트레스를 완화시키기 위한 상기 열 처리 온도가 감소 될 수 있고 및/또는 상대적으로 비교적 긴 핀들108은 적어도 실질적으로 전체적으로 주어지는 열처리 온도에 대해 이완된다.
도 6에 따르면, 상기 열 처리 공정은 제1 핀들108이 적어도 실질적으로 완전하게 이완될 수 있도록 선택된 온도, 압력, 그리고 시간 동안 수행될 수 있고, 반면에 상기 제2 핀들110의 적어도 각각의 세로 방향(longitudinal) 부분(가운데-부분 113)은 스트레인된 상태에 남아있는다. 스트레인된 반도체 물질102의 상기 층의 상기 패턴되지 않은 영역들은 또한 상기 열 처리 공정을 통해 상기 스트레인된 상태로 남아있을 수 있다.
비-제한적인 하나의 예로서, 스트레인된 반도체 물질의 층102은 인장된 스트레인된 실리콘의 층 및 실리콘 옥사이드의 층을 포함하는 상기 절연 층104을 포함하고, 상기 열 처리는 약 950 °C 내지 약 1250 °C 사이의 불활성 분위기에서 약 10 시간(10hours) 내지 약 1 분 (1mn) 사이의 시간 동안 수행될 수 있다.
비-제한적인 특정 예로서, 상기 열 처리 공정은 불활성 분위기에서 약 1 시간 (1 시간) 동안 약 1050 ℃의 불활성 분위기에서, 또는 약 5 분 (5 minutes) 동안 1150 ℃의 불활성 분위기에서 수행 될 수 있다. 상기 제2 핀들110 내의(within) 스트레스 및 스트레인은 상기 열 처리가 최대 약 1250 ℃까지의 온도에서 수행 될 때 유지 될 수 있다. 제1 핀들108 내의(within) 스트레스 및 스트레인은 열처리가 약 950 ℃ 내지 약 1250 ℃ 사이의 온도에서 수행 될 때 완화 될 수 있고, 이 온도는 보완적인 금속 산화물 반도체 (CMOS) 공정과 양립할 수 있다.
약 600 ℃ 만큼 낮은 열 처리 온도에서 약 0.5㎛ 미만의 길이를 갖는 상기 제1 핀들108을 이완시키는 것이 가능할 수있다. 상기 열 처리가 이와 같은 저온에서 수행되면, 상기 제2 핀들110의 길이 L2가 1㎛ 이상인 한 상기 제2 핀들110의 적어도 일 부분의 스트레스 및 스트레인이 유지 될 수 있다.
실리콘 옥사이드의 25nm 두께 절연 층104 및 인장 스트레인된 실리콘 (tensile strained silicon; Si)을 포함하는 35nm 두께의 스트레인된 반도체 물질 층102을 고려하면, 상기 제1 핀들의 108의 길이 L1 를 함수로 하는 열 처리 공정 조건들은 하기 표 1에 나타낸 것과 같을 수 있다.
제1 핀 길이(μm) 열 처리 온도(°C) 공정 시간 (mn)
1 1100 1 hour
0.5 1100 30 mn
0.3 1100 15 mn
전술한 바와 같이, 상기 반도체 물질의 스트레인된 층102은 또한 압축적으로 스트레인된 실리콘 게르마늄 (SiGe) 층과 같은 압축적으로 스트레인된 반도체 층을 포함할 수 있다. 절연체 층104상의(on) 압축적으로 스트레인 된 SiGe는 약 0 GPa 부터 약 -4 GPa까지의 스트레스를 나타낼 수있다.
실리콘 옥사이드를 포함하는 25 nm 두께 절연체 층104, 및 30 nm 두께의 압축적으로 스트레인된 Si0 . 25Ge0 . 75 층을 고려하면, 상기 길이L1의 함수로서의 열 처리 공정 조건은 하기 표 2에 제시된 바와 같을 수 있다:
제1 핀 길이(μm) 열 처리 온도(°C) 공정 시간(mn)
1 1100 1 hour
0.5 1100 30 mn
0.3 1100 15 mn
상기 표 1 및 표 2에 나타낸 바와 같이, 제1 핀 들108의 전체 세로 방향(longitudinal) 스트레스 완화는 짧은 길이L1를 갖는 핀들108에 대해 더 낮은 온도에서 얻어질 수 있다.
상기 어닐링 후에, 스트레인이 상기 제2 핀들110 각각의 적어도 일부분 아래의(underneath) 상기 절연 층104에 남아있더라도, 상기 제1 핀108 아래의(underneath) 상기 절연 층104 내의(within) 상기 스트레인은 또한 적어도, 실질적으로, 감소되거나 제거 될 수 있다.
만약, 상기 반도체 물질의 층102이 인장의 스트레인된 층이면, 상기 제1 핀들108은 상기 열 처리 후의 상기 제2 핀들110 보다 더 작은 격자 상수를 가질 수 있다. 이러한 실시예에서, 예를 들어, 상기 제1 핀들108은 p-타입 핀FET들을 형성하는데 사용될 수 있고, 상기 제2 핀들110은 n-타입 핀 FET들을 형성하는데 사용될 수 있다. 만약 상기 반도체 물질의 층102가 압축적으로 스트레인된 층이라면, 상기 제1 핀들108은 상기 열 처리 후 상기 제2 핀들110 보다 더 큰 격자 상수를 가질 수 있다. 이러한 실시예에서, 상기 제1 핀들108은 n-타입 핀FET들을 형성하기 위해 사용될 수 있고, 상기 제2 핀들110은 p-타입 핀FET들을 형성하기 위해 사용될 수 있다.
인장 스트레스의 상태에 있는 핀들을 갖는 n-타입의 핀FET들을 형성하고 위해서, 그리고 이완된 상태 또는 압축적인 스트레스 상태에 있는 핀들을 가지는 p-타입의 핀FET들을 형성하는 것이 바람직할 수 있다. 그러므로, 일부의 실시예들에서, 가장 높은 격자 상수를 가지는 상기 제1 핀들108 및 상기 제2 핀들 110중 n-타입 핀FET들의 상기 핀들을 형성하는데 어느 것이든 사용되고 선택될 수 있고, 상기 제1 핀들108 및 상기 제2 핀들 110 중 p-타입 핀FET들의 상기 핀들을 형성하는데 어느 것이든 사용되고 선택될 수 있다.
인장 스트레인된 반도체 층을 포함하는 스트레인된 반도체 물질의 층102에 대한 실시예들에서, 상기 재 1 핀들108의 격자 상수는 제1 핀들108내의(within) 상기 반도체 물질102의 상기 격자 상수의 감소에 의해 특징지어지는 이완을 겪을 수 있다. 그러므로, 상기 제1 핀들108내의(within) 상기 격자 상수는 상기 제2 핀들110내의(within) 상기 격자 상수 보다 작아질 것이다. 그러한 실시예들에서, p-타입 핀FET는 상기 제1 핀들108을 사용하여 형성될 수 있고, n-타입 핀FET는 상기 제2 핀들110을 사용하여 형성될 수 있다. n-타입 핀들의 성능은 그것의 상기 제2 핀들110내의(within) 인장 스트레인의 존재에 의해 향상될 수 있고, 상기 제1 핀들을 사용하여 제조된 p-타입 핀FET들의 성능의 저하 없음이 관찰될 수 있다. 게다가, 상기 제1 핀들108 각각의 상기 완화는 상기 제1 핀108의 전체의 길이에 걸쳐 적어도 실질적이고 균질할 수 있고, 상기 제1 핀들108을 사용하여 형성한 p-타입 핀FET들 내의(within) 상기 전자 홀들의 유동성은 상대적으로 종래에 잘 알려진 것에 비해 감소되지 않을 수 있고, 임계 전압(threshold voltage)(Vt) 변화 없음이 관찰될 수 있다.
반대로, 압축적으로 스트레인된 반도체 층을 포함하는 상기 스트레인된 반도체 물질의 층102에 대한 실시예에 있어서, 상기 제1 핀들108의 상기 격자 상수는 상기 제1 핀들108 내의(within) 상기 반도체 물질102의 상기 격자 상수의 상승에 의해 특징지워지는 이완을 격는다. 그러므로 상기 제1 핀들108의 상기 격자 상수는 상기 열 처리 후에 상기 제2 핀들110의 상기 격자 상수 보다 크고, 상기 p-타입 핀FET들은 상기 제2 핀들110을 사용하여 형성될 수 있고, 반면에 상기 n-타입 핀FET들은 상기 제1 핀들108을 사용하여 형성될 수 있다. 상기 p-타입 핀FET들의 성능은 그것의 상기 제2 핀들 110 내의(within) 압축적인 스트레인의 상기 존재에 의해 향상될 수 있으나, 반면에 상기 제1 핀들108을 사용하여 형성된 n-타입 핀FET의 성능 저하가 없음이 관찰될 수 있다. 게다가, 상기 제1 핀들108의 이완은 상기 제1 핀들108의 상기 길이에 걸쳐 적어도 실질적이고 균질할 수 있기 때문에, 상기 제1 핀들108을 사용하여 형성되는 n-타입 핀FET들 내의(within) 전자들의 상기 유동성은 공지된 종래의 기술에 비교할 때 떨어지지 않으며 상기 임계 전압(threshold voltage)(Vt) 변화가 관찰되지 않을 수 있다.
전술한 바와 같이, 일부 실시예에서는, 상기 스트레인된 반도체 물질의 층102는 인장 스트레인된 실리콘(Si) 층과 같은 인장 스트레인된 반도체 층을 포함한다. 그러한 인장 스트레인된 실리콘 층은 약 1.3 GPa 초과의 그 안의(therein) 인장 스트레스를 보여줄 수 있다. 약 1.3GPa를 그 안에 인장 스트레스로 갖는 인장 스트레인된 실리콘 핀을 사용하여 형성되는 n-타입 핀FET 내의(within) 상기 전자 유동성은 이완 실리콘 핀을 사용하여 형성되는 n-타입 핀FET 내의(within) 상기 전자 유동성 보다 약 60% 높을 수 있다.
본 발명의 일부 실시예에 따르면, 상기 열 처리 공정을 수행하는 것 및 그리고 상기 제1 핀들108을 완화하는 것 후에 스트레스 또는 스트레인이 상기 제1 핀들108 내에서(within) 다시 발생할 수 있다. 상기 열 처리 공정 후에 상기 제1 핀들108 내에서(within) 발생되는 상기 스트레스 또는 스트레인은 상기 열 처리 공정 후 상기 제2 핀들110 안에서(within) 남아있는 상기 스트레스 및 스트레인과 본질적으로 반대일 수 있다. 예를 들어, 상기 제2 핀들110이 상기 열 처리 후에 인장 스트레스 및 스트레인의 상태에 있는 경우, 압축적인 스트레스 및 스트레인이 상기 제1 핀들108내에서(within) 유도될 수 있다(상기 제2 핀들110 내에서(within) 상기 인장 스트레스 및 스트레인을 유지하는 동안). 또다른 예로서, 상기 제2 핀들110이 상기 열처리 후에 압축적인 스트레스 또는 스트레인의 상태에 있는 경우, 인장 스트레스 및 스트레인은 상기 제1 핀들108내에서(within) 유도될 수 있다(상기 제2 핀들110 안에서 상기 압축적인 스트레스 및 스트레인이 유지되는 동안에).
비-제한적인 구체적인 일 예로서, 인장 스트레인된 실리콘 층을 포함하는 상기 스트레인된 반도체 물질의 층102에 대한 실시예 들에서, 상기 열 처리 공정 후의 상기 제1 핀들108 내의(in) 상기 이완된 실리콘은 도 7 내지 10을 참조하여 아래에서 설명되는 것처럼, 산화 응축(condensation) 공정 또는 열적 혼합(mixing) 공정과 같이 당 업계에서 알려진 공정들을 사용하여 압축적으로 스트레인된 실리콘 게르마늄(SiGe)으로 전환될 수 있다.
도 7에 보여지는 것과 같이, 상기 제1 핀들108 또는 상기 제2 핀들110 은 마스크 물질116로 마스크될 수 있고, 상기 제1 핀들108 및 상기 제2 핀들110의 다른 것들은 상기 마스크 물질116을 통해 노출될 수 있다. 도 7 내지 10에서 보여지는 실시예에서, 상기 제2 핀들110은 상기 마스크 물질116으로 마스크되어지고, 반면에, 상기 제1 핀들108은 상기 마스크 물질116을 통해서 노출되어 유지된다. 상기 마스크 물질116은 또한 상기 스트레인된 반도체 물질102의 층의 다른 부분을 덮을 수 있다. 상기 마스크 물질116은 예를 들어 실리콘 다이옥사이드의 층, 실리콘 나이트라이드의 층, 실리콘 옥시나이트라이드의 층을 포함할 수 있고, 증착 공정을 이용하여 상기 멀티레이어 기판100 위로(over) 증착될 수 있다. 종래의 포토리소그래피 공정은 마스크 물질116의 그 안에 개구들(openings)을 형성하기 위하여 선택된 부분들을 통하여 선택적으로 에칭이 수행될 수 있다. 일부 실시예에서, 상기 마스크 물질116은 상기 핀들108, 110을 형성하기 전에 상기 스트레인된 반도체 물질의 층102 위에(over) 증착될 수 있고, 단일 에칭 공정이 상기 마스크 물질116을 패터닝하기 위해 상기 마스크 물질116 및 상기 반도체 물질의 층102을 통해서 에칭에 사용될 수 있고, 동시에 상기 제1 핀들108을 형성할 수 있다. 상기 마스크 물질116및 상기 스트레인된 반도체 물질의 층 102의 에칭은 예를 들어, 플라즈마 에칭에 의해 수행될 수 있다.
이전에 논의했던 것처럼, 상기 첫번째 핀들108은 상기 열 처리 공정 이후에 이완된 실리콘(Si)을 포함할 수 있고, 반면에 제2 핀들 110은 상기 열 처리 공정 후에 인장 스트레인된 실리콘(Si)을 포함한다.
도 8에서 보여진 것처럼, 실리콘 게르마늄 합금의 에피텍셜 층118은 상기 마스크 물질116을 통해 노출된 상기 핀들108, 110 중 어느 하나 위에(over) 에피텍셜하게 증착될 수 있다. 도 7내지 10에서 보여진 실시예에서, 상기 에피텍셜 실리콘 게르마늄 합금은 상기 제1 핀들108 위에(over) 증착된 것으로 보여지고 있다. 상기 마스크 물질116은 상기 제2 핀들110 상에 상기 실리콘 게르마늄 합금의 증착을 방지한다.
제1 핀들108 상에(on) 상기 실리콘 게르마늄 합금을 증착한 후에, 산화 응축 공정 또는 열 혼합 공정을 상기 제1 핀들108내의(in) 게르마늄 원자들에 도입하고, 도 8에 점묘법에 의해 도시되는 상기 제1 핀들108의 이완된 실리콘을 도 9에서 크로스 해칭에 의해 도시되는 스트레인된 SiGe 합금으로 전환시킨다. 상기 산화 응축 공정 또는 열 혼합 공정 이후, 실리콘 옥사이드 층은 제1 핀들108의 표면에 존재할 수 있고, 실리콘 옥사이드 및 마스크 물질116중 어느 것이라도 제거되어 도 10에 보여지는 것과 같이 상기 구조를 형성할 수 있고, 압축적으로 스트레인된 SiGe 제1 핀들 및 인장 스트레인된 실리콘(Si) 제2 핀들110을 포함할 수 있다.
*따라서, 도 7 내지 도 10을 참조하여 위에서 설명 한 바와 같이, 상기 제 2핀들110은 인장 스트레스 및 스트레인을 받는 반면에, 압축적인 스트레스 및 스트레인은 상기 제1 핀들108을 이완시키기 위한 상기 열 처리 공정이 수행된 후에 상기 제1 핀들108 내로(in) 유도될 수 있다. 상기 제1 핀들108내의 상기 압축 스트레인의 존재는 상기 제1 핀들108을 사용하여 형성될 수 있는 p-타입 finFET들의 성능을 향상시킬 수 있다.
도 7 내지 도 10에 도시 된 바와 같이, 제2 핀 (110)은 인장 응력 및 변형을받는 반면, 제1 핀 (108)을 완화시키기 위해 열처리 공정을 수행 한 후에 제1 핀 (108)에 압축 응력 및 변형이 유도 될 수있다. 제1 핀(108)은 제1 핀(108)을 사용하여 형성 될 수있는 p 타입 finFET의 성능을 향상시킬 수 있다.
이전에 언급하였던 것과 같이, 일부의 실시예들에서, 상기 스트레인된 반도체 물질의 층102은 예를 들어 압축적으로 스트레인된 실리콘 게르마늄(Si0 . 75Ge0 .25) 층과 같은 압축적으로 스트레인된 반도체 층을 포함할 수 있다. 그러한 압축적으로 스트레인된 실리콘 층은 그 안에서(therein) 약 -1.6GPa를 초과하는 압축적인 스트레스를 보인다. 그 안에서(therein) 약 -1.6GPa의 압축적인 스트레스를 가지는 압축적으로 스트레인된 SiGe 핀을 사용하여 형성되는 p-타입 핀FET 내의(within) 상기 홀 이동성은 이완된 SiGe 핀을 사용하여 형성된 p-타입 핀 FET 내의(within) 상기 홀 이동성 보다 약 100% 더 높다. 상기 이동성 증가는 완전히 스트레인된 Si0.8Ge0.2의 약 60%이다(Ref Khakifirooz, EDL 2013).
본 발명의 일부 실시예에 따르면, 상기 제1 핀들108 및 제2 핀들110의 크기 및/또는 형상은 상기 열 처리 공정 후에 변형될 수 있지만, 그러한 방식에 따를 때 그 안의 각각의 상기 스트레스들과 스트레인들은 보전될 수 있다. 예를 들어 상기 제2 핀들110의 상기 길이 L2는 마스킹 및 에칭 공정을 이용한 후에 선택적으로 감소될 수 있다. 예를 들어, 상기 제2 핀들110의 상기 길이 L2는 상기 열 처리 공정 후에 상기 제1 핀들108의 상기 길이L1과 실질적으로 비슷한 수준으로 감소될 수 있다.
위에서 언급된 실시예들에서, 하나 이상의 제2 핀들110은 상기 열 처리 공정 동안 Lc 초과의 상기 임계 길이 초과의 길이 L2를 가지도록 적어도 초기에 형성되어 상기 열 처리는 상기 제2 핀들110 내의(within) 상기 세로방향(longitudinal) 스트레스를 제거하지 않을 것이다. 이러한 실시예에서, 상기 제2 핀들110은 상기 열 처리 수행하는 단계의 이전 혹은 이후에 형성될 수 있다. 그러므로, 상기 제2 핀들 110은 상기 제1 핀들108과 동시에 함께 형성되는 것이 유리할 수 있다.
부가적인 실시예에서, 상기 하나 이상의 제2 핀들110은 상기 임계 길이 Lc 보다 작은 길이 L2로 처음으로 형성되지만, 상기 제1 핀들108이 형성되고 상기 열 처리 공정을 수행한 후에, 상기 제2 핀들110은 상기 열 처리 공정에 노출되지 않는다. 그러한 방법들은 도 11 내지 17에 도시되어 있다. 이러한 실시예들에서, 상기 제2 핀들110은 상기 제1 핀들108을 완화시키기 위한 상기 열 처리를 수행하는 단계 이후 까지 형성되지 않기 때문에 상기 제2 핀들110의 상기 세로방향(longitudinal) 스트레스 및 스트레인은 유지된다.
도11 및 12에서 보여지는 것처럼, 제1 핀들108은, 예를 들어, 여기서 앞서 설명한 것과 같이 마스킹 및 에칭 공정에 사용되는 상기 스트레인된 반도체 물질102 안에(in) 한정(be defined)될 수 있다. 상기 제1 핀들108은, 또한 이전에 설명한 것과 같이 임계 길이 Lc보다 작은 길이 L1를 가질 수 있다.
도 13 및 14에서 언급한 바와 같이, 상기 제1 핀들108을 형성하는 것 후에 그리고 어떠한 제2 핀들110을 형성하는것 전에, 상기 제1 핀들108(낮은 밀도의 점묘법으로 표시된 것 처럼)내에서(within) 및 상기 스트레인된 반도체 물질의 층102의 상기 나머지들을 이완하는 것 없이 상기 스트레인된 반도체 물질102를 적어도 실질적으로 이완하도록 상기 열 처리 공정은 여기서 이전에 설명한 것과 같이 수행될 수 있다.
도 15에서 도시된 것처럼, 상기 제1 핀들108 내의 상기 스트레인된 반도체 물질을 이완하는 것 후에, 스트레스 및/또는 스트레인은 상기 제1 핀들108(도 15에 크로스-해칭으로 표시되는)의 상기 반도체 물질 내에(within) 유도될 수 있다. 상기 열 처리 공정 후 상기 제1 핀들108 내에(within) 발생되는 상기 스트레스 또는 스트레인은 상기 열 처리 공정 후 상기 스트레인된 반도체 물질102의 상기 나머지(remainder) 내의(within) 상기 스트레스 및 스트레인과 본질 적으로 반대(opposite)일 수 있다. 예를 들어, 만약 상기 스트레인된 반도체 물질102의 상기 나머지가 상기 열 처리 후의 인장 스트레스 및 스트레인의 상태에 있다면, 압축적인 스트레스 및 스트레인은 상기 제1 핀들108 내에(within) 유도될 수 있다(상기 반도체 물질102의 상기 나머지 내의(within) 인장 스트레스 및 스트레인을 유지하는 동안). 또다른 예 처럼, 만약 상기 스트레인된 반도체 물질102의 상기 나머지가 상기 열 처리 후에 압축적인 스트레스 및 스트레인의 상태에 있다면, 인장스트레스 및 스트레인은 상기 제1 핀들108 내로(within) 유도될 수 있다(상기 반도체 물질102의 상기 나머지 내에(within) 상기 압축적인 스트레스 및 스트레인을 유지하는 동안).
비-제한적인 예에 따르면, 도 7 내지 10을 참조하여 앞서 설명했던 상기 방법들은 상기 제1 핀들108 내의(within) 스트레인된 SiGe에 상기 제1 핀들108 내에(within) 이완된 실리콘으로 전환되는데 사용될 수 있다.
도 16 및 17에 도시된 바와 같이, 상기 제2 핀들110은 상기 제1 핀들108을 이완시키기 위한 상기 열 처리 공정을 수행하는 단계 후에, 상기 스트레인된 반도체 물질102의 층 내에(in) 형성될 수 있다. 상기 제2 핀들110은 앞서 설명한 것 처럼 마스킹 및 에칭 공정을 사용하여 형성될 수 있고, 길이 L2를 가지도록 형성될 수 있다. 앞서 언급되었던 것 처럼, 실시예에서, 상기 제2 핀들110은 도11 내지 17을 참조하여 설명한 것 처럼 상기 열 처리 공정을 수행하는 단계 후에 형성되고, 상기 제2 핀들110은 초과하거나, 똑같거나, 또는 상기 임계 길이 Lc 미만인 길이 L2를 가질 수 있다.
여기에서 앞서 설명한 것과 같이, 상기 제1 핀들108 및 제2 핀들110을 형성하는 단계 후에, n-타입 및 p-타입 핀FET 트랜지스터들의 하나는 상기 제1 핀들108 또는 상기 제2 핀들110 중 어느 하나를 이용하여 형성될 수 있고, 그리고 상기 n-타입 및 p-타입 핀FET 트랜지스터들의 다른 것은 제1 핀들108 및 제2 핀들110 의 다른 것을 이용해서 형성될 수 있다. 예를 들어, n-타입 핀FET 트랜지스터는 제1 핀들108을 이용해서 형성될 수 있고, 그리고 p-타입 핀FET트랜지스터는 상기 제2 핀들110을 이용하여 형성될 수 있다. 또 다른 예로서, p-타입 핀FET트랜지스터는 제1 핀들108을 이용해서 형성될 수 있고, n-타입 핀FET 트랜지스터는 제2 핀들110을 이용해서 형성될 수 있다. 일부의 실시예에서는, 상기 n-타입 핀FET트랜지스터는 상기 제1 핀들110 및 상기 제2 핀들 110이 인장 스트레인 상태에 있는 것을 이용해서 형성될 수 있고, 상기 p-타입 핀FET트랜지스터는 제1 핀들108 및 제2 핀들110이 이완된 상태 또는 압축적인 스트레인 상태 중 하나에 있는 것을 이용해서 형성될 수 있다. 일부 실시예에서는, 상기 p-타입 핀FET트랜지스터는 상기 제1 핀들108 및 상기 제2 핀들이 압축적인 스트레인 상태에 있는 것을 이용하여 형성될 수 있고, 상기 n-타입 핀FET트랜지스터는 상기 제1 핀들108 및 상기 제2 핀들110이 이완된 상태 또는 인장 스트레인 상태에 있는 것을 이용하여 형성될 수 있다.
도 18은 본 발명의 실시예에 따라, 상기 제1 핀들108 및/또는 상기 제2 핀들110을 사용하여 제조될 수 있는 핀FET 구조의 간략화된 실시예를 도시한다. 많은 상이한 구성의 핀FET들이 당 업계에 알려져 있고, 그리고 상기 개시된 실시예들을 따라 채용될 수 있고, 그러한 핀FET구조의 일 예로서 도 18에 보여진 구조의 상기 핀FET가 제시된다.
도 18에 도시된 바와 같이, 핀FET 트랜지스터120은 소스 영역122, 드레인 영역124, 그리고 상기 소스 영역 122 및 상기 드레인 영역124 사이에서 연장된 채널을 포함한다. 상기 채널은 제1 핀108 또는 제2 핀110 중 하나와 같이 하나의 핀을 포함하고 한정된다. 일부 실시예에서, 상기 소스 영역122 및 상기 드레인 영역 124는 상기 핀108, 110의 세로방향(longtitudinal) 단부들(end portions)로 한정되고, 포함한다. 전도성 게이트126은 상기 소스 영역122와 상기 드레인 영역124 사이에서 적어도 상기 핀108, 110의 일부분에 인접해서 연장된다. 상기 게이트 126은 유전체 물질128에 의해 상기 핀108,110으로부터 분리될 수 있다. 상기 게이트126은 멀티레이어 구조를 포함할 수 있고, 반도체성 및/또는 전도성 층들을 포함할 수 있다. 전도성 실리사이드와 같은 금속, 금속 혼합물 또는 둘다를 포함하는 낮은-저항 층은, 그들 사이에서 전기적 접촉을 형성하기 위해 상기 소스 영역122 및/또는 상기 드레인 영역124 위로(over) 증착될 수 있다.
따라서 유리하게, 상기 채널 내의 인장 스트레스는 상기 nFET 성능을 증가시킬 수 있고, 상기 임계 전압(threshold voltage)을 낮출 수 있고, 반면에 상기 채널 내의 압축적인 스트레스는 상기 pFET 성능을 증가시킬 수 있고, 임계 전압을 감소시킬 수 있다. 일부의 기능들에 대해서, 스트레인된 장치들은 높은 성능이 필요하기 때문에 유용하며, 일부 다른 기능들에 대해서, 성능은 그렇게 중요하지 않지만, 높은 임계 전압이 유용하다. 본 발명에 따르면, 상기 사용자는 어떠한 장치가 스트레인 되어 있고, 어떠한 장치가 그렇지 않은지를 선택할 수 있다. 예를 들어, 본 발명은 유리하게도 상기 동일한 회로에 통합하는데 사용될 수 있다:
- 인장되게 스트레인된 nFET들 및 압축적으로 스트레인된 pFET들을 갖는(with) 초-고속 로직 부품들
- 이완된 nFET들 및 pFET들(낮은 누출(leakage))을 갖는(with) SRAM 부품들
추가적으로 비-제한적인 본 발명의 실시예들이 아래에 제시된다.
실시예 1: 아래의 단계를 포함하는 반도체 장치의 가공방법: 베이스 기판 상의 절연 층 상에 위에 놓인(overlying) 스트레인된 반도체 물질 층 내의 적어도 하나의 제1 핀을 형성하는 단계, 상기 적어도 하나의 제1 핀은 임계 길이 Lc 미만의 길이를 가지는 것; 상기 적어도 하나의 제1 핀을 형성하는 단계 후에, 상기 임계 길이 Lc 미만의 길이를 가지는 상기 적어도 하나의 제1 핀 내의(within) 스트레스의 이완을 야기하는 열 처리를 수행하는 단계; 및 상기 스트레인된 반도체 물질 층 내의 적어도 하나의 제2 핀을 형성하는 단계; 상기 적어도 하나의 제2 핀은 상기 임계 길이 Lc 초과의 길이를 가지거나, 또는 상기 적어도 하나의 제2 핀은 상기 열 처리를 수행하는 단계.
실시예2: 실시예 1의 방법에서, 상기 적어도 하나의 제1 핀은 상기 열 처리를 수행하는 단계 이후에 제1 격자 상수를 가지는 것이고, 상기 적어도 하나의 제2 핀은 상기 제1 격자 상수와 서로 다른 제2 격자 상수를 가지는 것이며, 아래의 단계를 더 포함하는, 반도체 장치의 제조방법: 상기 적어도 하나의 제1 핀과 상기 적어도 하나의 제2 핀으로부터 선택된 하나의 핀을 포함하는 n-타입 FET(Field effect transistor)를 형성하는 단계, 상기 하나의 핀은 가장 높은 격자 상수를 가지는 것; 및 상기 적어도 하나의 제1 핀과 상기 적어도 하나의 제2 핀으로부터 선택된 또 다른 핀을 포함하는 p-타입 FET(Field effect transistor)를 형성하는 단계, 상기 또 다른 핀은 가장 낮은 격자 상수를 가지는 것.
실시예 3: 실시예 1 또는 2의 방법에서, 스트레인된 반도체 물질의 층은 인장 스트레스 상태에 있는 것.
실시예 4: 실시예 1 내지 3 중 어느 하나의 방법에서, 상기 스트레인된 반도체 물질의 층은 인장 스트레인된 실리콘 층을 포함하는 것.
실시예 5: 실시예 1 내지 4 중 어느 하나의 방법에서, 적어도 1 μm의 길이를 가지는 상기 적어도 하나의 제2 핀을 형성하는 단계를 더 포함하는 것.
실시예 6: 실시예 1 내지 4중 어느 하나의 방법에서, 1 μm보다 작은 길이를 가지는 상기 적어도 하나의 제1 핀을 형성하는 단계를 더 포함하는 것.
실시예 7: 실시예 1 내지 4 중 어느 하나의 방법에서, 상기 열 처리를 수행하는 단계는 5분 내지 10 시간 사이의 시간 동안 비활성 분위기 내 950 ℃ 내지 1250 ℃ 사이의 온도에서 열 처리를 수행하는 것을 포함하는 것.
실시예 8: 실시예 2의 방법에 있어서, 상기 열 처리를 수행하는 단계 후 및 상기 적어도 하나의 제1 핀과 상기 적어도 하나의 제2 핀의 상기 또 다른 것을 포함하는 상기 p-타입 FET를 형성하는 단계 전에 수행되는 아래의 단계를 더포함하는, 반도체 장치의 제조방법: 상기 적어도 하나의 제1 핀과 상기 적어도 하나의 제2 핀의 상기 또 다른 것 상에(on) 에피텍셜 실리콘 게르마늄 합금을 증착하는 단계; 게르마늄 원자를 상기 적어도 하나의 제1 핀과 상기 적어도 하나의 제2 핀의 상기 또 다른 것 안으로 도입하도록 그리고, 실리콘 옥사이드 층을 상기 적어도 하나의 제1 핀과 상기 적어도 하나의 제2 핀의 상기 또 다른 것의 표면 위에(over) 형성하도록 산화 응축을 수행하는 단계; 및 상기 실리콘 옥사이드 층을 제거하는 단계.
실시예 9: 실시예 8의 방법에서, 상기 적어도 하나의 제1 핀과 상기 적어도 하나의 제2 핀의 상기 또 다른 것 위에(over) 상기 에피텍셜 실리콘 게르마늄 합금을 증착하는 단계 이전에, 상기 적어도 하나의 제1 핀과 상기 적어도 하나의 제2 핀 중의 상기 하나의 핀을 마스킹하는 단계를 더 포함하는 것.
실시예 10: 실시예 1 또는 2의 방법에서, 상기 스트레인된 반도체 물질 층은 압축 스트레스 상태에 있는 것.
실시예 11: 실시예 10의 방법에서, 상기 스트레인된 반도체 물질 층은 압축적으로 스트레인된 실리콘-게르마늄 층을 포함하는 것인, 반도체 장치의 제조방법.
실시예 12: 실시예 10 또는 11의 방법에서, 적어도 1 ㎛의 길이를 가지는 상기 적어도 하나의 제2 핀을 형성하는 단계를 더 포함하는 것.
실시예 13: 실시예 10 내지 12 중 어느 하나의 방법에서, 및 1㎛ 보다 작은 길이를 가지는 상기 적어도 하나의 제1 핀을 형성하는 단계를 더 포함하는 것.
실시예 14: 실시예 10 내지 13 중 어느 하나의 방법에서, 상기 열 처리를 수행하는 단계는 1분 내지 10 시간 사이의 시간 동안 비활성 분위기 내 950 ℃ 내지 1250 ℃ 사이의 온도에서 열 처리를 수행하는 것을 포함하는 것.
실시예 15: 실시예 1 내지 14 중 어느 하나의 방법에서, 상기 열 처리를 수행하는 단계는 상기 절연 층의 밀도를 증가시키는 것을 더 포함하는 것.
실시예 16: 실시예 1 내지 15중 어느 하나의 방법에서, 상기 적어도 하나의 제1 핀을 형성하는 단계 이전에 상기 절연 층 안으로 이온들을 주입하는 단계 및 상기 주입된 이온들을 이용하여 상기 절연 층의 점도를 줄이는 단계를 더 포함하는 것.
상술한 상기 개시의 실시예들은 본 발명의 범위를 제한하지 않으며, 이 실시예들은 상기 발명의 실시예들의 단순한 예시들이기 때문에, 첨부된 청구항들 및 그것들의 법적인 등가물들의 범위에 의해 한정된다. 어떠한 등가적인 실시예들은 본 발명의 범위 내로 의도된 것이다. 실제로 게다가 설명된 구성 요소들의 변형된 유용한 조합들과 같은, 여기에 설명되고 보여진 것들뿐 아니라, 상기 발명의 다양한 변형들은, 상기 설명으로 당업계의 통상의 기술자에게 명백하게 될 것이다. 다시 말해서, 여기에 기술된 일 예시적인 실시예의 하나 이상의 특징은 본 발명의 추가의 실시예를 제공하기 위해 본원에 기술된 다른 예시적인 실시예의 하나 이상의 특징과 결합 될 수 있다. 이러한 변형 및 실시예도 또한 첨부된 청구 범위의 범주 내(within)에 속한다.

Claims (20)

  1. 아래의 단계를 포함하는 반도체 장치의 가공방법:
    베이스 기판 상의 절연 층 상에 위에 놓인(overlying) 스트레인된 반도체 물질 층 내의 적어도 하나의 제1 핀을 형성하는 단계, 상기 적어도 하나의 제1 핀은 임계 길이 Lc 미만의 길이를 가지는 것;
    상기 적어도 하나의 제1 핀을 형성하는 단계 후에, 상기 임계 길이 Lc 미만의 길이를 가지는 상기 적어도 하나의 제1 핀 내의(within) 스트레스의 이완을 야기하는 열 처리를 수행하는 단계; 및
    상기 스트레인된 반도체 물질 층 내의 적어도 하나의 제2 핀을 형성하는 단계; 상기 적어도 하나의 제2 핀은 상기 임계 길이 Lc 초과의 길이를 가지거나, 또는 상기 적어도 하나의 제2 핀은 상기 열 처리를 수행하는 단계 이후에 형성되는 것.
  2. 제1항에 있어서, 상기 적어도 하나의 제1 핀은 상기 열 처리를 수행하는 단계 이후에 제1 격자 상수를 가지는 것이고, 상기 적어도 하나의 제2 핀은 상기 제1 격자 상수와 서로 다른 제2 격자 상수를 가지는 것이며, 아래의 단계를 더 포함하는, 반도체 장치의 제조방법:
    상기 적어도 하나의 제1 핀과 상기 적어도 하나의 제2 핀으로부터 선택된 하나의 핀을 포함하는 n-타입 FET(Field effect transistor)를 형성하는 단계, 상기 하나의 핀은 가장 높은 격자 상수를 가지는 것; 및
    상기 적어도 하나의 제1 핀과 상기 적어도 하나의 제2 핀으로부터 선택된 또 다른 핀을 포함하는 p-타입 FET(Field effect transistor)를 형성하는 단계, 상기 또 다른 핀은 가장 낮은 격자 상수를 가지는 것.
  3. 제2항에 있어서, 상기 스트레인된 반도체 물질 층은 인장 스트레스 상태에 있는 것인, 반도체 장치의 제조방법.
  4. 제3항에 있어서, 상기 스트레인된 반도체 물질 층은 인장 스트레인된 실리콘 층을 포함하는 것인, 반도체 장치의 제조방법.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서, 적어도 1 ㎛의 길이를 가지는 상기 적어도 하나의 제2 핀을 형성하는 단계, 및 1㎛ 보다 작은 길이를 가지는 상기 적어도 하나의 제1 핀을 형성하는 단계를 더 포함하는, 반도체 장치의 제조방법.
  6. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 열 처리를 수행하는 단계는 1분 내지 10 시간 사이의 시간 동안 비활성 분위기 내 950 ℃ 내지 1250 ℃ 사이의 온도에서 열 처리를 수행하는 것을 포함하는 것인, 반도체 장치의 제조방법.
  7. 제2항 내지 제4항 중 어느 한 항에 있어서, 상기 열 처리를 수행하는 단계 후 및 상기 적어도 하나의 제1 핀과 상기 적어도 하나의 제2 핀의 상기 또 다른 것을 포함하는 상기 p-타입 FET를 형성하는 단계 전에 수행되는 아래의 단계를 더 포함하는, 반도체 장치의 제조방법:
    상기 적어도 하나의 제1 핀과 상기 적어도 하나의 제2 핀의 상기 또 다른 것 상에(on) 에피텍셜 실리콘 게르마늄 합금을 증착하는 단계;
    게르마늄 원자를 상기 적어도 하나의 제1 핀과 상기 적어도 하나의 제2 핀의 상기 또 다른 것 안으로 도입하도록 그리고, 실리콘 옥사이드 층을 상기 적어도 하나의 제1 핀과 상기 적어도 하나의 제2 핀의 상기 또 다른 것의 표면 위에(over) 형성하도록 산화 응축을 수행하는 단계; 및
    상기 실리콘 옥사이드 층을 제거하는 단계.
  8. 제7항에 있어서, 상기 적어도 하나의 제1 핀과 상기 적어도 하나의 제2 핀의 상기 또 다른 것 위에(over) 상기 에피텍셜 실리콘 게르마늄 합금을 증착하는 단계 이전에, 상기 적어도 하나의 제1 핀과 상기 적어도 하나의 제2 핀 중의 상기 하나의 핀을 마스킹하는 단계를 더 포함하는, 반도체 장치의 제조방법.
  9. 제1항에 있어서, 상기 스트레인된 반도체 물질 층은 압축 스트레스 상태에 있는 것인, 반도체 장치의 제조방법.
  10. 제9항에 있어서, 상기 스트레인된 반도체 물질 층은 압축적으로 스트레인된 실리콘-게르마늄 층을 포함하는 것인, 반도체 장치의 제조방법.
  11. 제9항에 있어서, 상기 스트레인된 반도체 물질 층은 압축적으로 스트레인된 실리콘-게르마늄 층을 포함하는 것인, 반도체 장치의 제조방법.
  12. 제9항 내지 제11항 중 어느 한 항에 있어서, 상기 열 처리를 수행하는 단계는 1분 내지 10 시간 사이의 시간 동안 비활성 분위기 내 950 ℃ 내지 1250 ℃ 사이의 온도에서 열 처리를 수행하는 것을 포함하는 것인, 반도체 장치의 제조방법.
  13. 제1항에 있어서, 상기 열 처리를 수행하는 단계는 상기 절연 층의 밀도를 증가시키는 것을 더 포함하는 것인, 반도체 장치의 제조방법.
  14. 제13항에 있어서, 상기 적어도 하나의 제1 핀은 상기 열 처리를 수행하는 단계 이후에 제1 격자 상수를 가지는 것이고, 상기 적어도 하나의 제2 핀은 상기 제1 격자 상수와 서로 다른 제2 격자 상수를 가지는 것이며, 아래의 단계를 더 포함하는, 반도체 장치의 제조방법:
    상기 적어도 하나의 제1 핀과 상기 적어도 하나의 제2 핀으로부터 선택된 하나의 핀을 포함하는 n-타입 FET(Field effect transistor)를 형성하는 단계, 상기 하나의 핀은 가장 높은 격자 상수를 가지는 것; 및
    상기 적어도 하나의 제1 핀과 상기 적어도 하나의 제2 핀으로부터 선택된 또 다른 핀을 포함하는 p-타입 FET(Field effect transistor)를 형성하는 단계, 상기 또 다른 핀은 가장 낮은 격자 상수를 가지는 것.
  15. 제14항에 있어서, 상기 스트레인된 반도체 물질 층은 인장 스트레인된 실리콘 층을 포함하고, 상기 열 처리를 수행하는 단계 후 및 상기 적어도 하나의 제1 핀과 상기 적어도 하나의 제2 핀의 상기 또 다른 것을 포함하는 상기 p-타입 FET를 형성하는 단계 전에 수행되는 아래의 단계를 더 포함하는, 반도체 장치의 제조방법:
    상기 적어도 하나의 제1 핀과 상기 적어도 하나의 제2 핀의 상기 또 다른 것 상에(on) 에피텍셜 실리콘 게르마늄 합금을 증착하는 단계;
    게르마늄 원자를 상기 적어도 하나의 제1 핀과 상기 적어도 하나의 제2 핀의 상기 또 다른 것 안으로 도입하도록 그리고, 실리콘 옥사이드 층을 상기 적어도 하나의 제1 핀과 상기 적어도 하나의 제2 핀의 상기 또 다른 것의 표면 위로(over) 형성하도록 산화 응축을 수행하는 단계; 및
    상기 실리콘 옥사이드 층을 제거하는 단계.
  16. 제15항에 있어서, 상기 적어도 하나의 제1 핀 상에(on) 상기 에피텍셜 실리콘 게르마늄을 증착하는 단계 이전에 상기 적어도 하나의 제2 핀을 마스킹하는 단계를 더 포함하는, 반도체 장치의 제조방법.
  17. 제1항에 있어서, 상기 적어도 하나의 제1 핀을 형성하는 단계 이전에 상기 절연 층 안으로 이온들을 주입하는 단계 및 상기 주입된 이온들을 이용하여 상기 절연 층의 점도를 줄이는 단계를 더 포함하는, 반도체 장치의 제조방법.
  18. 제17항에 있어서, 상기 적어도 하나의 제1 핀은 상기 열 처리를 수행하는 단계 이후에 제1 격자 상수를 가지는 것이고, 상기 적어도 하나의 제2 핀은 상기 제1 격자 상수와 서로 다른 제2 격자 상수를 가지는 것이며, 아래의 단계를 더 포함하는, 반도체 장치의 제조방법:
    상기 적어도 하나의 제1 핀과 상기 적어도 하나의 제2 핀으로부터 선택된 하나의 핀을 포함하는 n-타입 FET(Field effect transistor)를 형성하는 단계, 상기 하나의 핀은 가장 높은 격자 상수를 가지는 것; 및
    상기 적어도 하나의 제1 핀과 상기 적어도 하나의 제2 핀으로부터 선택된 또 다른 핀을 포함하는 p-타입 FET(Field effect transistor)를 형성하는 단계, 상기 또 다른 핀은 가장 낮은 격자 상수를 가지는 것.
  19. 제18항에 있어서, 상기 스트레인된 반도체 물질 층은 인장 스트레인된 실리콘 층을 포함하고, 상기 열 처리를 수행하는 단계 후 및 상기 적어도 하나의 제1 핀과 상기 적어도 하나의 제2 핀의 상기 또 다른 것을 포함하는 상기 p-타입 FET를 형성하는 단계 전에 수행되는 아래의 단계를 더 포함하는, 반도체 장치의 제조방법:
    상기 적어도 하나의 제1 핀과 상기 적어도 하나의 제2 핀의 상기 또 다른 것 상에(on) 에피텍셜 실리콘 게르마늄 합금을 증착하는 단계;
    게르마늄 원자를 상기 적어도 하나의 제1 핀과 상기 적어도 하나의 제2 핀의 상기 또 다른 것 안으로 도입하도록 그리고, 실리콘 옥사이드 층을 상기 적어도 하나의 제1 핀과 상기 적어도 하나의 제2 핀의 상기 또 다른 것의 표면 위로(over) 형성하도록 산화 응축을 수행하는 단계; 및
    상기 실리콘 옥사이드 층을 제거하는 단계.
  20. 제19항에 있어서, 상기 적어도 하나의 제1 핀과 상기 적어도 하나의 제2 핀의 상기 또 다른 것 상에(on) 상기 에피텍셜 실리콘 게르마늄 합금을 증착하는 단계 이전에, 상기 적어도 하나의 제1 핀과 상기 적어도 하나의 제2 핀 중의 상기 하나의 핀을 마스킹하는 단계를 더 포함하는, 반도체 장치의 제조방법.
KR1020167034090A 2014-05-08 2015-04-28 핀 이완을 포함하는 반도체 장치를 제조하는 방법 및 관련된 구조 KR101929108B1 (ko)

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