JP2006339309A - 半導体装置とその製造方法 - Google Patents
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Abstract
【解決手段】絶縁膜上の半導体層にnチャネルMISトランジスタとpチャネルMISトランジスタを形成した半導体装置であって、nチャネルMISトランジスタのチャネルが2軸引っ張り歪みを有する歪みSi層22で形成され、pチャネルMISトランジスタのチャネルがチャネル長方向に1軸圧縮歪みを有する歪みSiGe層31で形成されている。
【選択図】図2
Description
図1及び図2は、本発明の第1の実施形態に係わる半導体装置の概略構成を説明するためのもので、図1は平面図、図2は図1の矢視A−A’断面図である。
ゲート絶縁膜23,33はSiO2 でもよいし、SiO2 よりも誘電率が高い絶縁膜材料(高誘電体絶縁膜)でも構わない。例えば、Si3 N4 ,Al2 O3 ,Ta2 O5 ,TiO2 ,La2 O5 ,CeO2 ,ZrO2 ,HfO2 ,SrTiO3 ,Pr2 O3 等がある。また、ZrシリケートやHfシリケートのように、シリコン酸化物に金属イオンを混ぜた材料も有効であるし、それらの材料を組み合わせたのもでもよい。また、ゲート電極24,34もポリSi、SiGe、シリサイド、ジャーマノシリサイド、各種金属等、各世代のトランジスタで必要な材料を適宜選択して用いればよい。ソース・ドレイン領域26,36には、ジャーマノシリサイド、若しくはシリサイドを用いる。
図5は、本発明の第2の実施形態に係わる半導体装置の概略構成を示す断面図である。なお、図2と同一部分には同一符号を付して、その詳しい説明は省略する。また、平面図は前記図1と実質的に同様なので省略する。
図7及び図8は、本発明の第3の実施形態に係わる半導体装置の概略構成を説明するためのもので、図7は平面図、図8は図7の矢視A−A’断面図である。なお、図1及び図2と同一部分には同一符号を付して、その詳しい説明は省略する。
図10は、本発明の第4の実施形態に係わる半導体装置の概略構成を示す断面図である。なお、図8と同一部分には同一符号を付して、その詳しい説明は省略する。また、平面図は前記図7と実質的に同様なので省略する。
なお、本発明は上述した各実施形態に限定されるものではない。実施形態では、1つの素子領域中に1つのMOSFETを形成することを前提としていたが、図12に示すように、1つの素子領域中に複数のMOSFETをアレイ上に形成させるような集積回路に対しても本発明は有用である。ここで、図中の50は素子領域、54はゲート電極、55は素子分離絶縁膜を示している。
前記nチャネルMISトランジスタのチャネルが2軸引っ張り歪みを有する歪みSi層で形成され、前記pチャネルMISトランジスタのチャネルがチャネル長方向に1軸圧縮歪みを有する歪みSiGe層で形成されていることを特徴とする半導体装置。
前記SiGe層をnチャネルMISトランジスタ形成領域で選択的にエッチングすることにより、該SiGe層を島状に残す工程と、
前記nチャネルMISトランジスタ形成領域の島状に残された前記SiGe層に熱処理を施すことにより、該SiGe層の格子歪みを緩和する工程と、
前記SiGe層をpチャネルMISトランジスタ形成領域で選択的にエッチングすることにより、該SiGe層をチャネル長方向が長く、チャネル幅方向が短くなるように島状に残し、該SiGe層のチャネル幅方向の格子歪みを緩和すると共に、チャネル長方向に1軸圧縮歪みを残す工程と、
前記nチャネルMISトランジスタ形成領域の、格子歪みが緩和された前記SiGe層上にSi層を形成することにより、2軸引っ張り歪みを有する歪みSi層を形成する工程と、
前記歪みSi層にnチャネルMISトランジスタを形成し、1軸圧縮歪みを有する前記SiGe層上にpチャネルMISトランジスタを形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
前記nチャネルMISトランジスタのチャネルが2軸引っ張り歪みを有する歪みSi層で形成され、前記pチャネルMISトランジスタのチャネルがチャネル幅方向に1軸引っ張り歪みを有する歪みSi層で形成されていることを特徴とする半導体装置。
前記SiGe層をnチャネルMISトランジスタ形成領域で選択的にエッチングすることにより、該SiGe層を島状に残す工程と、
前記nチャネルMISトランジスタ形成領域の島状に残された前記SiGe層に熱処理を施すことにより該SiGe層の格子歪みを緩和する工程と、
前記SiGe層をpチャネルMISトランジスタ形成領域で選択的にエッチングすることにより、該SiGe層をチャネル長方向が長く、チャネル幅方向が短くなるように島状に残し、該SiGe層のチャネル幅方向の格子歪みを緩和すると共に、チャネル長方向に1軸圧縮歪みを残す工程と、
前記nチャネルMISトランジスタ形成領域の、格子歪みが緩和された前記SiGe層上にSi層を形成することにより、2軸引っ張り歪みを有する歪みSi層を形成する工程と、
前記pチャネルMISトランジスタ形成領域の、1軸圧縮歪みを有する前記SiGe層上にSi層を形成することにより、チャネル幅方向に1軸引っ張り歪みを有する歪みSi層を形成する工程と、
前記nチャネルMISトランジスタ形成領域の歪みSi層にnチャネルMISトランジスタを形成し、前記pチャネルMISトランジスタ形成領域の歪みSi層上にpチャネルMISトランジスタを形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
前記nチャネルMISトランジスタのチャネルがチャネル幅方向に1軸引っ張り歪みを有する歪みSi層で形成され、前記pチャネルMISトランジスタのチャネルがチャネル長方向に1軸圧歪みを有する歪みSiGe層で形成されていることを特徴とする半導体装置。
前記SiGe層を選択的にエッチングすることにより、nチャネルMISトランジスタ形成領域及びpチャネルMISトランジスタ形成領域に、前記SiGe層をチャネル長方向が長く、チャネル幅方向が短くなるように島状に残し、前記SiGe層のチャネル幅方向の格子歪みを緩和すると共に、チャネル長方向に1軸圧縮歪みを残す工程と、
前記nチャネルMISトランジスタ形成領域側の1軸圧縮歪みを有する歪みSiGe層上にSi層を形成することにより、チャネル幅方向に1軸引っ張り歪みを有する歪みSi層を形成する工程と、
前記nチャネルMISトランジスタ形成領域の歪みSi層にnチャネルMISトランジスタを形成し、前記pチャネルMISトランジスタ形成領域側の1軸圧縮歪みを有する歪みSiGe層上にpチャネルMISトランジスタを形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
前記各トランジスタのチャネルが共にチャネル幅方向に1軸引っ張り歪みを有する歪みSi層で形成されていることを特徴とする半導体装置。
前記SiGe層を選択的にエッチングすることにより、nチャネルMISトランジスタ形成領域及びpチャネルMISトランジスタ形成領域に、前記SiGe層をチャネル長方向が長く、チャネル幅方向が短くなるように島状に残し、前記SiGe層のチャネル幅方向の格子歪みを緩和すると共に、チャネル幅方向に1軸圧縮歪みを残す工程と、
前記nチャネルMISトランジスタ及びpチャネルMOSトランジスタ形成領域の、1軸圧縮歪みを有する前記SiGe層上にSi層を形成することにより、チャネル幅方向に1軸引っ張り歪みを有する歪みSi層を形成する工程と、
前記nチャネルMISトランジスタ形成領域側の歪みSi層にnチャネルMISトランジスタを形成し、前記pチャネルMISトランジスタ形成領域側の歪みSi層上にpチャネルMISトランジスタを形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
12…Si酸化膜(埋め込み絶縁装置)
13…歪みSiGe層
14…窒化膜
15…素子分離用絶縁膜
21…格子緩和SiGe層
22…2軸引っ張り歪みSi層
23,33…ゲート絶縁膜
24,34…ゲート電極
25,35…ゲート側壁絶縁膜
26,36…ソース・ドレイン領域
28,38…キャップ層
31,41…1軸圧縮歪みSiGe層
32,42…1軸引っ張り歪みSi層
50…素子領域
54…ゲート電極
55…素子分離絶縁膜
Claims (5)
- 絶縁膜上の半導体層にnチャネルMISトランジスタとpチャネルMISトランジスタを形成した半導体装置であって、
前記nチャネルMISトランジスタのチャネルが2軸引っ張り歪みを有する歪みSi層で形成され、前記pチャネルMISトランジスタのチャネルがチャネル長方向に1軸圧縮歪みを有する歪みSiGe層で形成されていることを特徴とする半導体装置。 - 前記nチャネルMISトランジスタのチャネルが形成される歪みSi層は、格子歪みが緩和されたSiGe層上に形成され、前記pチャネルMISトランジスタのチャネルが形成される歪みSiGe層は、チャネル長方向が長く、チャネル幅方向が短く形成されていることを特徴とする請求項1記載の半導体装置。
- 前記nチャネルMISトランジスタ側のSiGe層のチャネル長方向の長さ及びチャネル幅方向の長さは共に5μm以下であり、前記pチャネルMISトランジスタ側の歪みSiGe層のチャネル幅方向の長さは5μm以下であることを特徴とする請求項2記載の半導体装置。
- 絶縁膜上に2軸の圧縮歪みを有する状態でSiGe層を形成する工程と、
前記SiGe層をnチャネルMISトランジスタ形成領域で選択的にエッチングすることにより、該SiGe層を島状に残す工程と、
前記nチャネルMISトランジスタ形成領域の島状に残された前記SiGe層に熱処理を施すことにより、該SiGe層の格子歪みを緩和する工程と、
前記SiGe層をpチャネルMISトランジスタ形成領域で選択的にエッチングすることにより、該SiGe層をチャネル長方向が長く、チャネル幅方向が短くなるように島状に残し、該SiGe層のチャネル幅方向の格子歪みを緩和すると共に、チャネル長方向に1軸圧縮歪みを残す工程と、
前記nチャネルMISトランジスタ形成領域の、格子歪みが緩和された前記SiGe層上にSi層を形成することにより、2軸引っ張り歪みを有する歪みSi層を形成する工程と、
前記歪みSi層にnチャネルMISトランジスタを形成し、1軸圧縮歪みを有する前記SiGe層上にpチャネルMISトランジスタを形成する工程と、
を含むことを特徴とする半導体装置の製造方法。 - 前記nチャネルMISトランジスタ形成領域側では、前記SiGe層をチャネル長方向及びチャネル幅方向共に5μm以内の長さに加工し、前記pチャネルMISトランジスタ形成領域側では、前記SiGe層のチャネル幅方向を5μm以内の長さに加工することを特徴とする請求項4記載の半導体装置の製造方法。
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