JP2010118566A - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP2010118566A JP2010118566A JP2008291679A JP2008291679A JP2010118566A JP 2010118566 A JP2010118566 A JP 2010118566A JP 2008291679 A JP2008291679 A JP 2008291679A JP 2008291679 A JP2008291679 A JP 2008291679A JP 2010118566 A JP2010118566 A JP 2010118566A
- Authority
- JP
- Japan
- Prior art keywords
- channel region
- transistor
- region
- semiconductor
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Images
Landscapes
- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Thin Film Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
【解決手段】本発明の一態様に係る半導体装置は、半導体基板上に形成された半導体層と、前記半導体層内にソース・ドレイン領域およびチャネル領域を有するトランジスタと、前記半導体基板と前記半導体層の間の、前記チャネル領域の下方に形成され、前記チャネル領域に歪みを発生させる応力を内包した絶縁膜と、を備える。
【選択図】図1
Description
(半導体装置の構成)
図1は、本発明の第1の実施の形態に係る半導体装置の断面図である。この半導体装置1は、主に、半導体基板2と、トランジスタ4と、素子分離領域5と、を備えて概略構成されている。
図2(a)〜(c)は、本発明の第1の実施の形態に係る半導体装置の製造工程を示す断面図である。なお、以下においては、主にトランジスタ4を形成する前工程までの製造工程について図面を参照しながら説明する。
本発明の第1の実施の形態によれば、トランジスタ4の導電型に応じて圧縮応力または引張応力を内包する応力膜3をチャネル領域41の下方に形成することによって、チャネル領域41にチャネル方向の圧縮歪みまたは引張歪みを発生させることができ、トランジスタ4の駆動力を効果的に向上させることができる。
(半導体装置の構成)
本発明の第2の実施の形態における半導体装置は、p型トランジスタおよびn型トランジスタを備えたCMOS(Complementary Metal Oxide Semiconductor)構造を有し、それぞれのトランジスタのチャネル領域の下方にトランジスタの導電型に応じた方向の応力を内包する応力膜を有する。なお、第1の実施の形態と同様の点については、簡単のために説明を省略する。
図5(a)〜(d)は、本発明の第2の実施の形態に係る半導体装置の製造工程を示す断面図である。以下においては、圧縮応力膜30の貼り合わせを行ったのち、引張応力膜31の貼り合わせを行うが、どちらを先に貼り合わせても良い。
本発明の第2の実施の形態によれば、CMOS型の半導体装置1Bにおいて、p型トランジスタ7のチャネル領域71の下方に圧縮応力膜30を形成し、n型トランジスタ8のチャネル領域81の下方に引張応力膜31を形成することによって、チャネル領域71、81にチャネル方向の圧縮歪みまたは引張歪みを発生させることができるので、p型トランジスタ7およびn型トランジスタ8の駆動力を効果的に向上させることができる。
本発明の第3の実施の形態は、圧縮応力膜、および引張応力膜をフィン型トランジスタに用いた点について第2の実施の形態と異なっている。なお、第1または第2の実施の形態と同様の点については、簡単のために説明を省略する。
図6は、本発明の第3の実施の形態に係る半導体装置の斜視図であり、図7は、本発明の第3の実施の形態に係る図6のI−I線における断面図である。以下では、ゲート電極203の側面に形成されるゲート側壁の図示を省略している。
図8A(a)〜(d)および図8B(e)〜(g)は、本発明の第3の実施の形態に係る半導体装置の製造工程を示す断面図である。なお、これらの図が示す断面は、図6のII−II線における断面である。なお、第2の実施の形態と同様に圧縮応力膜30の貼り合わせを行ったのち、引張応力膜31の貼り合わせを行うが、どちらを先に貼り合わせても良い。
本発明の第3の実施の形態によれば、p型FINFET100Aのチャネル領域104aの下に圧縮応力膜30を形成し、n型FINFET100Bのチャネル領域104bの下に引張応力膜31を形成することによって、チャネル方向の圧縮歪みまたは引張歪みを発生させることができるので、p型FINFET100Aおよびn型FINFET100Bの駆動力を効果的に向上させることができる。
Claims (5)
- 半導体基板上に形成された半導体層と、
前記半導体層内にソース・ドレイン領域およびチャネル領域を有するトランジスタと、
前記半導体基板と前記半導体層の間の、前記チャネル領域の下方に形成され、前記チャネル領域に歪みを発生させる応力を内包した絶縁膜と、
を備えた半導体装置。 - 前記トランジスタは、p型トランジスタであり、
前記絶縁膜は、圧縮応力を内包し、前記チャネル領域にチャネル方向の圧縮歪みを発生させる請求項1に記載の半導体装置。 - 前記トランジスタは、n型トランジスタであり、
前記絶縁膜は、引張応力を内包し、前記チャネル領域にチャネル方向の引張歪みを発生させる請求項1に記載の半導体装置。 - 前記トランジスタは、プレーナー型トランジスタ、またはフィン型トランジスタである請求項1から3のいずれか1項に記載の半導体装置。
- 半導体基板上に形成された第1および第2の半導体層と、
前記第1の半導体層内に第1のソース・ドレイン領域および第1のチャネル領域を有するp型トランジスタと、
前記第2の半導体層内に第2のソース・ドレイン領域および第2のチャネル領域を有するn型トランジスタと、
前記半導体基板と前記第1の半導体層の間の、前記第1のチャネル領域の下方に形成され、前記第1のチャネル領域にチャネル方向の圧縮歪みを発生させる圧縮応力を内包した第1の絶縁膜と、
前記半導体基板と前記第2の半導体層の間の、前記第2のチャネル領域の下方に形成され、前記第2のチャネル領域にチャネル方向の引張歪みを発生させる引張応力を内包した第2の絶縁膜と、
を備えた半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008291679A JP2010118566A (ja) | 2008-11-14 | 2008-11-14 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008291679A JP2010118566A (ja) | 2008-11-14 | 2008-11-14 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2010118566A true JP2010118566A (ja) | 2010-05-27 |
Family
ID=42306032
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008291679A Withdrawn JP2010118566A (ja) | 2008-11-14 | 2008-11-14 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2010118566A (ja) |
-
2008
- 2008-11-14 JP JP2008291679A patent/JP2010118566A/ja not_active Withdrawn
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US8008751B2 (en) | Semiconductor device and manufacturing method thereof | |
JP5159413B2 (ja) | 半導体装置及びその製造方法 | |
JP4271210B2 (ja) | 電界効果トランジスタ、集積回路素子、及びそれらの製造方法 | |
US9812530B2 (en) | High germanium content silicon germanium fins | |
US7154118B2 (en) | Bulk non-planar transistor having strained enhanced mobility and methods of fabrication | |
JP4575471B2 (ja) | 半導体装置および半導体装置の製造方法 | |
JP4239203B2 (ja) | 半導体装置とその製造方法 | |
JP5178152B2 (ja) | 相補型半導体装置及びその製造方法 | |
US20100207209A1 (en) | Semiconductor device and producing method thereof | |
JP2009054705A (ja) | 半導体基板、半導体装置およびその製造方法 | |
US9530871B1 (en) | Method for fabricating a semiconductor device | |
US20170141189A1 (en) | Fin field effect transistor and method for fabricating the same | |
KR20120022552A (ko) | 반도체 장치 및 그 제조 방법 | |
JP5032418B2 (ja) | 電界効果トランジスタ、集積回路素子、及びそれらの製造方法 | |
US9620503B1 (en) | Fin field effect transistor and method for fabricating the same | |
TWI713642B (zh) | 鰭式場效電晶體及其製造方法 | |
JP2011066362A (ja) | 半導体装置 | |
WO2014012263A1 (zh) | 半导体器件及其制造方法 | |
JP2006049895A (ja) | 半導体デバイス、半導体チップ及び半導体デバイス製造方法 | |
US9356025B2 (en) | Enhancing MOSFET performance with corner stresses of STI | |
JP2010118566A (ja) | 半導体装置 | |
TWI543268B (zh) | 電晶體的結構及其製作方法 | |
JP2009152485A (ja) | 半導体装置の製造方法及び半導体装置 | |
JP2010010382A (ja) | 半導体装置およびその製造方法 | |
JP6064665B2 (ja) | 半導体装置およびその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20100928 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20110627 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20110628 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20110629 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20110630 |
|
A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20120207 |