JP6064665B2 - 半導体装置およびその製造方法 - Google Patents

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Description

本発明は、半導体装置とその製造方法に関する
近年、MOSFETのスケーリングの限界を超える手段として、様々な立体チャネル構造のデバイスが提案されている。チャネルを立体的にすることにより、同じサイズの従来型のプレーナ型トランジスタと比べてチャネル幅を長くすることができ、従って、チャネル電流を大きくすることができる。このような構造の一例として、例えば、FinFET(Fin Field Effect Transistor)がある。FinFETは、細い魚の尾(Fin)の形状をしたチャネルを、ゲートで立体的に挟み込む構造をしたトランジスタである。FinFETは、フィン型FETまたはフィンゲート・トランジスタ(Fin Gate Transistor)とも呼ばれる。
FinFETは、シリコン領域を完全に空乏化するように薄くした場合には、寄生容量が減少し、優れたON−OFF電流特性が得られる。
他方、FinFETは、チャネルが立体的であるため、チャネルの全域に亘って均一にドーパントを導入することが難しく、閾値電圧の値を制御することが難しい。また、完全空乏型のFinFETでは、バルクトランジスタで行われている同一基板内に閾値電圧の異なる複数のトランジスタを配置するマルチ閾値(VTH)設計をすることは困難である。完全に空乏化される微細なフィンに対して、所望の閾値電圧を得るために必要な不純物濃度が高くなりすぎるためである。高濃度の不純物を含むチャネルは、移動度の低下や不純物の統計的なゆらぎによる特性ばらつきの増加をもたらす。また、微細なフィンを形成するためにシリコン基板をエッチング加工するが、加工時に生じる形状の揺らぎも、特性ばらつきを増大させる要因となる。
FinFETで所望の閾値電圧を得るために、フィン(シリコンボディ)の片方の側壁にフロントゲートを配置し、もう片方の側壁に電気的に孤立したバックゲートを配置する構成が提案されている(たとえば、非特許文献1参照)。フロントゲートとバックゲートに別々の電位を与え、バックゲートをコントロールゲートとして用いる。フロントゲートによってシリコンボディの片側面に形成されるチャネル領域のポテンシャルを、バックゲートにより制御して所望の閾値電圧を得る。
しかし、チャネルとして使用されるのはフロントゲート側の側壁だけであり、ゲートの両側の面をチャネルとして使用する通常のFinFETに比較して電流量が半減し、デバイスの高速性を損なう。
ダブルゲートのFinFET構造において、シリコンボディを酸化膜上に形成してシリコン基板から電気的に独立したフローティングボディにする構成が提案されている(たとえば特許文献1および2参照)。フローティングボディの場合、電流が流れるにつれてボディ中にキャリアが蓄積されるため、閾値が変動してしまう。そのため、フローティングボディを有するトランジスタを使用した回路設計は困難である。
特開2010−251459号公報 特開2008−288567号公報
IEEE International Conference on Integrated Circuit Design and Technology, 2007, pp.1-4
複数トランジスタのそれぞれの閾値電圧の個別制御を安定して行うことのできる構成と方法を提供する。
一つの態様では、半導体装置は、
半導体基板上で第1方向に延びる第1ゲート電極と、
前記第1ゲート電極と前記半導体基板との間に形成され、前記第1ゲート電極を前記半導体基板から絶縁する第1絶縁膜と、
前記第1ゲート電極の上面および側面に形成される第1ゲート絶縁膜と、
前記第1ゲート電極の前記側面に前記第1ゲート絶縁膜を介して配置され、前記半導体基板と電気的に接続されている半導体ボディと、
前記半導体ボディの第1領域で、前記半導体ボディを跨いで前記半導体ボディを挟み込む第2ゲート電極と、
前記第2ゲート電極と前記半導体ボディとの間に形成される第2ゲート絶縁膜と、
を有し、前記第1絶縁膜の厚さは、前記第1ゲート絶縁膜の厚さよりも大きいことを特徴とする。
別の態様では、半導体装置の製造方法は、
半導体基板上に、上面、および側面が第1ゲート絶縁膜で囲まれ、下面が第1絶縁膜で覆われたフィン形状の第1ゲート電極を形成し、
前記第1ゲート絶縁膜の少なくとも前記側面を覆って、前記半導体基板と電気的に接続される半導体ボディを形成し、
前記半導体ボディの第1領域で前記半導体ボディを跨いで前記半導体ボディをはさみこむ第2ゲート電極を、第2ゲート絶縁膜を介して形成する、
ことを特徴とする。
上記の構成と方法により、各トランジスタの閾値電圧の個別制御を安定して行うことができる。
第1実施形態の半導体装置が有するFinFETの概略構成図である。 第1実施形態のFinFETの製造工程図である。 第1実施形態のFinFETの製造工程図である。 第1実施形態のFinFETの製造工程図である。 第1実施形態のFinFETの製造工程図である。 第1実施形態のFinFETの製造工程図である。 第1実施形態のFinFETの製造工程図である。 第1実施形態のFinFETの製造工程図である。 第1実施形態のFinFETの製造工程図である。 第1実施形態のFinFETの製造工程図である。 第1実施形態のFinFETの製造工程図である。 フロントゲート形成後のFinFETの平面図とそのA−A'断面図である。 図12に引き続く工程を示す断面図である。 コンタクトプラグ形成後のFinFETの平面図とそのB−B'断面図である。 第1実施形態の変形例としてのDTMOSトランジスタの平面図とB−B'断面図である。 第2実施形態のFinFETの製造工程図である。 第2実施形態のFinFETの製造工程図である。 第2実施形態のFinFETの製造工程図である。 第2実施形態のFinFETの製造工程図である。 第2実施形態のFinFETの製造工程図である。 フロントゲート形成後のFinFETの平明図とそのB−B'断面図である。
以下で、図面を参照して発明の実施形態を説明する。
<第1実施形態>
図1は、第1実施形態の半導体装置1の概略図である。半導体装置1は、フィン型トランジスタ(FinFET)10を備える。FinFET10は、シリコン基板11上に形成された第1のゲート電極(フロントゲート電極)15と、第2のゲート電極(バックゲート電極)17を有し、第2のゲート電極17を制御電極として用いることによって、トランジスタの閾値電圧を任意に制御する。
バックゲート電極17(以下、「バックゲート17」と略称する)の周囲にバックゲート絶縁膜(第2ゲート絶縁膜)16が形成されている。バックゲート17とシリコン基板11の間に位置するバックゲート絶縁膜16の膜厚は、バックゲート17とシリコンボディ19の間に位置するバックゲート絶縁膜16の膜厚よりも厚い。
バックゲート絶縁膜16を囲んで、半導体ボディ19が配置される。半導体ボディ19は、単結晶シリコン、単結晶の化合物半導体などで形成される。実施例では、シリコンボディ19とする。バックゲート17と、バックゲート絶縁膜16と、シリコンボディ19で、突起(フィン)を形成している。
フロントゲート電極15(以下、「フロントゲート15」と略称する)は、シリコンボディ19の所定の箇所でフロントゲート絶縁膜(第1絶縁膜)14を介してシリコンボディ19に跨り、シリコンボディ19を挟み込む。フロントゲート電極15は絶縁膜12上に形成され、シリコン基板11と電気的に絶縁されている。
シリコンボディ19はシリコン基板と電気的に接続され、シリコンボディ19に、チャネル領域が形成される。シリコンボディ19のうち、フロントゲート絶縁膜14と立体的に接する領域がチャネル領域であり、フロントゲート15の両側が、ソース(S)領域とドレイン(D)領域となる。チャネル長は、フロントゲート15のゲート長Lにほぼ一致する。チャネル幅は、シリコンボディ19の幅をW、絶縁膜12からのシリコンボディ19の高さをHとすると、2H+Wとなる。このチャネル構成を、従来のプレーナ型トランジスタと区別する意味で「立体型チャネル」と称する。「立体型チャネル」を有するトランジスタを「立体構造トランジスタ」と称する。
第1実施形態のFinFETは、完全空乏型にも部分空乏型にも適用可能であるが、一例としてシリコンボディ19を薄く形成して、トランジスタ動作時に完全に空乏化させる。
動作時は、フロントゲート15に動作電圧を印加して、トランジスタを動作させる。閾値電圧よりも高い電圧をフロントゲート15に印加すると、ソース領域とドレイン領域の間に電流が流れる。バックゲート17に電圧を印加すると、閾値電圧が変化する。複数のトランジスタ(FinFET)のバックゲート17に異なる電圧を印加することで、トランジスタごとに個別に閾値電圧を変えることができ、マルチ閾値設計が可能になる。シリコンボディ19はシリコン基板11と電気的に接続されているので、キャリア蓄積による閾値の変動を防止することができる。
図2〜図14を参照して、FinFET10を有する半導体装置1の製造方法を説明する。まず、図2に示すように、シリコン基板11上に絶縁膜21を形成する。絶縁膜21はたとえばシリコン酸化膜21(以下、単に「酸化膜21」と称する)である。酸化膜21はシリコン基板11の熱酸化、熱CVD法、プラズマCVD法など、任意の方法で形成できる。酸化膜21の膜厚は、20〜200nmの範囲である。
図3で、CVD法を用い、酸化膜21上にポリシリコン(Poly-Si)膜22、シリコン酸化(SiO2)膜23、及びシリコン窒化(SiN)膜24を堆積する。一例として、ポリシリコン膜22の膜厚は20〜200nm、ポリシリコン膜22上のシリコン酸化膜23の膜厚は3〜30nm、シリコン窒化膜24の膜厚は30〜50nmである。
図4で、図示しないレジストマスクを用い、SiN/SiO2/Poly-Siの積層構造をRIE法にてエッチングする。このエッチングにより、フィン状に加工された積層体25が形成される。図示の便宜上、単一の積層体25だけが描かれているが、エッチングにより所望の数の積層体25が基板11上に形成される。このエッチングで、ポリシリコン膜22が、バックゲート17の形状に加工される。エッチング後の積層体25の線幅w1は、5〜100nmの範囲である。
図示の便宜上、上層との電気的コンタクトをとるためのバックゲート用コンタクトパッドを描いていないが、実際は、フィン形状の加工時にバックゲートに接続されるコンタクトパッドも一緒に形成される。
図5で、全面にバックゲート絶縁膜用のシリコン酸化膜26を堆積する。バックゲート絶縁膜用のシリコン酸化膜21は、ポリシリコン膜22上のシリコン酸化膜23の膜厚と同程度の3〜30nmである。
図6で、シリコン酸化膜26のエッチバックを行う。シリコン酸化膜26のエッチングは、SiN膜24に対して高い選択比を有するため、SiN膜24は構造の上面に残る。SiN膜24は、SiN膜24の下にあるシリコン酸化膜23を保護する。エッチバックの後に、シリコン基板11上に酸化膜21をエッチング残として残してもよい。酸化膜21を残すことで、シリコン基板11を保護することができる。
図7で、SiN膜24を除去する。SiN膜24の除去は、ドライエッチングでも、ウエットエッチングでもよい。シリコン窒化膜のエッチングは、シリコン酸化膜に対して高い選択比を有する。もっとも、その選択比は無限大ではないため、図6でシリコン基板11上に残った酸化膜21も除去される。その結果、シリコン基板11が露出し、シリコン基板11上にバックゲート17とバックゲート絶縁膜16が残る。
図8で、全面にアモルファスシリコンを堆積する。アモルファスシリコンの堆積温度は300〜450℃である。完全空乏型の動作を確保する場合は、アモルファスシリコンの膜厚を10nm以下にする。アモルファスシリコンの堆積後に結晶化アニールを行う。アニール温度は800〜1100℃、アニール時間は3秒〜30分の範囲である。結晶化は、フラッシュアニール法やレーザーアニール法を用いてもよい。結晶化を行った後は、シリコン基板11上の全面に単結晶シリコン層が形成される。単結晶シリコン層は、シリコンボディ19となる。単結晶のシリコンボディ19と、ポリシリコンのバックゲート17との間に、バックゲート絶縁膜16が位置する。この段階で、シリコン基板11上に突起するフィン型のシリコンボディ19が形成される。
アモルファスシリコンを結晶化することで、グレインバウンダリを低減することができる。アモルファスシリコンに替えて、アモルファス化合物半導体を堆積してもよい。たとえば、アモルファスSiGeやアモルファスSiCを堆積して結晶化することにより、半導体ボディ19をSiGeボディ、SiCボディとしてもよい。
シリコンボディ19は、ノンドープでもよいし、低濃度の不純物を添加してもよい。不純物添加は、エピタキシャル成長時にin-situでドーピングすることができる。斜め注入でドープする場合は、ドーピング濃度が均一になるように注入角度を制御する。
図9で、全面に層間絶縁膜29を堆積し、CMP法により平坦化する。層間絶縁膜29はシリコン酸化膜等、任意の絶縁膜である。シリコンボディ19が露出する直前でCMPを停止してもよい。
図10で、層間絶縁膜29のエッチバックを行う。シリコンボディ19の両側のシリコン基板11上に層間絶縁膜29の一部が絶縁膜12として残るように、エッチバック時間を制御する。エッチバックは、ドライエッチングでもウエットエッチングでもよい。シリコン酸化膜の層間絶縁膜29をドライエッチングする場合は、Siに比べてSiO2のエッチングレートが大きくなるようにRIEを行う。ウエット処理の場合はフッ酸を用いる。エッチバックにより、バックゲート絶縁膜16を囲むシリコンボディ19が残る。シリコンボディ19はコーナーCを有する。
図11で、フロントゲート絶縁膜14とフロントゲート15を形成する。まず、全面に厚さ2〜4nm程度の絶縁膜を形成する。絶縁膜は、酸化膜、窒化膜、酸窒化膜、high-k膜などである。絶縁膜上に、ポリシリコンを堆積し、図示しないレジストマスクを形成する。RIE法によりポリシリコンと絶縁膜を加工して、フロントゲート15とフロントゲート絶縁膜14を形成する。ポリシリコンに替えてメタル材料を用いてフロントゲート15を形成してもよい。
図示の便宜上、上層との電気的なコンタクトをとるためのフロントゲート用のコンタクトパッドを描いていないが、フロントゲート15の加工時に、フロントゲートに接続されるコンタクトパッドも一緒に形成される。
図12は、図11の立体構造の平面図と、A−A'断面図である。フロントゲート15の端部にフロントゲート用のコンタクトパッド15pが形成され、バックゲート17の端部にバックゲート用のコンタクトパッド17pが形成されている。バックゲート17を取り囲んでシリコンボディ19が配置される。フロントゲート15は、バックゲート17およびシリコンボディ19と直交する方向に延びる。
図12(B)は、図12(A)のA−A'断面図である。バックゲート17はバックゲート絶縁膜16に取り囲まれている(図1参照)。バックゲート絶縁膜のうち、シリコン基板11との界面に位置する底部のバックゲート絶縁膜16aの厚さは、シリコンボディ19との界面に位置するバックゲート絶縁膜16bよりも厚くなっている。これは、図8に示すように、シリコンボディ19をシリコン基板11と電気的に接続するためにシリコン基板11上の酸化膜21を除去する過程で、バックゲート17の上面と側面に形成されていた酸化膜もある程度削られるからである。
図13は、図12に引き続く工程を、図12(B)と同じ断面で示す図である。図13(A)で、フロントゲート15にサイドウォール31を形成する。一例として、10〜30nmのシリコン窒化膜を堆積して、シリコン窒化膜をエッチバックする。
図13(B)で、NMOS領域にSiまたはSiC、PMOS領域にSiまたはSiGeを選択的に成長し、シリコンボディ19のソース・ドレイン領域上にせり上げソース・ドレイン35a、35bを形成する。せり上げソース・ドレイン35a、36bの選択成長時に不純物を導入してもよいし、PMOS領域とNMOS領域に交互にマスクを形成してイオン注入してもよい。ソース・ドレイン領域35a、35bをシリコンで形成する場合は、フロントゲート15の上面とソース・ドレイン領域35a、35bの表面にサリサイド(不図示)を形成してもよい。ソース・ドレインをSiGeやSiCで形成する場合は、チャネルに応力が印加されキャリア移動度が向上する。
図13(C)で、通常のプロセスを使用して、コンタクト41a、41b、41cを形成する。基板の全面に層間絶縁膜39を堆積し、CMP法にて平坦化する。図示しないレジストマスクを用いて、コンタクトホールをパタニングし、RIE法にて層間絶縁膜39にコンタクトホールを形成する。コンタクトホール内を、バリア層を介して導体層で埋め込む。その後、不要な導体層とバリア層を除去して層間絶縁膜39を露出する。ソース・ドレイン35a、35bに接続するソースコンタクト41a、ドレインコンタクト41bと、バックゲート17に到達するバックゲートコンタクト41cが形成される。
図14は、図13(B)の工程終了後の半導体装置の平面図と、そのB−B'断面図である。バックゲート17につながるバックゲートコントロールパッド17Pに、ビアコンタクト41cが接続され、フロントゲートにつながるフロントゲートコントロールパッド15Pに、ビアコンタクト42が接続される。
ビアコンタクト42を介してフロントゲート15に動作電圧が印加され、ビアコンタクト41cを介して、バックゲート17に制御電圧が印加される。
図15は、第1実施形態の変形例を示す図である。変形例では、DTMOS構造のトランジスタを作製する。DTMOS(Dynamic Threshold MOSFE)構造は、消費電力の低減と動作速度の増大を同時に図ることができるトランジスタ構造である。図15(A)に示すように、独立したフロントゲート電極15とバックゲート電極17を、メタル配線41で短絡する。フロントゲート15に電圧Vを印加すると、バックゲートにも電圧Vが印加される。たとえば、NMOSについてみると、ゲートに印加する電圧が高い時は基板バイアスが高く、閾値電圧が低くなるが、ゲートに印加する電圧が低い時は基板バイアスも低くなり、閾値が高くなる。この動作により、トランジスタがオンの時は大きな駆動力が得られ、オフの時は閾値電圧の増加によるリークの増大を防止することができる。
この構成でも、各トランジスタの閾値電圧の個別制御を安定して行うことができる。
<第2実施形態>
図16〜19は、第2実施形態の半導体装置の製造工程を示す図である。第1実施形態では、バックゲート絶縁膜16を形成するときに、保護膜としてシリコン窒化膜24を使用した(図3〜7参照)。第2実施形態では、プロセスの簡略化を図るために、保護膜24を用いない方法を提供する。
図16に示すように、シリコン基板11上に、シリコン酸化膜21、ポリシリコン膜22、及びシリコン酸化膜53の積層を形成する。シリコン酸化膜21とポリシリコン膜22の厚さは、第1実施形態と同様である。シリコン酸化膜53の厚さは、第1実施形態よりも厚くする。
図17で、シリコン酸化膜53とポリシリコン膜22をフィン形状に加工する。第1実施形態と同様に、シリコン酸化膜53上に図示しないレジストマスクを形成し、RIE法などによりシリコン酸化膜53とポリシリコン膜22をエッチング加工する。その後、レジストマスクを除去する。
図18で、全面にシリコン酸化膜56を堆積する。このシリコン酸化膜56は、バックゲート絶縁膜16のうち、バックゲート17の側面と上面を囲む部分となる。
図19で、時間制御をしながら、シリコン基板11の表面からシリコン酸化膜53及び21がなくなるまでエッチバックする。エッチバックにより、シリコン基板11上に、バックゲート絶縁膜16に囲まれたバックゲート電極17が残り、シリコン基板11の表面が露出する。
エッチバック後に、第1実施形態の図8以降の工程を実施して、FinFETを有する半導体装置1を形成する。
実施例2では、酸化膜エッチングの保護膜として使用していた窒化膜の堆積工程を省略がすることができ、トランジスタの形成時間を短縮できる。ただし、保護膜なしに酸化膜のエッチバックを行うため、バックゲート17を構成するポリシリコン17上の酸化膜の膜厚が均一になるように、エッチング条件を調整する。
<第3実施形態>
図20及び図21は、第3実施形態の半導体装置の製造を示す図である。第1実施形態では、層間絶縁膜29の平坦化の工程は、シリコンボディ19の表面で止めていた(図9参照)。第3実施形態では、CMP処理で、バックゲート絶縁膜16の上面に位置する単結晶シリコンボディ59も研磨除去する。この場合、研磨剤として、SiとSiO2の選択比が小さいものを用いる。研磨の結果、バックゲート絶縁膜16の上面が露出する。
シリコンボディ19の両側の層間絶縁膜29をエッチバックするときは、露出したゲート絶縁膜16及びシリコンボディ59上に保護マスクを形成する。シリコンボディ59の両側のシリコン基板11上に層間絶縁膜29の一部が絶縁膜として残るようにエッチバックしたら、フロントゲート絶縁膜14とフロントゲート材料(ポリシリコン、メタル等)を全面に形成してエッチング加工する。
第1実施形態で、図10に示すように、バックゲート絶縁膜16の上面にシリコンボディ19を残す場合、シリコンボディ19にコーナーCが残るが、第3実施形態の場合、図20からわかるように、シリコンボディの尖ったコーナーCが除去される。尖ったコーナーCがあると、ゲート電極に印加する電圧を高くしたときにコーナーに電界が集中し、リーク電流が発生する可能性がある。これに対し、第3実施形態の構成では、リーク電流の発生を防止することができる。
図21は、第3実施形態の半導体装置の平面図とB−B'断面図を示す。図21(B)に示すように、バックゲート絶縁膜16の上面にはシリコンボディ59が存在しない。上面のシリコンボディ59を除去したことにより、トータルのチャネル幅は少なくなるが、リーク電流の発生を防止することができる。
バックゲート絶縁膜16のうち、シリコン基板11との界面に位置する部分の膜厚が、バックゲート17の側面に位置する部分(シリコンボディ59との界面に位置する部分)の膜厚よりも厚くなっていること、及びシリコンボディ59がシリコン基板11と電気的に接続されていることは第1実施形態および第2実施形態と同様である。
第1〜第3実施形態の半導体装置によると、立体チャネル型トランジスタで、各トランジスタの閾値電圧を個別に制御することができる。バックゲートとフロントゲートの間に位置する半導体ボディ19(または59)がシリコン基板11と電気的に接続しているので、半導体ボディ19(または59)へのキャリアの蓄積による閾値の変動を抑制することができる。
なお、図示はしないが、第1〜第3実施形態で、バックゲート17、バックゲート絶縁膜16、シリコンボディ19(または59)を有する複数の突起(フィン)が互いに平行に配列され、これとクロスする方向に共通のフロントゲート電極15を配置してもよい。
以上の説明に対して、以下の付記を提示する。
(付記1)
半導体基板上で第1方向に延びる第1ゲート電極と、
前記第1ゲート電極と前記半導体基板との間に形成され、前記第1ゲート電極を前記半導体基板から絶縁する第1絶縁膜と、
前記第1ゲート電極の上面および側面に形成される第1ゲート絶縁膜と、
前記第1ゲート電極の前記側面に前記第1ゲート絶縁膜を介して配置され、前記半導体基板と電気的に接続されている半導体ボディと、
前記半導体ボディの第1領域で、前記半導体ボディを跨いで前記半導体ボディを挟み込む第2ゲート電極と、
前記第2ゲート電極と前記半導体ボディとの間に形成される第2ゲート絶縁膜と、
を有し、前記第1絶縁膜の厚さは、前記第1ゲート絶縁膜の厚さよりも大きいことを特徴とする半導体装置。
(付記2)
前記半導体ボディは、前記第1ゲート絶縁膜を介して前記第1ゲート電極の前記側面と上面とに配置され、
前記半導体ボディの前記第2ゲート電極と対向する領域にチャネルが形成されることを特徴とする付記1に記載の半導体装置。
(付記3)
前記半導体ボディは、前記第1ゲート絶縁膜を介して前記第1ゲート電極の前記側面にだけ形成され、
前記第1ゲート絶縁膜は、前記第1ゲート電極の上面で前記第2ゲート絶縁膜と接することを特徴とする付記1に記載の半導体装置。
(付記4)前記半導体ボディは単結晶のシリコンまたは単結晶の化合物半導体であることを特徴とする付記1−3のいずれかに記載の半導体装置。
(付記5)前記半導体ボディはノンドープの半導体であることを特徴とする付記1−3のいずれかに記載の半導体装置。
(付記6)前記半導体ボディは不純物が添加された半導体であることを特徴とする付記1−3のいずれかに記載の半導体装置。
(付記7)
前記半導体ボディの前記第2ゲート電極の両側に、ソース・ドレインが配置されることを特徴とする付記1−6のいずれかに記載の半導体装置。
(付記8)前記ソース・ドレインは応力印加膜で形成されていることを特徴とする付記7に記載の半導体装置。
(付記9)前記第1ゲート電極は、前記チャネルに電流が流れるときの閾値電圧を制御する制御電極であることを特徴とする付記1−8のいずれかに記載の半導体装置。
(付記10)
半導体基板上に、上面、および側面が第1ゲート絶縁膜で囲まれ、下面が第1絶縁膜で覆われたフィン形状の第1ゲート電極を形成し、
前記第1ゲート絶縁膜の少なくとも前記側面を覆って、前記半導体基板と電気的に接続される半導体ボディを形成し、
前記半導体ボディの第1領域で前記半導体ボディを跨いで前記半導体ボディをはさみこむ第2ゲート電極を、第2ゲート絶縁膜を介して形成する、
ことを特徴とする半導体装置の製造方法。
(付記11)
前記半導体ボディの形成は、
前記第1ゲート絶縁膜で囲まれた前記第1ゲート電極上に、アモルファス半導体膜を形成し、
前記アモルファス半導体膜を結晶化して単結晶半導体ボディを形成する
工程を含むことを特徴とする付記10に記載の半導体装置の製造方法。
(付記12)
前記第2ゲート電極を、前記単結晶半導体ボディの側面と上面に渡って形成することを特徴とする付記10または11に記載の半導体装置の製造方法。
(付記13)
前記単結晶半導体ボディの上面を除去して、前記第1ゲート電極の前記上面に位置する前記第1ゲート絶縁膜を露出し、
前記第2ゲート絶縁膜を、露出した前記第1ゲート絶縁膜上に直接形成することを特徴とする付記10または11に記載の半導体装置の製造方法。
(付記14)
前記半導体ボディは、不純物をドープしないで形成されることを特徴とする付記10−13のいずれかに記載の半導体装置の製造方法。
(付記15)
前記半導体ボディに、不純物が添加されることを特徴とする付記10−13のいずれかに記載の半導体装置の製造方法。
(付記16)
前記不純物の添加は、in-situまたは角度制御下でのイオン注入により行なわれることを特徴とする付記15に記載の半導体装置の製造方法。
(付記17)
前記第1ゲート絶縁膜で囲まれた前記第1ゲート電極の形成は、
前記半導体基板上に、前記第1絶縁膜、ゲート電極材料膜、第2絶縁膜をこの順で形成し、
前記第2絶縁膜と前記ゲート電極材料膜を加工して、前記フィン形状の突起を形成し、
前記突起を含む全面に第3絶縁膜を形成し、
前記第3絶縁膜および前記半導体基板上の前記第1絶縁膜をエッチバックして前記半導体基板を露出させる工程を含むことを特徴とする付記10−15のいずれかに記載の半導体装置の製造方法。
(付記18)
前記エッチバックは、前記突起上に形成されたマスクを用いて行われることを特徴とする付記17に記載の半導体装置の製造方法。
1 半導体装置
10 FinFET(立体構造トランジスタ)
11 シリコン基板(半導体基板)
12 酸化膜(第1絶縁膜)
14 フロントゲート絶縁膜(第2ゲート絶縁膜)
15 フロントゲート(第2のゲート電極)
16 バックゲート絶縁膜(第1ゲート絶縁膜)
17 バックゲート(第1のゲート電極)
19、59 シリコンボディ(半導体ボディ)
22 ポリシリコン(ゲート電極材料)
23、53 酸化膜(第2絶縁膜)
24 窒化膜(マスク)
26、56 酸化膜(第3絶縁膜)
35a、35b ソース・ドレイン

Claims (6)

  1. 半導体基板上で第1方向に延びる第1ゲート電極と、
    前記第1ゲート電極と前記半導体基板との間に形成され、前記第1ゲート電極を前記半導体基板から絶縁する第1絶縁膜と、
    前記第1ゲート電極の上面および側面に形成される第1ゲート絶縁膜と、
    前記第1ゲート電極の前記側面に前記第1ゲート絶縁膜を介して配置され、前記半導体基板と電気的に接続されている半導体ボディと、
    前記半導体ボディの第1領域で、前記半導体ボディを跨いで前記半導体ボディを挟み込む第2ゲート電極と、
    前記第2ゲート電極と前記半導体ボディとの間に形成される第2ゲート絶縁膜と、
    を有し、前記第1絶縁膜の厚さは、前記第1ゲート絶縁膜の厚さよりも大きいことを特徴とする半導体装置。
  2. 前記半導体ボディは、前記第1ゲート絶縁膜を介して前記第1ゲート電極の前記側面と上面とに配置され、
    前記半導体ボディの前記第2ゲート電極と対向する領域にチャネルが形成されることを特徴とする請求項1に記載の半導体装置。
  3. 前記半導体ボディは、前記第1ゲート絶縁膜を介して前記第1ゲート電極の前記側面にだけ形成され、
    前記第1ゲート絶縁膜は、前記第1ゲート電極の上面で前記第2ゲート絶縁膜と接することを特徴とする請求項1に記載の半導体装置。
  4. 半導体基板上に、上面、および側面が第1ゲート絶縁膜で囲まれ、下面が第1絶縁膜で覆われたフィン形状の第1ゲート電極を形成し、
    前記第1ゲート絶縁膜の少なくとも前記側面を覆って、前記半導体基板と電気的に接続される半導体ボディを形成し、
    前記半導体ボディの第1領域で前記半導体ボディを跨いで前記半導体ボディをはさみこむ第2ゲート電極を、第2ゲート絶縁膜を介して形成する、
    ことを特徴とする半導体装置の製造方法。
  5. 前記半導体ボディの形成は、
    前記第1ゲート絶縁膜で囲まれた前記第1ゲート電極上に、アモルファス半導体膜を形成し、
    前記アモルファス半導体膜を結晶化して単結晶半導体ボディを形成する
    工程を含むことを特徴とする請求項4に記載の半導体装置の製造方法。
  6. 前記第1ゲート絶縁膜で囲まれた前記第1ゲート電極の形成は、
    前記半導体基板上に、前記第1絶縁膜、ゲート電極材料膜、第2絶縁膜をこの順で形成し、
    前記第2絶縁膜と前記ゲート電極材料膜を加工して、前記フィン形状の突起を形成し、
    前記突起を含む全面に第3絶縁膜を形成し、
    前記第3絶縁膜および前記半導体基板上の前記第1絶縁膜をエッチバックして前記半導体基板を露出させる工程を含むことを特徴とする請求項4又は5に記載の半導体装置の製造方法。
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WO2009028524A1 (ja) * 2007-08-29 2009-03-05 National Institute Of Advanced Industrial Science And Technology 4端子型ダブルゲート電界効果トランジスタ
US7868374B2 (en) * 2008-02-21 2011-01-11 International Business Machines Corporation Semitubular metal-oxide-semiconductor field effect transistor
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