JP6064665B2 - 半導体装置およびその製造方法 - Google Patents
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Description
半導体基板上で第1方向に延びる第1ゲート電極と、
前記第1ゲート電極と前記半導体基板との間に形成され、前記第1ゲート電極を前記半導体基板から絶縁する第1絶縁膜と、
前記第1ゲート電極の上面および側面に形成される第1ゲート絶縁膜と、
前記第1ゲート電極の前記側面に前記第1ゲート絶縁膜を介して配置され、前記半導体基板と電気的に接続されている半導体ボディと、
前記半導体ボディの第1領域で、前記半導体ボディを跨いで前記半導体ボディを挟み込む第2ゲート電極と、
前記第2ゲート電極と前記半導体ボディとの間に形成される第2ゲート絶縁膜と、
を有し、前記第1絶縁膜の厚さは、前記第1ゲート絶縁膜の厚さよりも大きいことを特徴とする。
半導体基板上に、上面、および側面が第1ゲート絶縁膜で囲まれ、下面が第1絶縁膜で覆われたフィン形状の第1ゲート電極を形成し、
前記第1ゲート絶縁膜の少なくとも前記側面を覆って、前記半導体基板と電気的に接続される半導体ボディを形成し、
前記半導体ボディの第1領域で前記半導体ボディを跨いで前記半導体ボディをはさみこむ第2ゲート電極を、第2ゲート絶縁膜を介して形成する、
ことを特徴とする。
図1は、第1実施形態の半導体装置1の概略図である。半導体装置1は、フィン型トランジスタ(FinFET)10を備える。FinFET10は、シリコン基板11上に形成された第1のゲート電極(フロントゲート電極)15と、第2のゲート電極(バックゲート電極)17を有し、第2のゲート電極17を制御電極として用いることによって、トランジスタの閾値電圧を任意に制御する。
図16〜19は、第2実施形態の半導体装置の製造工程を示す図である。第1実施形態では、バックゲート絶縁膜16を形成するときに、保護膜としてシリコン窒化膜24を使用した(図3〜7参照)。第2実施形態では、プロセスの簡略化を図るために、保護膜24を用いない方法を提供する。
図20及び図21は、第3実施形態の半導体装置の製造を示す図である。第1実施形態では、層間絶縁膜29の平坦化の工程は、シリコンボディ19の表面で止めていた(図9参照)。第3実施形態では、CMP処理で、バックゲート絶縁膜16の上面に位置する単結晶シリコンボディ59も研磨除去する。この場合、研磨剤として、SiとSiO2の選択比が小さいものを用いる。研磨の結果、バックゲート絶縁膜16の上面が露出する。
(付記1)
半導体基板上で第1方向に延びる第1ゲート電極と、
前記第1ゲート電極と前記半導体基板との間に形成され、前記第1ゲート電極を前記半導体基板から絶縁する第1絶縁膜と、
前記第1ゲート電極の上面および側面に形成される第1ゲート絶縁膜と、
前記第1ゲート電極の前記側面に前記第1ゲート絶縁膜を介して配置され、前記半導体基板と電気的に接続されている半導体ボディと、
前記半導体ボディの第1領域で、前記半導体ボディを跨いで前記半導体ボディを挟み込む第2ゲート電極と、
前記第2ゲート電極と前記半導体ボディとの間に形成される第2ゲート絶縁膜と、
を有し、前記第1絶縁膜の厚さは、前記第1ゲート絶縁膜の厚さよりも大きいことを特徴とする半導体装置。
(付記2)
前記半導体ボディは、前記第1ゲート絶縁膜を介して前記第1ゲート電極の前記側面と上面とに配置され、
前記半導体ボディの前記第2ゲート電極と対向する領域にチャネルが形成されることを特徴とする付記1に記載の半導体装置。
(付記3)
前記半導体ボディは、前記第1ゲート絶縁膜を介して前記第1ゲート電極の前記側面にだけ形成され、
前記第1ゲート絶縁膜は、前記第1ゲート電極の上面で前記第2ゲート絶縁膜と接することを特徴とする付記1に記載の半導体装置。
(付記4)前記半導体ボディは単結晶のシリコンまたは単結晶の化合物半導体であることを特徴とする付記1−3のいずれかに記載の半導体装置。
(付記5)前記半導体ボディはノンドープの半導体であることを特徴とする付記1−3のいずれかに記載の半導体装置。
(付記6)前記半導体ボディは不純物が添加された半導体であることを特徴とする付記1−3のいずれかに記載の半導体装置。
(付記7)
前記半導体ボディの前記第2ゲート電極の両側に、ソース・ドレインが配置されることを特徴とする付記1−6のいずれかに記載の半導体装置。
(付記8)前記ソース・ドレインは応力印加膜で形成されていることを特徴とする付記7に記載の半導体装置。
(付記9)前記第1ゲート電極は、前記チャネルに電流が流れるときの閾値電圧を制御する制御電極であることを特徴とする付記1−8のいずれかに記載の半導体装置。
(付記10)
半導体基板上に、上面、および側面が第1ゲート絶縁膜で囲まれ、下面が第1絶縁膜で覆われたフィン形状の第1ゲート電極を形成し、
前記第1ゲート絶縁膜の少なくとも前記側面を覆って、前記半導体基板と電気的に接続される半導体ボディを形成し、
前記半導体ボディの第1領域で前記半導体ボディを跨いで前記半導体ボディをはさみこむ第2ゲート電極を、第2ゲート絶縁膜を介して形成する、
ことを特徴とする半導体装置の製造方法。
(付記11)
前記半導体ボディの形成は、
前記第1ゲート絶縁膜で囲まれた前記第1ゲート電極上に、アモルファス半導体膜を形成し、
前記アモルファス半導体膜を結晶化して単結晶半導体ボディを形成する
工程を含むことを特徴とする付記10に記載の半導体装置の製造方法。
(付記12)
前記第2ゲート電極を、前記単結晶半導体ボディの側面と上面に渡って形成することを特徴とする付記10または11に記載の半導体装置の製造方法。
(付記13)
前記単結晶半導体ボディの上面を除去して、前記第1ゲート電極の前記上面に位置する前記第1ゲート絶縁膜を露出し、
前記第2ゲート絶縁膜を、露出した前記第1ゲート絶縁膜上に直接形成することを特徴とする付記10または11に記載の半導体装置の製造方法。
(付記14)
前記半導体ボディは、不純物をドープしないで形成されることを特徴とする付記10−13のいずれかに記載の半導体装置の製造方法。
(付記15)
前記半導体ボディに、不純物が添加されることを特徴とする付記10−13のいずれかに記載の半導体装置の製造方法。
(付記16)
前記不純物の添加は、in-situまたは角度制御下でのイオン注入により行なわれることを特徴とする付記15に記載の半導体装置の製造方法。
(付記17)
前記第1ゲート絶縁膜で囲まれた前記第1ゲート電極の形成は、
前記半導体基板上に、前記第1絶縁膜、ゲート電極材料膜、第2絶縁膜をこの順で形成し、
前記第2絶縁膜と前記ゲート電極材料膜を加工して、前記フィン形状の突起を形成し、
前記突起を含む全面に第3絶縁膜を形成し、
前記第3絶縁膜および前記半導体基板上の前記第1絶縁膜をエッチバックして前記半導体基板を露出させる工程を含むことを特徴とする付記10−15のいずれかに記載の半導体装置の製造方法。
(付記18)
前記エッチバックは、前記突起上に形成されたマスクを用いて行われることを特徴とする付記17に記載の半導体装置の製造方法。
10 FinFET(立体構造トランジスタ)
11 シリコン基板(半導体基板)
12 酸化膜(第1絶縁膜)
14 フロントゲート絶縁膜(第2ゲート絶縁膜)
15 フロントゲート(第2のゲート電極)
16 バックゲート絶縁膜(第1ゲート絶縁膜)
17 バックゲート(第1のゲート電極)
19、59 シリコンボディ(半導体ボディ)
22 ポリシリコン(ゲート電極材料)
23、53 酸化膜(第2絶縁膜)
24 窒化膜(マスク)
26、56 酸化膜(第3絶縁膜)
35a、35b ソース・ドレイン
Claims (6)
- 半導体基板上で第1方向に延びる第1ゲート電極と、
前記第1ゲート電極と前記半導体基板との間に形成され、前記第1ゲート電極を前記半導体基板から絶縁する第1絶縁膜と、
前記第1ゲート電極の上面および側面に形成される第1ゲート絶縁膜と、
前記第1ゲート電極の前記側面に前記第1ゲート絶縁膜を介して配置され、前記半導体基板と電気的に接続されている半導体ボディと、
前記半導体ボディの第1領域で、前記半導体ボディを跨いで前記半導体ボディを挟み込む第2ゲート電極と、
前記第2ゲート電極と前記半導体ボディとの間に形成される第2ゲート絶縁膜と、
を有し、前記第1絶縁膜の厚さは、前記第1ゲート絶縁膜の厚さよりも大きいことを特徴とする半導体装置。 - 前記半導体ボディは、前記第1ゲート絶縁膜を介して前記第1ゲート電極の前記側面と上面とに配置され、
前記半導体ボディの前記第2ゲート電極と対向する領域にチャネルが形成されることを特徴とする請求項1に記載の半導体装置。 - 前記半導体ボディは、前記第1ゲート絶縁膜を介して前記第1ゲート電極の前記側面にだけ形成され、
前記第1ゲート絶縁膜は、前記第1ゲート電極の上面で前記第2ゲート絶縁膜と接することを特徴とする請求項1に記載の半導体装置。 - 半導体基板上に、上面、および側面が第1ゲート絶縁膜で囲まれ、下面が第1絶縁膜で覆われたフィン形状の第1ゲート電極を形成し、
前記第1ゲート絶縁膜の少なくとも前記側面を覆って、前記半導体基板と電気的に接続される半導体ボディを形成し、
前記半導体ボディの第1領域で前記半導体ボディを跨いで前記半導体ボディをはさみこむ第2ゲート電極を、第2ゲート絶縁膜を介して形成する、
ことを特徴とする半導体装置の製造方法。 - 前記半導体ボディの形成は、
前記第1ゲート絶縁膜で囲まれた前記第1ゲート電極上に、アモルファス半導体膜を形成し、
前記アモルファス半導体膜を結晶化して単結晶半導体ボディを形成する
工程を含むことを特徴とする請求項4に記載の半導体装置の製造方法。 - 前記第1ゲート絶縁膜で囲まれた前記第1ゲート電極の形成は、
前記半導体基板上に、前記第1絶縁膜、ゲート電極材料膜、第2絶縁膜をこの順で形成し、
前記第2絶縁膜と前記ゲート電極材料膜を加工して、前記フィン形状の突起を形成し、
前記突起を含む全面に第3絶縁膜を形成し、
前記第3絶縁膜および前記半導体基板上の前記第1絶縁膜をエッチバックして前記半導体基板を露出させる工程を含むことを特徴とする請求項4又は5に記載の半導体装置の製造方法。
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