KR20120022552A - 반도체 장치 및 그 제조 방법 - Google Patents

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사토루 마유즈미
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Abstract

반도체 장치는, 채널 형성 영역을 갖는 반도체 기판과; 상기 채널 형성 영역에서 상기 반도체 기판상에 형성된 게이트 절연막과; 상기 게이트 절연막의 상층에 형성된 게이트 전극과; 상기 게이트 전극의 상층에 형성되고, 상기 채널 형성 영역에 응력을 인가하는 제 1 응력 인가층과; 상기 게이트 전극 및 상기 제 1 응력 인가층의 양측부에서의 상기 반도체 기판의 표층부에 형성된 소스/드레인 영역과; 적어도 상기 제 1 응력 인가층의 영역을 제외하고, 상기 소스/드레인 영역의 상층에 형성되고, 상기 채널 형성 영역에 상기 제 1 응력 인가층과 다른 응력을 인가하는 제 2 응력 인가층을 갖는 전계효과 트랜지스터를 갖는다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 특히, 금속?절연막(산화막)?반도체 전계효과 트랜지스터를 갖는 반도체 장치 및 그 제조 방법에 관한 것이다.
금속-산화막(절연막)-반도체 전계효과 트랜지스터(metal-oxide(insulator)-semiconductor field effect transistor, MOSFET 또는 MISFET, 이하 대표하여 MOSFET라고 칭한다)는, 반도체 장치의 기본적인 소자이다.
MOSFET는, 반도체 장치의 소형화 및 고집적화를 진행함에 따라 점점 미세화되어 오고 있다.
동일 기판상에 n채널 MOSFET(이하 NTr이라고도 칭한다)와 p채널 MOSFET(이하 PTr이라고도 칭한다)를 갖는 구성은, 일반적으로 CMOS(Complementary MOS)회로라고 불리고 있다.
CMOS 회로는, 소비 전력이 적고, 또한 미세화나 고집적화가 용이하여 고속 동작이 가능하기 때문에, 많은 LSI를 구성하는 디바이스로서 널리 사용되고 있다.
근래의 반도체 집적 회로에서는, 회로를 구성하는 트랜지스터의 구동 능력의 향상을 목적으로 하여, 응력 인가층을 사용하여 트랜지스터의 채널 형성 영역에 응력을 인가함에 의해, 캐리어의 이동도를 높게 하는 기술이 왕성하게 이용되고 있다.
또한, 채널 형성 영역의 형상을 핀(Fin)형으로 한 핀형 MOSFET가 알려져 있다. 핀형에 대해, 반도체 기판상에 형성되는 종래의 구성의 MOSFET는 플레이너(planar)형이라고 칭하여진다.
핀형 MOSFET는, 핀형의 채널 형성 영역을 더블 게이트 전극 또는 트리플 게이트 전극으로 끼워 넣은 구성이고, 완전 공핍화(空乏化)가 가능하고, 단(短)채널 특성이나 서브스레숄드 특성을 향상시킬 수 있다.
근래의 반도체 장치에서는, 게이트 길이의 축소에 수반하여, 에칭 후의 게이트 전극 형상이나 게이트 길이의 편차가 악화하고 있다. 이들을 개선하기 위해(때문에), 게이트 전극 재료의 박막화가 진행되고 있다.
그 때문에, JP-A-2002-198368(특허 문헌 1)의 종래 기술과 같이, 게이트 전극을 덮도록 응력 인가층이 배치된 구조에서는, 게이트 전극의 박막화에 수반하여, 응력 인가층이 평탄화되어 가는 경향에 있다.
한편, 응력 인가층은 게이트 전극이나 패터닝 등에 의해 그 평탄성이 도절(途切)됨으로써, 채널 형성 영역에 응력을 집중시키는 효과가 얻어지는 것이 보고되어 있다.
그 때문에, 게이트 전극 재료의 박막화에 의해, 응력 인가층으로부터 채널 형성 영역에 인가되는 응력이 저하되어 있고, 트랜지스터의 구동 능력 향상 효과가 저하되어 있다.
도 31은 종래예에 관한 플레이너형의 MOSFET의 단면도이다.
예를 들면, 실리콘 기판 등으로 이루어지는 반도체 기판(110)상에 게이트 절연막(120)이 형성되어 있다.
게이트 절연막(120)의 상층에 폴리실리콘 등으로 이루어지는 게이트 전극(121)이 형성되어 있다.
게이트 전극(121)의 양측부에 질화 실리콘 등으로 이루어지는 제 1 사이드 월 절연막(122) 및 제 2 사이드 월 절연막(123)이 형성되어 있다.
예를 들면, 게이트 전극(121)의 양측부에서의 반도체 기판(110)의 표층부에서 게이트 전극(121)의 하방까지 이르는 익스텐션 영역(111)이 형성되어 있다.
또한, 제 2 사이드 월 절연막(123)의 양측부에서의 반도체 기판(110)의 표층부에서, 익스텐션 영역(111)에 접속하여 소스/드레인 영역(112)이 형성되어 있다.
게이트 전극(121)의 표면에 NiSi 등의 고융점 금속 실리사이드층(124)이 형성되어 있다. 또한, 소스/드레인 영역(112)의 표면에서도 고융점 금속 실리사이드층(113)이 형성되어 있다.
상기한 바와 같이 하여, MOSFET가 형성되어 있다.
예를 들면, MOSFET를 피복하여 전면에 질화 실리콘 등으로 이루어지는 응력 인가층(130)이 형성되어 있다.
응력 인가층(130)의 상층에 산화 실리콘 등으로 이루어지는 층간 절연막(131)이 형성되어 있다.
상기한 구성에서, 응력 인가층(130)은 게이트 전극(121)과 그 양측부에 배치된 제 2 사이드 월 절연막(123)의 옆에서 굴곡한 형상으로 되어 있다.
이 형상에 의해, 게이트 전극(121)의 단부 부근에 반도체 기판(110)의 내부에 응력이 인가되고, 캐리어 이동도가 향상한다.
그런데 전극(121)을 박막화하면, 응력 인가층(130)이 구부러지는 쪽이 작아지고, 응력 인가층(130)이 평탄화되어 버린다.
그 때문에, 게이트 전극(121)의 단부 부근에서 반도체 기판(110)의 내부에 인가되는 응력이 작아져 버린다.
JP-A-2006-13303(특허 문헌 2) 및 JP-A-2006-517060(특허 문헌 3)에 보고되어 있는 더블 게이트 전극 또는 트리플 게이트 전극을 갖는 핀형의 MOSFET에서는, 응력 인가층을 사용함에 의한 캐리어 이동도의 향상이 실현되어 있지 않다.
상기한 핀형의 MOSFET에 대해, 도 31에 도시하는 플레이너형의 MOSFET와 마찬가지로 게이트 전극을 덮도록 응력 인가층을 적용하여도, 상기한 바와 마찬가지로 게이트 전극의 박막화에 수반하여 핀형의 채널에 인가되는 응력이 저하되어 버리는 문제가 생긴다.
응력의 인가에 의한 캐리어 이동도의 변화는, 피에조 계수를 이용하여 이하의 식(1)으로 표시된다.
[수식 1]
Figure pat00001
여기서, μxx는 응력 인가 후의 캐리어 이동도, μ0는 응력 인가 전의 캐리어 이동도이다. Sxx, Syy, Szz는, 각각 게이트 길이방향(longitudinal 방향)(L), 게이트 폭방향(transverse 방향)(T) 및 기판에 수직한 방향(vertical 방향)(V)으로 인가되는 응력이다. πl, πt, πv는, 각각 게이트 길이방향(longitudinal 방향)(L), 게이트 폭방향(transverse 방향)(T) 및 기판에 수직한 방향(vertical 방향)(V)의 피에조 계수이다.
도 32 및 도 33은, 각각 플레이너형의 MOSFET 및 핀형의 MOSFET의 채널 형성 영역에서의 응력의 방향을 도시하는 모식적 사시도이다.
도 32에서, 반도체 기판(SUB)상에 도시하지 않은 게이트 절연막을 통하여 게이트 전극(G)이 형성되어 있고, 게이트 전극(G)의 양측부에서의 반도체 기판(SUB)의 표층부에 소스/드레인 영역(SD)이 형성되어 있다.
도 33에서, 핀형의 반도체 영역(F)의 윗면 및 측면(S)을 피복하여 도시하지 않은 게이트 절연막을 통하여 게이트 전극(G)이 형성되어 있고, 게이트 전극(G)의 양측부에서의 핀형의 반도체 영역(F)에 접속하여 소스/드레인 영역(SD)이 형성되어 있다.
표 1 및 표 2는, S. E. Thompson et al., "Uniaxial-Process-Induced Strained-Si : Extending the CMOS Roadmap", IEEE Trans. Electron. Device, Vol. 53, pp. 1010(2006)(비특허 문헌 2) 및 M. Saitoh et al., "Three-Dimensional Stress Engineering in FinFETs for Mobility/On-Current Enhancement and Gate Current Reduction", Symp. On VLSI, pp. 18(2008)(비특허 문헌 3)에 보고되어 있는 플레이너형의 MOSFET 및 핀형의 MOSFET에서의 각 피에조 계수를 정리한 것이다.
[표 1]
Figure pat00002
[표 2]
Figure pat00003
표 1 및 표 2로부터, 채널의 종류 및 면 방위, 채널 방향에 의해, πl 와 πv의 부호가 다른 것을 알 수 있다.
이것은, 게이트 길이방향(longitudinal 방향)(L)과 기판에 수직한 방향(vertical 방향)(V)에서 다른 응력을 인가하면 캐리어 이동도의 향상 효과가 높아지는 것을 나타내고 있다.
해결하고자 하는 과제는, 채널 형성 영역에 인가하는 응력의 조합을 조정하여 종래예보다도 캐리어 이동도를 향상시키는 것이다.
본 발명의 반도체 장치는, 채널 형성 영역을 갖는 반도체 기판과, 상기 채널 형성 영역에서 상기 반도체 기판상에 형성된 게이트 절연막과, 상기 게이트 절연막의 상층에 형성된 게이트 전극과, 상기 게이트 전극의 상층에 형성되고, 상기 채널 형성 영역에 응력을 인가하는 제 1 응력 인가층과, 상기 게이트 전극 및 상기 제 1 응력 인가층의 양측부에서의 상기 반도체 기판의 표층부에 형성된 소스/드레인 영역과, 적어도 상기 제 1 응력 인가층의 영역을 제외하고, 상기 소스/드레인 영역의 상층에 형성되고, 상기 채널 형성 영역에 상기 제 1 응력 인가층과 다른 응력을 인가하는 제 2 응력 인가층을 갖는 전계 효과 트랜지스터를 구비한다.
상기한 본 발명의 반도체 장치는, 채널 형성 영역을 갖는 반도체 기판상에 게이트 절연막이 형성되고, 게이트 절연막의 상층에 게이트 전극이 형성되고, 게이트 전극의 상층에 채널 형성 영역에 응력을 인가하는 제 1 응력 인가층이 형성되어 있다. 게이트 전극 및 제 1 응력 인가층의 양측부에서의 반도체 기판의 표층부에 소스/드레인 영역이 형성되어 있다. 또한, 적어도 제 1 응력 인가층의 영역을 제외하고, 소스/드레인 영역의 상층에, 채널 형성 영역에 제 1 응력 인가층과 다른 응력을 인가하는 제 2 응력 인가층이 형성되어 있다.
또한, 본 발명의 반도체 장치의 제조 방법은, 채널 형성 영역을 갖는 반도체 기판의 상기 채널 형성 영역에서 상기 반도체 기판상에 게이트 절연막을 형성하는 공정과, 상기 게이트 절연막의 상층에 게이트 전극을 형성하는 공정과, 상기 게이트 전극의 상층에, 상기 채널 형성 영역에 응력을 인가하는 제 1 응력 인가층을 형성하는 공정과, 상기 게이트 전극 및 상기 제 1 응력 인가층의 양측부에서의 상기 반도체 기판의 표층부에 소스/드레인 영역을 형성하는 공정과, 적어도 상기 제 1 응력 인가층의 영역을 제외하고, 상기 소스/드레인 영역의 상층에, 상기 채널 형성 영역에 상기 제 1 응력 인가층과 다른 응력을 인가하는 제 2 응력 인가층을 형성하는 공정을 가지며, 전계효과 트랜지스터를 형성한다.
상기한 본 발명의 반도체 장치의 제조 방법은, 채널 형성 영역을 갖는 반도체 기판의 채널 형성 영역에서 반도체 기판상에 게이트 절연막을 형성한다.
다음에, 게이트 절연막의 상층에 게이트 전극을 형성하고, 게이트 전극의 상층에, 채널 형성 영역에 응력을 인가하는 제 1 응력 인가층을 형성한다.
다음에, 게이트 전극 및 제 1 응력 인가층의 양측부에서의 반도체 기판의 표층부에 소스/드레인 영역을 형성한다.
다음에, 적어도 제 1 응력 인가층의 영역을 제외하고, 소스/드레인 영역의 상층에, 채널 형성 영역에 제 1 응력 인가층과 다른 응력을 인가하는 제 2 응력 인가층을 형성한다.
상기한 바와 같이 하여, 전계효과 트랜지스터를 형성한다.
또한, 본 발명의 반도체 장치의 제조 방법은, 채널 형성 영역을 갖는 반도체 기판의 상기 채널 형성 영역에서 상기 반도체 기판상에 더미 게이트 절연막을 형성하는 공정과, 상기 더미 게이트 절연막의 상층에 더미 게이트 전극을 형성하는 공정과, 상기 더미 게이트 전극의 상층에 오프셋막을 형성하는 공정과, 상기 더미 게이트 전극 및 상기 오프셋막의 양측부에서의 상기 반도체 기판의 표층부에 소스/드레인 영역을 형성하는 공정과, 적어도 상기 오프셋막의 영역을 제외하고, 상기 소스/드레인 영역의 상층에, 상기 채널 형성 영역에 응력을 인가하는 제 1 응력 인가층을 형성하는 공정과, 상기 오프셋막, 상기 더미 게이트 전극 및 상기 더미 게이트 절연막을 제거하고, 게이트 전극용 홈을 형성하는 공정과, 상기 게이트 전극용 홈의 저면을 피복하여 게이트 절연막을 형성하는 공정과, 상기 게이트 절연막의 상층에 상기 게이트 전극용 홈의 도중의 깊이까지의 게이트 전극을 형성하는 공정과, 상기 게이트 전극의 상층에 상기 게이트 전극용 홈을 매입하여 상기 채널 형성 영역에 상기 제 1 응력 인가층과 다른 응력을 인가하는 제 2 응력 인가층을 형성하는 공정을 가지며, 전계효과 트랜지스터를 형성한다.
상기한 본 발명의 반도체 장치의 제조 방법은, 채널 형성 영역을 갖는 반도체 기판의 채널 형성 영역에서 반도체 기판상에 더미 게이트 절연막을 형성한다.
다음에, 더미 게이트 절연막의 상층에 더미 게이트 전극을 형성하고, 더미 게이트 전극의 상층에 오프셋막을 형성한다.
다음에, 더미 게이트 전극 및 오프셋막의 양측부에서의 반도체 기판의 표층부에 소스/드레인 영역을 형성한다.
다음에, 적어도 오프셋막의 영역을 제외하고, 소스/드레인 영역의 상층에, 채널 형성 영역에 응력을 인가하는 제 2 응력 인가층을 형성한다.
다음에 오프셋막, 더미 게이트 전극 및 더미 게이트 절연막을 제거하고, 게이트 전극용 홈을 형성한다.
다음에, 게이트 전극용 홈의 저면을 피복하여 게이트 절연막을 형성하고, 게이트 절연막의 상층에 게이트 전극용 홈의 도중의 깊이까지의 게이트 전극을 형성한다.
다음에, 게이트 전극의 상층에 게이트 전극용 홈을 매입하여 채널 형성 영역에 제 1 응력 인가층과 다른 응력을 인가하는 제 2 응력 인가층을 형성한다.
상기한 바와 같이 하여, 전계효과 트랜지스터를 형성한다.
본 발명의 반도체 장치는, 제 1 응력 인가층과 제 2 응력 인가층에 의해 인가하는 응력의 조합을 조정하여 종래예보다도 캐리어 이동도를 향상시킬 수 있다.
본 발명의 반도체 장치의 제조 방법에 의하면, 제 1 응력 인가층과 제 2 응력 인가층을 형성함에 의해 인가하는 응력의 조합을 조정하여 종래예보다도 캐리어 이동도를 향상시킬 수 있다.
도 1은 본 발명의 제 1 실시 형태에 관한 반도체 장치의 모식 단면도.
도 2의 A 내지 C는 본 발명의 제 1 실시 형태에 관한 반도체 장치의 제조 방법의 제조 공정을 도시하는 모식 단면도.
도 3의 A 및 도 3의 B는 본 발명의 제 1 실시 형태에 관한 반도체 장치의 제조 방법의 제조 공정을 도시하는 모식 단면도.
도 4의 A 및 도 4의 B는 본 발명의 제 1 실시 형태에 관한 반도체 장치의 제조 방법의 제조 공정을 도시하는 모식 단면도.
도 5는 본 발명의 제 2 실시 형태에 관한 반도체 장치의 모식 단면도.
도 6의 A 내지 C는 본 발명의 제 2 실시 형태의 변형예에 관한 반도체 장치의 제조 방법의 제조 공정을 도시하는 모식 단면도.
도 7의 A 및 도 7의 B는 본 발명의 제 2 실시 형태의 변형예에 관한 반도체 장치의 제조 방법의 제조 공정을 도시하는 모식 단면도.
도 8의 A 내지 C는 본 발명의 제 2 실시 형태에 관한 반도체 장치의 제조 방법의 제조 공정을 도시하는 모식 단면도.
도 9의 A 내지 C는 본 발명의 제 2 실시 형태에 관한 반도체 장치의 제조 방법의 제조 공정을 도시하는 모식 단면도.
도 10은 본 발명의 제 1 변형예에 관한 반도체 장치의 모식 단면도.
도 11은 본 발명의 제 2 변형예에 관한 반도체 장치의 모식 단면도.
도 12의 A는 본 발명의 제 3 실시 형태에 관한 반도체 장치의 평면도, 도 12의 B는 도 12의 A중의 A-A'에서의 모식 단면도, 도 12의 C는 도 12의 A중의 B-B'에서의 모식 단면도.
도 13의 A는 본 발명의 제 3 실시 형태에 관한 반도체 장치의 제조 방법의 제조 공정을 도시하는 평면도, 도 13의 B는 도 13의 A중의 A-A'에서의 모식 단면도, 도 13의 C는 도 13의 A중의 B-B'에서의 모식 단면도.
도 14의 A는 본 발명의 제 3 실시 형태에 관한 반도체 장치의 제조 방법의 제조 공정을 도시하는 평면도, 도 14의 B는 도 14의 A중의 A-A'에서의 모식 단면도, 도 14의 C는 도 14의 A중의 B-B'에서의 모식 단면도.
도 15의 A는 본 발명의 제 3 실시 형태에 관한 반도체 장치의 제조 방법의 제조 공정을 도시하는 평면도, 도 15의 B는 도 15의 A중의 A-A'에서의 모식 단면도, 도 15의 C는 도 15의 A중의 B-B'에서의 모식 단면도.
도 16의 A는 본 발명의 제 3 실시 형태에 관한 반도체 장치의 제조 방법의 제조 공정을 도시하는 평면도, 도 16의 B는 도 16의 A중의 A-A'에서의 모식 단면도, 도 16의 C는 도 16의 A중의 B-B'에서의 모식 단면도.
도 17의 A는 본 발명의 제 3 실시 형태에 관한 반도체 장치의 제조 방법의 제조 공정을 도시하는 평면도, 도 17의 B는 도 17의 A중의 A-A'에서의 모식 단면도, 도 17의 C는 도 17의 A중의 B-B'에서의 모식 단면도.
도 18의 A는 본 발명의 제 3 실시 형태에 관한 반도체 장치의 제조 방법의 제조 공정을 도시하는 평면도, 도 18의 B는 도 18의 A중의 A-A'에서의 모식 단면도, 도 18의 C는 도 18의 A중의 B-B'에서의 모식 단면도.
도 19의 A는 본 발명의 제 3 실시 형태에 관한 반도체 장치의 제조 방법의 제조 공정을 도시하는 평면도, 도 19의 B는 도 19의 A중의 A-A'에서의 모식 단면도, 도 19의 C는 도 19의 A중의 B-B'에서의 모식 단면도.
도 20의 A는 본 발명의 제 3 실시 형태에 관한 반도체 장치의 제조 방법의 제조 공정을 도시하는 평면도, 도 20의 B는 도 20의 A중의 A-A'에서의 모식 단면도, 도 20의 C는 도 20의 A중의 B-B'에서의 모식 단면도.
도 21의 A는 본 발명의 제 3 실시 형태에 관한 반도체 장치의 제조 방법의 제조 공정을 도시하는 평면도, 도 21의 B는 도 21의 A중의 A-A'에서의 모식 단면도, 도 21의 C는 도 21의 A중의 B-B'에서의 모식 단면도.
도 22의 A는 본 발명의 제 4 실시 형태에 관한 반도체 장치의 평면도, 도 22의 B는 도 22의 A중의 A-A'에서의 모식 단면도, 도 22의 C는 도 22의 A중의 B-B'에서의 모식 단면도.
도 23의 A는 본 발명의 제 4 실시 형태에 관한 반도체 장치의 제조 방법의 제조 공정을 도시하는 평면도, 도 23의 B는 도 23의 A중의 A-A'에서의 모식 단면도이고, 도 23의 C는 도 23의 A중의 B-B'에서의 모식 단면도.
도 24의 A는 본 발명의 제 4 실시 형태에 관한 반도체 장치의 제조 방법의 제조 공정을 도시하는 평면도, 도 24의 B는 도 24의 A중의 A-A'에서의 모식 단면도이고, 도 24의 C는 도 24의 A중의 B-B'에서의 모식 단면도.
도 25의 A는 본 발명의 제 4 실시 형태에 관한 반도체 장치의 제조 방법의 제조 공정을 도시하는 평면도이고, 도 25의 B는 도 25의 A중의 A-A'에서의 모식 단면도, 도 25의 C는 도 25의 A중의 B-B'에서의 모식 단면도.
도 26의 A는 본 발명의 제 4 실시 형태에 관한 반도체 장치의 제조 방법의 제조 공정을 도시하는 평면도, 도 26의 B는 도 26의 A중의 A-A'에서의 모식 단면도, 도 26의 C는 도 26의 A중의 B-B'에서의 모식 단면도.
도 27의 A는 본 발명의 제 4 실시 형태에 관한 반도체 장치의 제조 방법의 제조 공정을 도시하는 평면도, 도 27의 B는 도 27의 A중의 A-A'에서의 모식 단면도, 도 27의 C는 도 27의 A중의 B-B'에서의 모식 단면도.
도 28의 A는 본 발명의 제 4 실시 형태에 관한 반도체 장치의 제조 방법의 제조 공정을 도시하는 평면도, 도 28의 B는 도 28의 A중의 A-A'에서의 모식 단면도, 도 28의 C는 도 28의 A중의 B-B'에서의 모식 단면도.
도 29의 A는 본 발명의 제 4 실시 형태에 관한 반도체 장치의 제조 방법의 제조 공정을 도시하는 평면도, 도 29의 B는 도 29의 A중의 A-A'에서의 모식 단면도, 도 29의 C는 도 29의 A중의 B-B'에서의 모식 단면도.
도 30의 A는 본 발명의 제 4 실시 형태에 관한 반도체 장치의 제조 방법의 제조 공정을 도시하는 평면도이고, 도 30의 B는 도 30의 A중의 A-A'에서의 모식 단면도이고, 도 30의 C는 도 30의 A중의 B-B'에서의 모식 단면도.
도 31은 종래예에 관한 플레이너형의 MOSFET의 단면도.
도 32는 플레이너형의 MOSFET의 채널 형성 영역에서 응력의 방향을 도시하는 모식적 사시도.
도 33은 핀형의 MOSFET의 채널 형성 영역에서 응력의 방향을 도시하는 모식적 사시도.
이하에, 본 발명의 반도체 장치 및 그 제조 방법의 실시의 형태에 관해, 도면을 참조하여 설명한다.
또한, 설명은 이하의 순서로 행한다.
1. 제 1 실시 형태(플레이너형 MOSFET에서 게이트 퍼스트로 게이트를 형성한 구성)
2. 제 2 실시 형태(플레이너형 MOSFET에서 게이트 라스트로 게이트를 형성한 구성)
3. 제 1 변형예(게이트 전극이 전부 고융점 금속 실리사이드화된 구성)
4. 제 2 변형예(게이트 전극이 전부 고융점 금속 실리사이드화된 구성)
5. 제 3 실시 형태(핀형 MOSFET에서 핀형 반도체 영역의 2면에 게이트 전극을 갖는 구성)
6. 제 4 실시 형태(핀형 MOSFET에서 핀형 반도체 영역의 3면에 게이트 전극을 갖는 구성)
<1. 제 1 실시 형태>
[반도체 장치의 구조]
도 1은 본 실시 형태에 관한 반도체 장치의 모식 단면도이다.
예를 들면, 실리콘 기판 등으로 이루어지는 반도체 기판(10)상에 게이트 절연막(20)이 형성되어 있다.
게이트 절연막(20)의 상층에 폴리실리콘 등으로 이루어지는 게이트 전극(21)이 형성되어 있다.
게이트 전극(21)의 상층에 제 1 응력 인가층(22)이 형성되어 있다.
게이트 전극(21) 및 제 1 응력 인가층(22)의 양측부에 질화 실리콘 등으로 이루어지는 제 1 사이드 월 절연막(24) 및 제 2 사이드 월 절연막(25)이 형성되어 있다.
예를 들면, 게이트 전극(21) 및 제 1 응력 인가층(22)의 양측부에서의 반도체 기판(10)의 표층부에서 게이트 전극(21)의 하방까지 이르는 익스텐션 영역(12)이 형성되어 있다.
또한, 제 2 사이드 월 절연막(25)의 양측부에서의 반도체 기판(10)의 표층부에서, 익스텐션 영역(12)에 접속하여 소스/드레인 영역(13)이 형성되어 있다.
소스/드레인 영역(13)의 표면에서 고융점 금속 실리사이드층(14)이 형성되어 있다.
상기한 바와 같이 하여, MOSFET가 형성되어 있다.
예를 들면, 제 1 응력 인가층(22)의 형성 영역을 제외하고, MOSFET를 피복하여 전면에 질화 실리콘 등으로 이루어지는 제 2 응력 인가층(26)이 형성되어 있다. 보다 구체적으로는, 제 2 응력 인가층(26)은 제 1 응력 인가층(22)의 상부 영역에는 형성되어 있지 않고, 제 1 응력 인가층(22)과 게이트 전극(21)의 양측부에 제 2 응력 인가층(26)이 형성되어 있다.
예를 들면, 제 2 응력 인가층(26)의 상층에 산화 실리콘 등으로 이루어지는 도시하지 않은 층간 절연막이 형성되고, 게이트 전극(21) 및 소스/드레인 영역(13)에 대한 콘택트 홀이 개구되고, 콘택트 플러그가 매입되어, 상층 배선에 접속되어 있다.
상기한 구성에서, 제 1 응력 인가층(22)은, 게이트 전극(21)의 상층에 형성되어 있다. 제 1 응력 인가층(22)은, 채널 형성 영역에 응력을 인가한다.
한편, 제 2 응력 인가층(26)은, 적어도 제 1 응력 인가층(22)의 영역을 제외하고, 소스/드레인 영역(13)의 상층에 형성되어 있다.
제 2 응력 인가층(26)은, 채널 형성 영역에 제 1 응력 인가층과 다른 응력을 인가한다.
또한, 익스텐션 영역(12) 및 소스/드레인 영역(13)의 일부 또는 전부를 포함하는 영역에서, SiC 또는 SiGe 등으로 이루어지는 제 3 응력 인가층(11)이 형성되어 있다. 제 3 응력 인가층(11)은, 채널 형성 영역에 응력을 인가한다.
반도체 기판(10)은, 예를 들면 실리콘(Si) 기판이 사용된다.
게이트 절연막(20)은, 예를 들면 1 내지 3㎚ 정도의 산화 하프늄(HfO2), 산화 알루미늄하프늄(HfAlO2), 산화 실리콘하프늄(HfSiO), 산화 탄탈(Ta2O5), 산화 알루미늄(Al2O3), 산화 지르코늄(ZrO2) 등의 이른바 고유전율(High-k)막을 사용할 수 있다. 또한, 산화 실리콘(SiO2) 및 산질화 실리콘(SiON) 등을 사용할 수 있다. 또한, 각 막을 적층으로 하여 사용할 수도 있다.
게이트 전극(21)은, 30 내지 100㎚ 정도의 두께를 갖는 폴리실리콘층, 금속층, 금속 화합물층을 사용할 수 있다.
금속층이나 금속 화합물층으로서는, 질화 티탄(TiN), 티탄(Ti), 티탄실리콘(TiSi), 니켈(Ni), 니켈실리콘(NiSi), 하프늄(Hf), 하프늄실리콘(HfSi), 텅스텐(W), 탄탈(Ta), 탄탈실리콘(TaSi), 질화 탄탈실리콘(TaSiN), 코발트(Co), 코발트실리콘(CoSi), 루테늄(Ru), 또는 인듐(In) 등을 사용할 수 있다.
임계치 전압이나 저항치의 조정을 위해, 이들의 막을 적층하여 사용할 수 있다.
또한, 산화 알루미늄(AlO) 또는 산화 란탄(LaO) 등과 전술한 금속층이나 금속 화합물층을 적층으로 함으로써 임계치 전압의 조정을 행할 수도 있다. 또한, 전술한 금속층이나 금속 화합물층에 의해, 채널의 종류에 응하여 응력을 인가할 수도 있다.
제 1 응력 인가층(22)은, 예를 들면 질화 실리콘을 30 내지 100㎚ 정도의 막두께로 사용할 수 있다. NTr의 경우는 2.0GPa 정도의 압축 응력을 갖는 막, PTr의 경우는 1.5GPa 정도의 인장 응력을 갖는 막을 사용할 수 있다.
또한, 본 실시 형태에서는 기재하고 있지 않지만, 제 1 응력 인가층(22)의 상부 또는 하부에 제 1 응력 인가층(22)과 다른 절연막을 적층하여도 좋다.
제 1 사이드 월 절연막(24) 및 제 2 사이드 월 절연막(25)은, 각각 산화 실리콘 또는 질화 실리콘막 등을 단층 또는 적층하여 사용할 수 있다. 각각, 예를 들면 2 내지 10㎚ 및 20 내지 60㎚ 정도의 두께로 형성되어 있다.
또한, 게이트 용량을 저감하기 위해, 배선 절연막 등에 사용되는 이른바 저유전율(Low-k)막을 사용할 수도 있다.
반도체 기판(10)의 채널 형성 영역과 익스텐션 영역(12)에는, NTr의 경우에는 각각 p형 불순물과 n형 불순물, PTr의 경우에는 각각 n형 불순물과 p형 불순물이 도입된다.
예를 들면, n형 불순물로서는 인(P) 또는 비소(As) 등이 사용된다. p형 불순물로서는, 붕소(B), 불화 붕소(BF2) 또는 (In) 등을 사용할 수 있다.
경우에 따라서는, 익스텐션 영역(12)과 다른 도전형의 불순물을 익스텐션 영역(12)보다도 깊게 주입한 구성으로 하여도 좋다. 이 경우, 익스텐션 영역(12)의 깊이 방향의 불순물 프로파일을 더욱 가파르게 할 수 있다.
소스/드레인 영역(13)에는 익스텐션 영역(12)과 같은 도전형의 불순물이 도입되어 있다.
본 실시 형태에서는, 익스텐션 영역(12) 및 소스/드레인 영역(13)의 일부 또는 전부가 제 3 응력 인가층(11)중에 형성되어 있지만, 제 3 응력 인가층(11)이 형성되지 않은 구성이라도 좋다.
제 3 응력 인가층(11)은, 탄소(C) 또는 게르마늄(Ge) 등과 실리콘의 화합물로 이루어지고, 30 내지 100㎚ 정도의 두께로 형성되어 있다. 반도체 기판(10)의 채널 형성 영역에 인가하고 싶은 응력에 응하여 C와 Ge의 함유량을 조정할 수 있다.
고융점 금속 실리사이드층(14)은, 예를 들면 Ti, Co, Ni, Pt 또는 그들의 화합물로 이루어지고, 20 내지 70㎚ 정도의 두께로 형성되어 있다.
제 2 응력 인가층(26)은, 제 2 사이드 월 절연막(25)과 고융점 금속 실리사이드층(14)을 덮도록 형성되어 있고, 제 1 응력 인가층(22)과 제 2 사이드 월 절연막(25)의 양단에서 절단된 형상으로 되어 있다.
제 2 응력 인가층(26)은, 예를 들면 질화 실리콘을 80 내지 200㎚ 정도의 막두께로, NTr의 경우는 1.6GPa 정도의 인장 응력을 갖는 막이 사용되고, PTr의 경우는 2.0GPa 정도의 압축 응력을 갖는 막이 사용된다.
상기한 바와 같이, 게이트 전극(21)상에 제 1 응력 인가층(22)이 형성되고, 제 1 응력 인가층(22)의 영역을 제외한 영역에서의 반도체 기판(10) 상이 제 2 응력 인가층(26)으로 피복된 구조로 되어 있다. 이에 의해, 제 2 응력 인가층(26)이 게이트의 단부에서 절단된 구조가 된다.
또한, 제 1 응력 인가층(22)과 제 2 응력 인가층(26)에서 다른 응력을 갖는 재료가 사용되고 있다.
D. Kosemura et al., "Characterization of Strain for High Performance MOSFETs", SSDM, pp. 390, (2007)(비특허 문헌 1)에 의하면, 응력 인가층이 절단되면, 절단된 응력 인가층의 단부의 반도체 기판상에 응력이 집중되는 것이 보고되어 있다.
본 실시 형태에서는, 제 2 응력 인가층(26)이 게이트의 단부에서 절단된 구조로 되어 있고, 게이트의 단부에서의 효과적으로 채널 형성 영역에 응력 인가를 행할 수가 있다.
또한, 게이트 전극의 박막화를 행하여도, 제 1 응력 인가층(22)의 막두께를 조정함으로써, 제 2 응력 인가층(26)의 막두께를 두껍게 할 수 있기 때문에, 제 2 응력 인가층(26)으로부터 채널 형성 영역에 인가되는 응력의 완화가 일어나지 않는다.
본 실시 형태의 반도체 장치에 의하면, 채널 형성 영역에 다른 응력을 인가하는 제 1 및 제 2 응력 인가층을 사용하여, 인가하는 응력의 조합을 조정함으로써, 종래예보다도 캐리어 이동도를 향상시킬 수 있다.
[반도체 장치의 제조 방법]
본 실시 형태의 반도체 장치의 제조 방법에 관해, 도 2 내지 4를 참조하여 설명한다.
우선, 도 2의 A에 도시하는 바와 같이, 예를 들면 반도체 기판(10)상에 게이트 절연막(20), 게이트 전극(21) 및 제 1 응력 인가층(22)을 적층한다.
다음에, 포토 리소그래피 기술이나 전자선 리소그래피 기술을 이용하여 레지스트 패턴을 형성하고, 그 레지스트 패턴을 마스크로 하여 드라이 에칭 등을 행하여, 게이트 절연막(20), 게이트 전극(21) 및 제 1 응력 인가층(22)을 패턴 가공한다.
또한, 도면상에 명시되어 있지 않지만, 게이트 절연막(20)을 형성하기 전에, 반도체 기판(10) 중에 소자 분리 영역을 형성하고, 이온 주입법으로 불순물을 도입하여 웰 영역을 형성하고 있어서도 좋다.
게이트 절연막(20)은, 예를 들면 1 내지 3㎚ 정도의 산화 하프늄(HfO2), 산화 알루미늄하프늄(HfAlO2), 산화 실리콘하프늄(HfSiO), 산화 탄탈(Ta2O5), 산화 알루미늄(Al2O3), 산화 지르코늄(ZrO2) 등의 이른바 고유전율(High-k)막에 의해 형성한다. 또한, 산화 실리콘(SiO2) 및 산질화 실리콘(SiON) 등을 사용할 수 있다. 또한, 각 막을 적층으로 하여 사용할 수도 있다. 그 형성 방법은, 열산화 프로세스, 화학 기상 성장법(CVD법), 또는 물리 기상 성장법(PVD법) 등을 이용할 수 있다.
게이트 전극(21)은, 예를 들면 CVD법, ALD(Atomic Layer Deposition)법 또는 PVD법에 의해, 50 내지 100㎚ 정도의 두께를 갖는 폴리실리콘층, 금속층, 금속 화합물층을 퇴적하여 형성한다.
금속층이나 금속 화합물층으로서는, 질화 티탄(TiN), 티탄(Ti), 티탄실리콘(TiSi), 니켈(Ni), 니켈실리콘(NiSi), 하프늄(Hf), 하프늄실리콘(HfSi), 텅스텐(W), 탄탈(Ta), 탄탈실리콘(TaSi), 질화 탄탈실리콘(TaSiN), 코발트(Co), 코발트실리콘(CoSi), 루테늄(Ru), 또는 인듐(In) 등을 사용할 수 있다.
임계치 전압이나 저항치의 조정을 위해, 이들의 막을 적층하여도 좋다. 또한, 산화 알루미늄(AlO) 또는 산화 란탄(LaO) 등과 전술한 금속층이나 금속 화합물층을 적층으로 할 수도 있다. 또한, 전술한 금속층이나 금속 화합물층에 의해, 채널의 종류에 응하여 응력을 인가할 수도 있다.
제 1 응력 인가층(22)은, 예를 들면 질화 실리콘을 30 내지 100㎚ 정도의 막두께로 사용할 수 있다. NTr의 경우는 2.0GPa 정도의 압축 응력을 갖는 막, PTr의 경우는 1.5GPa 정도의 인장 응력을 갖는 막을 사용할 수 있다.
다음에, 도 2의 B에 도시하는 바와 같이, 절연막을 기판 전면에 형성한 후, 드라이 에칭법 등에 의해 리세스 에칭하여, 게이트 절연막(20), 게이트 전극(21), 제 1 응력 인가층(22)의 측벽부에만 더미 사이드 월 절연막(23)을 형성한다.
더미 사이드 월 절연막(23)의 형성에는, 우선, 예를 들면 50 내지 150㎚ 정도의 질화 실리콘막, 산화 실리콘, TEOS(원료 가스에 tetraethylorthosilicate를 사용한 산화 실리콘막), NSG막을 CVD법 등에 의해 형성한다.
그 후, 드라이 에칭법 등에 의해 전면에 리세스 에칭한다. 이때, 반도체 기판(10)에 대해 제 1 응력 인가층(22)과 더미 사이드 월 절연막(23)의 선택비를 높게 함으로써, 반도체 기판(10)을 선택적으로 에칭할 수 있다.
또한, 소자 분리 영역을 형성하고 있는 경우는, 소자 분리 영역 재료와의 선택비도 가능한 한 높게 하여 두는 것이 바람직하다.
상기에 의해, 반도체 기판(10)에 50 내지 100㎚ 정도의 홈을 형성한다.
그 후, 반도체 기판(10)의 에칭한 영역 내에 선택적으로 제 3 응력 인가층(11)을 형성한다. 제 3 응력 인가층(11)은, 예를 들면, 압축 응력을 인가할 때에는 실리콘 게르마늄(SiGe), 인장 응력을 인가할 때에는 탄화 실리콘(SiC)을 선택 에피택셜 성장법으로 50 내지 200㎚ 정도의 막두께로 형성한다.
또한, 제 3 응력 인가층(11)을 형성할 때에는, 소스/드레인 영역을 형성하는 것을 목적으로 하여, 불순물을 도입하여 두어도 좋다. 예를 들면, NTr의 경우에는 n형 불순물을 도입하고, PTr의 경우에는 각각 p형 불순물을 도입하여 둔다.
다음에, 도 2의 C에 도시하는 바와 같이, 더미 사이드 월 절연막(23)을 웨트 에칭법으로 제거한다.
다음에, 절연막을 기판 전면에 형성한 후, 드라이 에칭법 등에 의해 리세스 에칭하여, 게이트 절연막(20), 게이트 전극(21), 제 1 응력 인가층(22)의 측벽부에만 제 1 사이드 월 절연막(24)을 형성한다.
제 1 사이드 월 절연막(24)의 형성에는, 우선, 예를 들면 2 내지 10㎚ 정도의 질화 실리콘막, 산화 실리콘, TEOS, NSG막을 CVD법 등에 의해 형성한다. 그 후, 드라이 에칭법 등에 의해 전면에 리세스 에칭한다.
본 실시 형태에서는 제 1 사이드 월 절연막(24)을 형성하고 있지만, 불필요하면 형성하지 않아도 좋다. 또한, 더미 사이드 월 절연막(23)을 제거하지 않고, 그대로 남겨서 제 1 사이드 월 절연막(24)으로서 이용하여도 좋다.
그 후, 이온 주입법에 의해 불순물을 이온 주입하여 익스텐션 영역(12)을 형성한다.
익스텐션 영역(12)은, NTr의 경우에는 각각 n형 불순물을, PTr의 경우에는 p형 불순물을 도입하여 형성한다.
또한, 경우에 따라서는 익스텐션 영역(12)과 다른 도전형의 불순물을 익스텐션 영역(12)보다도 깊게 주입하여도 좋다. 이 경우, 익스텐션 영역(12)의 깊이 방향의 불순물 프로파일을 더욱 가파르게 할 수도 있다.
다음에, 도 3의 A에 도시하는 바와 같이, 절연막을 기판 전면에 형성한 후, 드라이 에칭법 등에 의해 리세스 에칭하여, 제 1 사이드 월 절연막(24)의 측벽부에만 제 2 사이드 월 절연막(25)을 형성한다.
제 2 사이드 월 절연막(25)의 형성에는, 우선, 예를 들면 20 내지 60㎚ 정도의 질화 실리콘막, 산화 실리콘, TEOS, NSG막을 CVD법 등에 의해 형성한다. 그 후, 드라이 에칭법 등에 의해 전면에 리세스 에칭한다.
본 실시 형태에서는 제 2 사이드 월 절연막(25)을 단층 구성으로 형성하고 있지만, 복수층을 적층한 구성으로 하여도 좋다.
그 후, 이온 주입법에 의해 불순물을 이온 주입하여 소스/드레인 영역(13)을 형성한다.
소스/드레인 영역(13)은, 익스텐션 영역(12)과 같은 도전형의 불순물로 형성한다.
그 후, 익스텐션 영역(12) 및 소스/드레인 영역(13)에 주입된 불순물을 어닐 처리에 의해 활성화한다. 이 활성화 어닐 처리는, 예를 들면 1000 내지 1100℃ 정도의 급속 열처리(Rapid Thermal Annealing)에 의해 행한다.
다음에, 실리사이드 프로세스 기술에 의해, 소스/드레인 영역(13)의 표면에 고융점 금속 실리사이드층(14)을 형성한다. 이것은, 예를 들면 Ti, Co, Ni, Pt 또는 그들의 화합물에 의해, 20 내지 70㎚ 정도의 두께로 형성한다.
다음에, 도 3의 B에 도시하는 바와 같이, 예를 들면 CVD법에 의해 기판 전면에 제 2 응력 인가층(26)과 층간 절연막(27)을 형성한다.
제 2 응력 인가층(26)으로서는, 예를 들면 질화 실리콘을 200 내지 300㎚ 정도의 막두께로 형성하고, 채널의 종류에 응하여 1.5 내지 2.0GPa 정도의 인장 응력이나 압축 응력을 갖는 막을 형성한다.
또한, 층간 절연막(27)으로서는, 예를 들면 TEOS나 NSG막 등을 사용할 수 있다. 또한, 경우에 따라서는 제 2 응력 인가층(26)만을 형성하고, 층간 절연막(27)을 형성하지 않는 것도 있다.
다음에, 도 4의 A에 도시하는 바와 같이, 제 1 응력 인가층(22)의 윗면부가 노출하도록, 제 2 응력 인가층(26)과 층간 절연막(27)을 제거한다. 예를 들면, CMP(Chemical Mechanical Polishing)법에 의해 각각의 막을 연마 제거한다.
이에 의해, 제 2 응력 인가층(26)이 제 1 응력 인가층(22)의 양 옆에서 절단된 구조가 된다.
이상과 같이 하여, 도 1에 도시하는 구성의 본 실시 형태에 관한 반도체 장치를 제조할 수 있다.
이후의 공정으로서는, 예를 들면 도 4의 B에 도시하는 바와 같이, 기판 전면에 제 2 층간 절연막(28)을 퇴적하고, 소스/드레인 영역 및 게이트 전극에 달하는 콘택트 홀(CH)을 개구하고, 플러그(29)를 매입하여 형성하고, 필요에 응하여 상층 배선(30)을 형성한다.
본 발명의 반도체 장치의 제조 방법에 의하면, 제 1 응력 인가층과 제 2 응력 인가층을 형성함에 의해 인가하는 응력의 조합을 조정하여 종래예보다도 캐리어 이동도를 향상시킬 수 있다.
<2. 제 2 실시 형태>
[반도체 장치의 구조]
도 5는 본 실시 형태에 관한 반도체 장치의 모식 단면도이다.
실질적으로는 제 1 실시 형태와 같은 구성이지만, 이하의 점이 다르다.
제 1 실시 형태의 반도체 장치에서의 게이트 절연막(20), 게이트 전극(21) 및 제 1 응력 인가층(22)이 제거되고 게이트 전극용 홈(TR)이 형성되어 있고, 게이트 전극용 홈(TR) 내에 게이트 절연막(31), 게이트 전극(32) 및 제 1 응력 인가층(33)이 매입되어 있다.
게이트 절연막(31)은, 게이트 전극용 홈(TR)의 저면과 게이트 전극용 홈(TR)의 도중의 깊이까지의 측면을 피복하여 형성되어 있고, 게이트 전극(32)은 게이트 절연막(31)이 형성된 깊이까지 형성되어 있다.
게이트 전극(32)의 상층에서, 게이트 전극용 홈(TR)을 매입하여, 제 1 응력 인가층(33)이 형성되어 있다.
본 실시 형태의 반도체 장치에 의하면, 채널 형성 영역에 다른 응력을 인가하는 제 1 및 제 2 응력 인가층을 사용하여, 인가하는 응력의 조합을 조정함으로써, 종래예보다도 캐리어 이동도를 향상시킬 수 있다.
[반도체 장치의 제조 방법]
본 실시 형태의 반도체 장치의 제조 방법에 관해, 도 6 내지 9를 참조하여 설명한다.
우선, 도 6의 A에 도시하는 바와 같이, 예를 들면 반도체 기판(10)상에 더미 게이트 절연막(20a), 더미 게이트 전극(21a) 및 하드 마스크가 되는 오프셋막(22a)을 적층한다.
다음에, 포토 리소그래피 기술이나 전자선 리소그래피 기술을 이용하여 레지스트 패턴을 형성하고, 그 레지스트 패턴을 마스크로 하여 드라이 에칭 등을 행한다. 이에 의해, 더미 게이트 절연막(20a), 더미 게이트 전극(21a) 및 오프셋막(22a)을 패턴 가공한다. 그 레지스트 패턴을 마스크로 하여 오프셋막(22a)의 패턴 가공을 행하고, 오프셋막(22a)을 하드 마스크로 하여 더미 게이트 절연막(20a)과 더미 게이트 전극(21a)을 패턴 가공하여도 좋다.
또한, 도면상에 명시되어 있지 않지만, 더미 게이트 절연막(20a)을 형성하기 전에, 반도체 기판(10)중에 소자 분리 영역을 형성하고, 이온 주입법으로 불순물을 도입하여 웰 영역을 형성하여 두어도 좋다.
더미 게이트 절연막(20a)은, 예를 들면 1 내지 3㎚ 정도의 산화 실리콘(SiO2) 및 산질화 실리콘(SiON) 등을 사용할 수 있다. 그 형성 방법은, 열산화 프로세스, 화학 기상 성장법(CVD법), 또는 물리 기상 성장법(PVD법) 등을 이용할 수 있다.
더미 게이트 전극(21a)은, 예를 들면 CVD법 또는 PVD법에 의해, 30 내지 100㎚ 정도의 두께를 갖는 폴리실리콘층을 퇴적하여 형성한다.
오프셋막(22a)은, 예를 들면 CVD법에 의해 산화 실리콘을 30 내지 100㎚ 정도의 막두께로 형성할 수 있다.
다음에, 도 6의 B에 도시하는 바와 같이, 절연막을 기판 전면에 형성한 후, 드라이 에칭법 등에 의해 리세스 에칭하여, 더미 게이트 절연막(20a), 더미 게이트 전극(21a), 오프셋막(22a)의 측벽부에만 더미 사이드 월 절연막(23)을 형성한다.
더미 사이드 월 절연막(23)의 형성에는, 우선, 예를 들면 50 내지 150㎚ 정도의 질화 실리콘막, 산화 실리콘, TEOS(원료 가스에 tetraethylorthosilicate를 사용한 산화 실리콘막), NSG막을 CVD법 등에 의해 형성한다.
그 후, 드라이 에칭법 등에 의해 전면에 리세스 에칭한다. 이때, 반도체 기판(10)에 대해 오프셋막(22a)과 더미 사이드 월 절연막(23)의 선택비를 높게 함으로써, 반도체 기판(10)을 선택적으로 에칭할 수 있다.
또한, 소자 분리 영역을 형성하고 있는 경우는, 소자 분리 영역 재료와의 선택비도 가능한 한 높게 하여 두는 것이 바람직하다.
상기에 의해, 반도체 기판(10)에 50 내지 100㎚ 정도의 홈을 형성한다.
그 후, 반도체 기판(10)의 에칭한 영역 내에 선택적으로 제 3 응력 인가층(11)을 형성한다. 제 3 응력 인가층(11)은, 예를 들면, 압축 응력을 인가할 때에는 실리콘 게르마늄(SiGe), 인장 응력을 인가할 때에는 탄화 실리콘(SiC)을 선택 에피택셜 성장법으로 50 내지 200㎚ 정도의 막두께로 형성한다.
또한, 제 3 응력 인가층(11)을 형성할 때에는, 소스/드레인 영역을 형성하는 것을 목적으로 하여, 불순물을 도입하여 두어도 좋다. 예를 들면, NTr의 경우에는 n형 불순물을 도입하고, PTr의 경우에는 각각 p형 불순물을 도입하여 둔다.
다음에, 도 6의 C에 도시하는 바와 같이, 더미 사이드 월 절연막(23)을 웨트 에칭법으로 제거한다.
다음에, 절연막을 기판 전면에 형성한 후, 드라이 에칭법 등에 의해 리세스 에칭하여, 더미 게이트 절연막(20a), 더미 게이트 전극(21a), 오프셋막(22a)의 측벽부에만 제 1 사이드 월 절연막(24)을 형성한다.
제 1 사이드 월 절연막(24)의 형성에는, 우선, 예를 들면 2 내지 10㎚ 정도의 질화 실리콘막, 산화 실리콘, TEOS, NSG막을 CVD법 등에 의해 형성한다. 그 후, 드라이 에칭법 등에 의해 전면에 리세스 에칭한다.
본 실시 형태에서는 제 1 사이드 월 절연막(24)을 형성하고 있지만, 불필요하면 형성하지 않아도 좋다. 또한, 더미 사이드 월 절연막(23)을 제거하지 않고, 그대로 남겨서 제 1 사이드 월 절연막(24)으로서 사용하여도 좋다.
그 후, 이온 주입법에 의해 불순물을 이온 주입하여 익스텐션 영역(12)을 형성한다.
익스텐션 영역(12)은, NTr의 경우에는 각각 n형 불순물을, PTr의 경우에는 p형 불순물을 도입하여 형성한다.
또한, 경우에 따라서는 익스텐션 영역(12)과 다른 도전형의 불순물을 익스텐션 영역(12)보다도 깊게 주입하여도 좋다. 이 경우, 익스텐션 영역(12)의 깊이 방향의 불순물 프로파일을 더욱 가파르게 할 수도 있다.
다음에, 도 7의 A에 도시하는 바와 같이, 절연막을 기판 전면에 형성한 후, 드라이 에칭법 등에 의해 리세스 에칭하여, 제 1 사이드 월 절연막(24)의 측벽부에만 제 2 사이드 월 절연막(25)을 형성한다.
제 2 사이드 월 절연막(25)의 형성에는, 우선, 예를 들면 20 내지 60㎚ 정도의 질화 실리콘막, 산화 실리콘, TEOS, NSG막을 CVD법 등에 의해 형성한다. 그 후, 드라이 에칭법 등에 의해 전면에 리세스 에칭한다.
본 실시 형태에서는 제 2 사이드 월 절연막(25)을 단층 구성으로 형성하고 있지만, 복수층을 적층한 구성으로 하여도 좋다.
그 후, 이온 주입법에 의해 불순물을 이온 주입하여 소스/드레인 영역(13)을 형성한다.
소스/드레인 영역(13)은, 익스텐션 영역(12)과 같은 도전형의 불순물로 형성한다.
그 후, 익스텐션 영역(12) 및 소스/드레인 영역(13)에 주입된 불순물을 어닐 처리에 의해 활성화한다. 이 활성화 어닐 처리는, 예를 들면 1000 내지 1100℃ 정도의 급속 열처리(Rapid Thermal Annealing)에 의해 행한다.
다음에, 실리사이드 프로세스 기술에 의해, 소스/드레인 영역(13)의 표면에 고융점 금속 실리사이드층(14)을 형성한다. 이것은, 예를 들면 Ti, Co, Ni, Pt 또는 그들의 화합물에 의해, 20 내지 70㎚ 정도의 두께로 형성한다.
다음에, 도 7의 B에 도시하는 바와 같이, 예를 들면 CVD법에 의해 기판 전면에 제 2 응력 인가층(26)과 층간 절연막(27)을 형성한다.
제 2 응력 인가층(26)으로서는, 예를 들면 질화 실리콘을 200 내지 300㎚ 정도의 막두께로 형성하고, 채널의 종류에 응하여 1.5 내지 2.0GPa 정도의 인장 응력이나 압축 응력을 갖는 막을 형성한다.
또한, 층간 절연막(27)으로서는, 예를 들면 TEOS나 NSG막 등을 사용할 수 있다. 또한, 경우에 따라서는 제 2 응력 인가층(26)만을 형성하고, 층간 절연막(27)을 형성하지 않는 것도 있다.
다음에, 도 8의 A에 도시하는 바와 같이, 오프셋막(22a)의 윗면부가 노출하도록, 제 2 응력 인가층(26)과 층간 절연막(27)을 제거한다. 예를 들면, CMP(Chemical Mechanical Polishing)법에 의해 각각의 막을 연마 제거한다.
이에 의해, 제 2 응력 인가층(26)이 오프셋막(22a)의 양 옆에서 절단된 구조가 된다.
다음에, 도 8의 B에 도시하는 바와 같이, 오프셋막(22a), 더미 게이트 전극(21a) 및 더미 게이트 절연막(20a)을 제거하여, 게이트 전극용 홈(TR)을 형성한다.
더미 게이트 전극(21a)은, 예를 들면 드라이 에칭법을 이용하여 선택적으로 제거한다. 또한, 오프셋막(22a)과 더미 게이트 절연막(20a)은, 예를 들면 드라이 에칭법이나 웨트 에칭법을 이용하여 선택적으로 제거한다.
다음에, 도 8의 C에 도시하는 바와 같이, 게이트 전극용 홈(TR)의 내부에 게이트 절연막(31)과 게이트 전극(32)을 형성하기 위한 재료를 반도체 기판(10)상 전면에 퇴적한다.
여기서, 게이트 절연막(31)으로는, 1 내지 3㎚ 정도의 산화 하프늄(HfO2), 산화 알루미늄하프늄(HfAlO2), 산화 실리콘하프늄(HfSiO), 산화 탄탈(Ta2O5), 산화 알루미늄(Al2O3), 산화 지르코늄(ZrO2) 등의 이른바 고유전율(High-k)막에 의해 형성한다. 또한, 산화 실리콘(SiO2) 및 산질화 실리콘(SiON) 등을 사용할 수 있다. 또한, 각 막을 적층으로 하여 사용할 수도 있다. 그 형성 방법은, ALD법 또는 CVD법 등을 이용할 수 있다.
게이트 전극(32)은, 예를 들면 CVD법, ALD법 또는 PVD법에 의해, 50 내지 100㎚ 정도의 두께를 갖는 폴리실리콘층, 금속층, 금속 화합물층을 퇴적하여 형성한다.
금속층이나 금속 화합물층으로서는, 질화 티탄(TiN), 티탄(Ti), 티탄실리콘(TiSi), 니켈(Ni), 니켈실리콘(NiSi), 하프늄(Hf), 하프늄실리콘(HfSi), 텅스텐(W), 탄탈(Ta), 탄탈실리콘(TaSi), 질화 탄탈실리콘(TaSiN), 코발트(Co), 코발트실리콘(CoSi), 루테늄(Ru), 또는 인듐(In) 등을 사용할 수 있다. 그 형성 방법은, ALD법 또는 PVD법 등을 이용할 수 있다.
임계치 전압이나 저항치의 조정을 위해, 이들의 막을 적층하여도 좋다. 또한, 산화 알루미늄(AlO) 또는 산화 란탄(LaO) 등과 전술한 금속층이나 금속 화합물층을 적층으로 할 수도 있다. 또한, 전술한 금속층이나 금속 화합물층에 의해, 채널의 종류에 응하여 응력을 인가할 수도 있다.
다음에, 도 9의 A에 도시하는 바와 같이, 제 2 응력 인가층(26)의 상부에 있는 게이트 절연막(31)과 게이트 전극(32)의 재료를 CMP법 또는 드라이 에칭법을 이용하여 제거한다.
이에 의해, 게이트 전극용 홈(TR) 내부에만 게이트 절연막(31)과 게이트 전극(32)이 남는 구조가 된다.
다음에, 도 9의 B에 도시하는 바와 같이, 예를 들면 게이트 전극용 홈(TR) 내의 게이트 절연막(31)과 게이트 전극(32)을 드라이 에칭법을 이용하여 선택적으로 게이트 전극용 홈(TR)의 깊이의 반분 정도의 곳까지 제거한다.
이때, 제 2 응력 인가층(26), 제 1 사이드 월 절연막(24) 및 제 2 사이드 월 절연막(25)과, 게이트 절연막(31) 및 게이트 전극(32)과의 선택비를 높여 둘 필요가 있다.
다음에, 도 9의 C에 도시하는 바와 같이, 게이트 전극용 홈(TR) 내부의 게이트 전극(32)과 제 2 응력 인가층(26)의 상부를 덮도록, 제 1 응력 인가층(33)을 퇴적한다.
제 1 응력 인가층(33)으로는, 예를 들면 질화 실리콘을 50 내지 150㎚ 정도의 막두께로, 채널 종류에 응하여 1.5 내지 2.0GPa 정도의 인장 응력이나 압축 응력을 갖는 막을 형성하고, 제 2 응력 인가층(26)과 다른 응력을 인가한 막으로 한다.
다음에, 제 2 응력 인가층(26)의 상부에 있는 제 1 응력 인가층(33)을 CMP법을 이용하여 제거하다.
또한, 본 실시 형태에서 나타낸 각 재료의 막두께나 응력은, 형성하는 트랜지스터 특성이나 반도체 기판에 인가하는 응력에 응하여 조정할 필요가 있기 때문에, 이것으로 한정되는 것이 아니다.
이상과 같이 하여, 도 5에 도시하는 구성의 본 실시 형태에 관한 반도체 장치를 제조할 수 있다.
상기한 제조 방법에서는, 더미 게이트 절연막을 제거하고, 다시 게이트 절연막을 형성하고 있지만, 이것으로 한하지 않고, 제거하지 않고 그대로 이용하도록 하여도 좋다.
이후의 공정으로서는, 예를 들면, 기판 전면에 제 2 층간 절연막을 퇴적하고, 소스/드레인 영역 및 게이트 전극에 달하는 콘택트 홀을 개구하고, 플러그를 매입하여 형성하고, 필요에 응하여 상층 배선을 형성한다.
본 발명의 반도체 장치의 제조 방법에 의하면, 제 1 응력 인가층과 제 2 응력 인가층을 형성함에 의해 인가하는 응력의 조합을 조정하여 종래예보다도 캐리어 이동도를 향상시킬 수 있다.
<3. 제 1 변형예>
도 10은 본 변형예에 관한 반도체 장치의 모식 단면도이다.
실질적으로는 제 2 실시 형태와 같은 구성이지만, 게이트 전극이 전부 고융점 금속 실리사이드에 의해 형성된 게이트 전극(32s)으로 이루어지는 것이 다르다.
본 변형예에 관한 반도체 장치의 제조 방법은, 도 9의 B까지 제 2 실시 형태와 마찬가지로 형성한 후, 게이트 전극(32)을 전부 실리사이드화한다.
이후는 제 2 실시 형태와 마찬가지로 하여 형성할 수 있다.
<4. 제 2 변형예>
도 11은 본 변형예에 관한 반도체 장치의 모식 단면도이다.
실질적으로는 제 1 실시 형태와 같은 구성이지만, 게이트 전극이 전부 고융점 금속 실리사이드에 의해 형성된 게이트 전극(21s)으로 이루어지는 것이 다르다.
본 변형예에 관한 반도체 장치의 제조 방법은, 도 8의 A까지 제 2 실시 형태와 마찬가지로 형성한 후, 오프셋막(22a)을 제거하고, 더미 게이트 전극을 실리사이드화한다.
얻어진 실리사이드화한 더미 게이트 전극(21a)을 그대로 게이트 전극으로서 이용한다. 또한, 더미 게이트 절연막을 그대로 게이트 절연막으로서 이용한다.
이후는 제 2 실시 형태와 마찬가지로 하여 형성할 수 있다.
<5. 제 3 실시 형태>
[반도체 장치의 구조]
도 12의 A는 본 실시 형태에 관한 반도체 장치의 평면도이고, 도 12의 B는 도 12의 A중의 A-A'에서의 모식 단면도이고, 도 12의 C는 도 12의 A중의 B-B'에서의 모식 단면도이다.
반도체 기판(40)상에 매입 절연막(41)이 형성되어 있고, 매입 절연막(41)의 상부에 핀형의 채널 형성 영역을 갖는 반도체 영역(42)과 하드 마스크(43)가 형성되어 있다.
예를 들면, 반도체 기판(40)은 실리콘 기판이고, 매입 절연막(41)은 50 내지 100㎚ 정도의 산화 실리콘이 사용된다.
또한, 핀형의 반도체 영역(42)과 하드 마스크(43)는, 30 내지 80㎚ 정도의 막두께의 실리콘, 50㎚의 막두께의 질화 실리콘이 사용된다.
핀형의 반도체 영역(42)은, 반도체 기판(40)의 주면(主面)으로부터 돌출한 볼록형상의 반도체 영역이고, 채널 형성 영역이 반도체 영역(42)에 형성되어 있다.
여기서는, 핀형의 반도체 영역(42)이 매입 절연막(41)의 상부에 배치되어 있지만, 매입 절연막(41)이 형성되어 있지 않고, 반도체 기판(40)과 핀형의 반도체 영역(42)이 직접 연결된 구조를 이용하여도 좋다.
매입 절연막(41), 핀형의 반도체 영역(42) 및 하드 마스크(43)를 덮도록, 게이트 절연막(45)과 게이트 전극(46)이 형성되어 있다. 게이트 절연막(45)은, 1 내지 3㎚ 정도의 산화 하프늄(HfO2), 산화 알루미늄하프늄(HfAlO2), 산화 실리콘하프늄(HfSiO), 산화 탄탈(Ta2O5), 산화 알루미늄(Al2O3), 산화 지르코늄(ZrO2) 등의 이른바 고유전율(High-k)막에 의해 형성한다. 또한, 산화 실리콘(SiO2) 및 산질화 실리콘(SiON) 등을 사용할 수 있다. 또한, 각 막을 적층으로 하여 사용할 수도 있다.
이 장치는 핀형의 채널 형성 영역을 더블 게이트 전극으로 끼워 넣은 구성이다.
게이트 전극(46)은, 예를 들면 폴리실리콘층, 금속층, 금속 화합물층을 사용하여 형성되어 있다.
금속층이나 금속 화합물층으로서는, 질화 티탄(TiN), 티탄(Ti), 티탄실리콘(TiSi), 니켈(Ni), 니켈실리콘(NiSi), 하프늄(Hf), 하프늄실리콘(HfSi), 텅스텐(W), 탄탈(Ta), 탄탈실리콘(TaSi), 질화 탄탈실리콘(TaSiN), 코발트(Co), 코발트실리콘(CoSi), 루테늄(Ru), 또는 인듐(In) 등을 사용할 수 있다.
임계치 전압이나 저항치의 조정을 위해, 이들의 막을 적층하여도 좋다.
또한, 산화 알루미늄(AlO) 또는 산화 란탄(LaO) 등과 전술한 금속층이나 금속 화합물층을 적층으로 할 수도 있다. 또한, 전술한 금속층이나 금속 화합물층에 의해, 채널의 종류에 응하여 응력을 인가할 수도 있다.
또한, 핀형의 반도체 영역(42)이 형성되지 않은 영역에 있는 매입 절연막(41)의 윗면이 핀형의 반도체 영역(42)의 저면보다도 낮게 형성되어 있다.
이 때문에, 핀형의 반도체 영역(42)의 측벽면이 게이트 절연막(45)과 게이트 전극(46)으로 완전히 덮여지는 구조로 되어 있다.
게이트 전극(46)의 상부에는, 제 1 응력 인가층(47)이 형성되어 있다. 제 1 응력 인가층(47)으로서는, 예를 들면 30 내지 100㎚ 정도 막두께의 질화 실리콘이 사용된다. 핀형의 MOSFET의 채널 종류에 응하여, 1.0GPa 정도의 압축 응력 또는 1.5GPa 정도의 인장 응력을 갖는 막을 사용할 수 있다.
게이트 절연막(45), 게이트 전극(46) 및 제 1 응력 인가층(47)의 측벽부에는, 사이드 월 절연막(50, 51)이 형성되어 있다.
사이드 월 절연막(50, 51)은, 예를 들면 산화 실리콘이나 질화 실리콘막 등을 단층 또는 복수층을 적층하여 사용할 수 있고, 20 내지 100㎚ 정도의 막두께로 형성되어 있다.
또한, 게이트 용량을 저감하기 위해, 배선 절연막 등에 사용된 이른바 저유전율(Low-k)막을 사용할 수도 있다.
사이드 월 절연막(50, 51)의 측면에는, 제 2 응력 인가층(54)이 형성되어 있고, 제 2 응력 인가층(54)의 윗면부는, 제 1 응력 인가층(47)의 윗면부와 같은 높이로 되어 있다.
또한, 제 2 응력 인가층(54)은 사이드 월 절연막(50)의 양단에서 분리된 구조로 되어 있다. 보다 구체적으로는, 제 2 응력 인가층(54)은 제 1 응력 인가층(47)의 상부 영역에는 형성되어 있지 않고, 제 1 응력 인가층(47)과 게이트 전극(46)의 양측부에 제 2 응력 인가층(54)이 형성되어 있다.
본 실시 형태의 반도체 장치의 MOSFET는, 핀형의 MOSFET이다.
여기서, 본 실시 형태의 반도체 장치에 의하면, 채널 형성 영역에 다른 응력을 인가하는 제 1 및 제 2 응력 인가층을 사용하고, 인가하는 응력의 조합을 조정함으로써, 종래예보다도 캐리어 이동도를 향상시킬 수 있다.
[반도체 장치의 제조 방법]
본 실시 형태의 반도체 장치의 제조 방법에 관해, 도 13 내지 21을 참조하여 설명한다.
도 13의 A는 본 실시 형태에 관한 반도체 장치의 제조 방법의 제조 공정을 도시하는 평면도이고, 도 13의 B는 도 13의 A중의 A-A'에서의 모식 단면도이고, 도 13의 C는 도 13의 A중의 B-B'에서의 모식 단면도이다.
반도체 기판(40), 매입 절연막(41) 및 반도체 영역(42)의 3층 구조를 갖는 SOI(Silicon On Insulator) 기판상에, 하드 마스크(43)를 퇴적한다. 그 후, 포토 리소그래피 기술이나 전자선 리소그래피 기술을 이용하여 레지스트막(44)을 형성한다.
다음에, 레지스트막(44)을 마스크로 하여 드라이 에칭법 등에 의한 에칭을 행하여, 하드 마스크(43)를 패턴 에칭한다.
이때, 예를 들면 반도체 기판(40)은 실리콘 기판, 매입 절연막(41)은 50 내지 100㎚ 정도의 산화 실리콘을 사용한다.
또한, 반도체 영역(42)으로서는, 30 내지 80㎚의 실리콘층을 사용한다. 또한, 하드 마스크(43)로는, 예를 들면 50㎚ 정도의 막두께의 질화 실리콘을 사용한다.
도 14의 A는 도 13의 다음 공정을 도시하는 평면도이고, 도 14의 B는 도 14의 A중의 A-A'에서의 모식 단면도이고, 도 14의 C는 도 14의 A중의 B-B'에서의 모식 단면도이다.
레지스트막(44)을 삭제한 후, 하드 마스크(43)를 이용하여 반도체 영역(42)을 드라이 에칭 처리에 의해 에칭한다.
이때, 매입 절연막(41)의 일부도 동시에 에칭하여 둠으로써, 핀형의 반도체 영역(42)의 단부에서 매입 절연막(41)이 패여진 구조로 하여 둔다.
상기에 의해, 핀형의 반도체 영역(42)은, 반도체 기판(40)의 주면으로부터 돌출한 볼록형상의 형상이 된다.
본 실시 형태에서는, SOI 기판을 사용하여 핀형의 반도체 영역(42)을 형성하고 있지만, SOI 기판을 사용하지 않는 방법도 있다. 예를 들면, 반도체 기판(40)상에 하드 마스크(43) 및 레지스트막(44)을 형성하고, 직접 핀형의 반도체 영역을 형성한다. 반도체 기판(40)상의 전면에 하드 마스크(43)의 윗면과 같거나 그보다도 높아지는 막두께로 산화 실리콘 등의 절연막을 퇴적한다. 그 후, CMP법을 이용하여 하드 마스크(43)의 윗면까지 절연막을 제거한 후, 드라이 에칭법을 이용하여 선택적으로 절연막을 에칭함으로써, 반도체 기판(40)상에서 핀형의 반도체 영역이 형성되지 않은 영역만 산화 실리콘막을 형성하는 것이 가능해진다.
도 15의 A는 도 14의 다음 공정을 도시하는 평면도이고, 도 15의 B는 도 15의 A중의 A-A'에서의 모식 단면도이고, 도 15의 C는 도 15의 A중의 B-B'에서의 모식 단면도이다.
반도체 기판(40)상의 전면에, 게이트 절연막(45)과 게이트 전극(46)을 퇴적하여 형성한다.
여기서, 게이트 절연막(45)으로는, 1 내지 3㎚ 정도의 산화 하프늄(HfO2), 산화 알루미늄하프늄(HfAlO2), 산화 실리콘하프늄(HfSiO), 산화 탄탈(Ta2O5), 산화 알루미늄(Al2O3), 산화 지르코늄(ZrO2) 등의 이른바 고유전율(High-k)막에 의해 형성한다. 또한, 산화 실리콘(SiO2) 및 산질화 실리콘(SiON) 등을 사용할 수 있다. 또한, 각 막을 적층으로 하여 사용할 수도 있다. 그 형성 방법은, ALD법 또는 CVD법 등을 이용할 수 있다.
게이트 전극(46)은, 예를 들면 CVD법, ALD법 또는 PVD법에 의해, 50 내지 100㎚ 정도의 두께를 갖는 폴리실리콘층, 금속층, 금속 화합물층을 퇴적하여 형성한다.
금속층이나 금속 화합물층으로서는, 질화 티탄(TiN), 티탄(Ti), 티탄실리콘(TiSi), 니켈(Ni), 니켈실리콘(NiSi), 하프늄(Hf), 하프늄실리콘(HfSi), 텅스텐(W), 탄탈(Ta), 탄탈실리콘(TaSi), 질화 탄탈실리콘(TaSiN), 코발트(Co), 코발트실리콘(CoSi), 루테늄(Ru), 또는 인듐(In) 등을 사용할 수 있다. 그 형성 방법은, ALD법 또는 PVD법 등을 이용할 수 있다.
임계치 전압이나 저항치의 조정을 위해, 이들의 막을 적층하여도 좋다. 또한, 산화 알루미늄(AlO) 또는 산화 란탄(LaO) 등과 전술한 금속층이나 금속 화합물층을 적층으로 할 수도 있다. 또한, 전술한 금속층이나 금속 화합물층에 의해, 채널의 종류에 응하여 응력을 인가할 수도 있다.
도 16의 A는 도 15의 다음 공정을 도시하는 평면도이고, 도 16의 B는 도 16의 A중의 A-A'에서의 모식 단면도이고, 도 16의 C는 도 16의 A중의 B-B'에서의 모식 단면도이다.
게이트 전극(46)의 윗면부터 CMP 처리를 행하여 게이트 전극(46)을 소정의 막두께로 가공한다.
다음에, 게이트 전극(46)상에 제 1 응력 인가층(47)을 형성한 후, 포토 리소그래피 기술이나 전자선 리소그래피 기술을 이용하여 레지스트막(48)을 형성한다.
레지스트막(48)을 마스크로 하여 드라이 에칭법 등의 에칭 처리를 행함으로써, 제 1 응력 인가층(47)을 에칭한다.
여기서, 제 1 응력 도입막(47)은, 예를 들면 30 내지 100㎚ 정도의 막두께의 질화 실리콘을 사용할 수 있다.
핀형의 MOSFET의 채널의 종류에 응하여, 2.0GPa 정도의 압축 응력 또는 1.5GPa 정도의 인장 응력을 갖는 막을 사용할 수 있다.
도 17의 A는 도 16의 다음 공정을 도시하는 평면도이고, 도 17의 B는 도 17의 A의 A-A'에서의 모식 단면도이고, 도 17의 C는 도 17의 A중의 B-B'에서의 모식 단면도이다.
레지스트막(48)을 제거한 후, 제 1 응력 인가층(47)을 마스크로 하여 드라이 에칭법 등에 의해 에칭 처리를 행하여, 게이트 전극(46)과 게이트 절연막(45)을 에칭한다.
또한, 본 실시 형태와는 달리, 레지스트막(48)을 남긴 채로, 레지스트막(48)을 제 1 응력 인가층(47)과 게이트 전극(46) 및 게이트 절연막(45)의 에칭의 마스크로서 이용하여도 좋다.
도 18의 A는 도 17의 다음 공정을 도시하는 평면도이고, 도 18의 B는 도 18의 A의 A-A'에서의 모식 단면도이고, 도 18의 C는 도 18의 A중의 B-B'에서의 모식 단면도이다.
핀형의 반도체 영역(42) 내에 이온 주입법을 이용하여 익스텐션 영역(49)을 형성한다.
익스텐션 영역(49)은, NTr의 경우에는 각각 n형 불순물, PTr의 경우에는 p형 불순물을 도입한다.
또한, 경우에 따라서는 익스텐션 영역(49)과 다른 도전형의 불순물을 익스텐션 영역(49)보다도 깊게 주입하여도 좋다. 이 경우, 익스텐션 영역(49)의 깊이 방향의 불순물 프로파일을 더욱 가파르게 할 수도 있다.
도 19의 A는 도 18의 다음 공정을 도시하는 평면도이고, 도 19의 B는 도 19의 A의 A-A'에서의 모식 단면도이고, 도 19의 C는 도 19의 A중의 B-B'에서의 모식 단면도이다.
반도체 기판상의 전면에 절연막을 형성 후, 드라이 에칭법을 이용하여 리세스 에칭하여, 게이트 절연막(45), 게이트 전극(46)과 제 1 응력 인가층(47)의 측벽에 사이드 월 절연막(50, 51)을 형성한다.
사이드 월 절연막(50, 51)은, 예를 들면 20 내지 100㎚ 정도의 두께로 질화 실리콘막, TEOS, NSG막 및 산화 실리콘을 CVD법 등에 의해 형성할 수 있다.
본 실시 형태에서는, 사이드 월 절연막(50, 51)은 1층으로 형성되어 있지만, 복수의 막을 적층하여 형성할 수도 있다.
그 후, 익스텐션 영역(49)에 접속하도록, 소스/드레인 영역(52)을 매입 절연막(41)의 윗면 부근까지의 깊이로 이온 주입법을 이용하여 형성한다.
소스/드레인 영역(52)은, 익스텐션 영역(49)과 동형의 불순물로 형성한다.
그 후, 익스텐션 영역(49), 소스/드레인 영역(52)에 주입된 불순물을 어닐에 활성화한다. 이 활성화 어닐은, 예를 들면 1000 내지 1100℃ 정도의 급속 열처리(Rapid Thermal Annealing)에 의해 행한다.
다음에, 실리사이드 프로세스 기술에 의해, 소스/드레인 영역(52)의 표면에 고융점 금속 실리사이드층(53)을 형성한다. 이것은, 예를 들면 Ti, Co, Ni, Pt 또는 그들의 화합물에 의해, 20 내지 70㎚ 정도의 두께로 형성한다.
도 20의 A는 도 19의 다음 공정을 도시하는 평면도이고, 도 20의 B는 도 20의 A의 A-A'에서의 모식 단면도이고, 도 20의 C는 도 20의 A중의 B-B'에서의 모식 단면도이다.
예를 들면 CVD법에 의해 기판 전면에 제 2 응력 인가층(54)을 형성한다. 제 2 응력 인가층(54)은, 예를 들면 질화 실리콘을 200 내지 300㎚ 정도의 막두께로, 핀형의 MOSFET의 채널의 종류에 응하여, 1.5 내지 2.0GPa 정도의 인장 응력이나 압축 응력을 갖는 막을 형성한다.
또한, 제 1 응력 인가층(47)과는 다른 응력을 갖는 막을 형성한다.
도 21의 A는 도 20의 다음 공정을 도시하는 평면도이고, 도 21의 B는 도 21의 A의 A-A'에서의 모식 단면도이고, 도 21의 C는 도 21의 A중의 B-B'에서의 모식 단면도이다.
제 1 응력 인가층(47)의 윗면부가 노출하도록, 예를 들면 CMP법에 의해 제 2 응력 인가층(54)을 제거한다.
이에 의해, 제 2 응력 인가층(54)이 제 1 응력 인가층(47)의 양 옆에서 절단된 구조가 된다.
이상과 같이 하여, 도 12에 도시하는 구성의 본 실시 형태에 관한 반도체 장치를 제조할 수 있다.
이후의 공정으로서는, 예를 들면, 기판 전면에 층간 절연막을 퇴적하고, 소스/드레인 영역 및 게이트 전극에 달하는 콘택트 홀을 개구하고, 플러그를 매입하여 형성하고, 필요에 응하여 상층 배선을 형성한다.
본 발명의 반도체 장치의 제조 방법에 의하면, 제 1 응력 인가층과 제 2 응력 인가층을 형성함에 의해 인가하는 응력의 조합을 조정하여 종래예보다도 캐리어 이동도를 향상시킬 수 있다.
<6. 제 4 실시 형태>
[반도체 장치의 구조]
도 22의 A는 본 실시 형태에 관한 반도체 장치의 평면도이고, 도 22의 B는 도 22의 A중의 A-A'에서의 모식 단면도이고, 도 22의 C는 도 22의 A중의 B-B'에서의 모식 단면도이다.
실질적으로는 제 3 실시 형태와 같은 구성이지만, 이하의 점이 다르다.
제 3 실시 형태의 반도체 장치에서의 하드 마스크(43)가 제거되어 있다. 이 때문에, 핀형의 채널 형성 영역을 트리플 게이트 전극으로 끼워 넣은 구성으로 되어 있다.
본 실시 형태의 반도체 장치의 MOSFET는, 핀형의 MOSFET이다.
여기서, 본 실시 형태의 반도체 장치에 의하면, 채널 형성 영역에 다른 응력을 인가하는 제 1 및 제 2 응력 인가층을 사용하고, 인가하는 응력의 조합을 조정함으로써, 종래예보다도 캐리어 이동도를 향상시킬 수 있다.
[반도체 장치의 제조 방법]
본 실시 형태의 반도체 장치의 제조 방법에 관해, 도 23 내지 30을 참조하여 설명한다.
도 23의 A는 본 실시 형태에 관한 반도체 장치의 제조 방법의 제조 공정을 도시하는 평면도이고, 도 23의 B는 도 23의 A중의 A-A'에서의 모식 단면도이고, 도 23의 C는 도 23의 A중의 B-B'에서의 모식 단면도이다.
반도체 기판(40), 매입 절연막(41) 및 반도체 영역(42)의 3층 구조를 갖는 SOI(Silicon On Insulator) 기판상에, 하드 마스크(43)를 퇴적한다. 그 후, 포토 리소그래피 기술이나 전자선 리소그래피 기술을 이용하여 레지스트막(44)을 형성한다.
다음에, 레지스트막(44)을 마스크로 하여 드라이 에칭법 등에 의한 에칭을 행하여, 하드 마스크(43)를 패턴 에칭한다.
이때, 예를 들면 반도체 기판(40)은 실리콘 기판, 매입 절연막(41)은 50 내지 100㎚ 정도의 산화 실리콘을 사용한다.
또한, 반도체 영역(42)으로서는, 30 내지 80㎚의 실리콘층을 사용한다. 또한, 하드 마스크(43)로는, 예를 들면 50㎚ 정도의 막두께의 질화 실리콘을 사용한다.
도 24의 A는 도 23의 다음 공정을 도시하는 평면도이고, 도 24의 B는 도 24의 A중의 A-A'에서의 모식 단면도이고, 도 24의 C는 도 24의 A중의 B-B'에서의 모식 단면도이다.
레지스트막(44)을 삭제한 후, 하드 마스크(43)를 이용하여 반도체 영역(42)을 드라이 에칭 처리에 의해 에칭한다.
이때, 매입 절연막(41)의 일부도 동시에 에칭하여 둠으로써, 핀형의 반도체 영역(42)의 단부에서 매입 절연막(41)이 패여진 구조로 하여 둔다.
상기에 의해, 핀형의 반도체 영역(42)은, 반도체 기판(40)의 주면으로부터 돌출한 볼록형상의 형상이 된다.
또한, 하드 마스크(43)를 드라이 에칭 또는 웨트 에칭 처리에 의해 에칭한다.
도 25의 A는 도 24의 다음 공정을 도시하는 평면도이고, 도 25의 B는 도 25의 A중의 A-A'에서의 모식 단면도이고, 도 25의 C는 도 25의 A중의 B-B'에서의 모식 단면도이다.
반도체 기판(40)상의 전면에, 게이트 절연막(45)과 게이트 전극(46)을 퇴적하여 형성한다.
도 26의 A는 도 25의 다음 공정을 도시하는 평면도이고, 도 26의 B는 도 26의 A중의 A-A'에서의 모식 단면도이고, 도 26의 C는 도 26의 A중의 B-B'에서의 모식 단면도이다.
게이트 전극(46)의 윗면부터 CMP 처리를 행하여 게이트 전극(46)을 소정의 막두께로 가공한다.
다음에, 게이트 전극(46)상에 제 1 응력 인가층(47)을 형성한 후, 포토 리소그래피 기술이나 전자선 리소그래피 기술을 이용하여 레지스트막(48)을 형성한다.
레지스트막(48)을 마스크로 하여 드라이 에칭법 등의 에칭 처리를 행함으로써, 제 1 응력 인가층(47)을 에칭한다.
도 27의 A는 도 26의 다음 공정을 도시하는 평면도이고, 도 27의 B는 도 27의 A의 A-A'에서의 모식 단면도이고, 도 27의 C는 도 27의 A중의 B-B'에서의 모식 단면도이다.
레지스트막(48)을 제거한 후, 제 1 응력 인가층(47)을 마스크로 하여 드라이 에칭법 등에 의해 에칭 처리를 행하여, 게이트 전극(46)과 게이트 절연막(45)을 에칭한다.
도 28의 A는 도 27의 다음 공정을 도시하는 평면도이고, 도 28의 B는 도 28의 A의 A-A'에서의 모식 단면도이고, 도 28의 C는 도 28의 A중의 B-B'에서의 모식 단면도이다.
핀형의 반도체 영역(42) 내에 이온 주입법을 이용하여 익스텐션 영역(49)을 형성한다. 다음에, 게이트 절연막(45), 게이트 전극(46)과 제 1 응력 인가층(47)의 측벽에 사이드 월 절연막(50, 51)을 형성한다.
그 후, 익스텐션 영역(49)에 접속하도록, 소스/드레인 영역(52)을 매입 절연막(41)의 윗면 부근까지의 깊이로 이온 주입법을 이용하여 형성한다.
다음에, 실리사이드 프로세스 기술에 의해, 소스/드레인 영역(52)의 표면에 고융점 금속 실리사이드층(53)을 형성한다.
도 29의 A는 도 28의 다음 공정을 도시하는 평면도이고, 도 29의 B는 도 29의 A의 A-A'에서의 모식 단면도이고, 도 29의 C는 도 29의 A중의 B-B'에서의 모식 단면도이다.
예를 들면 CVD법에 의해 기판 전면에 제 2 응력 인가층(54)을 형성한다.
도 30의 A는 도 29의 다음 공정을 도시하는 평면도이고, 도 30의 B는 도 30의 A의 A-A'에서의 모식 단면도이고, 도 30의 C는 도 30의 A중의 B-B'에서의 모식 단면도이다.
제 1 응력 인가층(47)의 윗면부가 노출하도록, 예를 들면 CMP법에 의해 제 2 응력 인가층(54)을 제거한다.
이에 의해, 제 2 응력 인가층(54)이 제 1 응력 인가층(47)의 양 옆에서 절단된 구조가 된다.
이상과 같이 하여, 도 22에 도시하는 구성의 본 실시 형태에 관한 반도체 장치를 제조할 수 있다.
이후의 공정으로서는, 예를 들면, 기판 전면에 층간 절연막을 퇴적하고, 소스/드레인 영역 및 게이트 전극에 달하는 콘택트 홀을 개구하고, 플러그를 매입하여 형성하고, 필요에 응하여 상층 배선을 형성한다.
본 발명의 반도체 장치의 제조 방법에 의하면, 제 1 응력 인가층과 제 2 응력 인가층을 형성함에 의해 인가하는 응력의 조합을 조정하여 종래예보다도 캐리어 이동도를 향상시킬 수 있다.
본 실시 형태의 반도체 장치 및 그 제조 방법에서는, 게이트 전극상에 제 1 응력 인가층을 배치하고, 반도체 기판상에서 게이트 전극과 제 1 응력 인가층이 형성되지 않은 영역에 제 2 응력 인가층을 형성한다.
이에 의해, 제 2 응력 인가층이 게이트 전극단으로 절단된 구조가 된다. 이 때문에, 게이트 전극 단부의 반도체 기판 내에 효과적으로 응력을 인가할 수 있다.
또한, 제 2 응력 인가층이 절단된 구조로 되어 있기 때문에, 게이트 전극 재료의 박막화를 행하여도, 제 1 응력 인가층의 막두께를 조정함으로써 제 2 응력 인가층의 막두께를 두껍게 할 수 있다. 이에 의해, 제 2 응력 인가층으로부터 채널 형성 영역에 인가된 응력의 완화를 막을 수 있다.
또한, 제 1 응력 인가층과 제 2 응력 인가층에서 다른 응력을 갖는 재료를 사용함에 의해, 게이트 전극의 게이트 길이방향(longitudinal 방향)과 기판에 수직한 방향(vertical 방향)에 다른 응력을 인가할 수 있다.
이에 의해, FET 구조, 채널의 종류, 기판의 면 방위, 채널 방향에 최적의 응력 인가가 가능해지고, 캐리어 이동도의 향상 효과를 높일 수 있다.
본 발명은 상기한 설명으로 한정되지 않는다.
예를 들면, 실시 형태에서는 NTr 또는 PTr를 갖는 반도체 장치를 설명하고 있지만, 이것으로 한하지 않고, 양자를 갖는 CMOS 구성이라도 좋다.
본 발명은 일본 특허출원 JP2010-178976(2010.08.09)의 우선권 주장 출원이다.
본 발명은 본 발명의 요지를 일탈하지 않는 범위에서, 여러가지의 변경이 가능하다.
10 : 반도체 기판
11 : 제 3 응력 인가층
12 : 익스텐션 영역
13 : 소스/드레인 영역
14 : 고융점 금속 실리사이드층
20 : 게이트 절연막
20a : 더미 게이트 절연막
21 : 게이트 전극
21a : 더미 게이트 전극
22 : 제 1 응력 인가층
22a : 오프셋막
23 : 더미 사이드 월 절연막
24 : 제 1 사이드 월 절연막
25 : 제 2 사이드 월 절연막
26 : 제 2 응력 인가층
27 : 제 1 층간 절연막
28 : 제 2 층간 절연막
29 : 플러그
30 : 상층 배선
31 : 게이트 절연막
32 : 게이트 전극
33 : 제 1 응력 인가층
40 : 반도체 기판
41 : 매입 절연막
42 : 반도체 영역
43 : 하드 마스크
44 : 레지스트막
45 : 게이트 절연막
46 : 게이트 전극
47 : 제 1 응력 인가층
48 : 레지스트막
49 : 익스텐션 영역
50, 51 : 사이드 월 절연막
52 : 소스/드레인 영역
53 : 고융점 금속 실리사이드층
54 : 제 2 응력 인가층
TR : 게이트 전극용 홈

Claims (24)

  1. 채널 형성 영역을 갖는 반도체 기판과,
    상기 채널 형성 영역에서 상기 반도체 기판상에 형성된 게이트 절연막과,
    상기 게이트 절연막의 상층에 형성된 게이트 전극과,
    상기 게이트 전극의 상층에 형성되고, 상기 채널 형성 영역에 응력을 인가하는 제 1 응력 인가층과,
    상기 게이트 전극 및 상기 제 1 응력 인가층의 양측부에서의 상기 반도체 기판의 표층부에 형성된 소스/드레인 영역과,
    적어도 상기 제 1 응력 인가층의 영역을 제외하고, 상기 소스/드레인 영역의 상층에 형성되고, 상기 채널 형성 영역에 상기 제 1 응력 인가층과 다른 응력을 인가하는 제 2 응력 인가층을 갖는 전계효과 트랜지스터를 갖는 것을 특징으로 하는 반도체 장치.
  2. 제 1항에 있어서,
    상기 제 1 응력 인가층의 윗면과 상기 제 2 응력 인가층의 윗면이 같은 높이로 형성되어 있는 것을 특징으로 하는 반도체 장치.
  3. 제 1항에 있어서,
    상기 채널 형성 영역이 상기 반도체 기판의 평탄한 영역에 형성되어 있고,
    상기 전계효과 트랜지스터가 플레이너형의 전계효과 트랜지스터인 것을 특징으로 하는 반도체 장치.
  4. 제 3항에 있어서,
    상기 제 1 응력 인가층이 상기 채널 형성 영역에 압축 응력을 인가하고, 상기 제 2 응력 인가층이 상기 채널 형성 영역에 인장 응력을 인가하는 것을 특징으로 하는 반도체 장치.
  5. 제 4항에 있어서,
    상기 게이트 전극이 상기 채널 형성 영역에 압축 응력을 인가하는 것을 특징으로 하는 반도체 장치.
  6. 제 3항에 있어서,
    상기 제 1 응력 인가층이 상기 채널 형성 영역에 인장 응력을 인가하고, 상기 제 2 응력 인가층이 상기 채널 형성 영역에 압축 응력을 인가하는 것을 특징으로 하는 반도체 장치.
  7. 제 6항에 있어서,
    상기 게이트 전극이 상기 채널 형성 영역에 인장 응력을 인가하는 것을 특징으로 하는 반도체 장치.
  8. 제 3항에 있어서,
    상기 제 1 응력 인가층은, 상기 전계효과 트랜지스터가 n채널 전계효과 트랜지스터인 경우는 압축 응력을 갖는 막이고, 상기 전계효과 트랜지스터가 p채널 전계효과 트랜지스터인 경우는 인장 응력을 갖는 막이고,
    상기 제 2 응력 인가층은, 상기 전계효과 트랜지스터가 n채널 전계효과 트랜지스터인 경우는 인장 응력을 갖는 막이고, 상기 전계효과 트랜지스터가 p채널 전계효과 트랜지스터인 경우는 압축 응력을 갖는 막인 것을 특징으로 하는 반도체 장치.
  9. 제 1항에 있어서,
    상기 채널 형성 영역이 상기 반도체 기판의 주면으로부터 돌출한 볼록형상의 반도체 영역에 형성되어 있고,
    상기 전계효과 트랜지스터가 핀형의 전계효과 트랜지스터인 것을 특징으로 하는 반도체 장치.
  10. 제 9항에 있어서,
    상기 게이트 전극과 상기 게이트 절연막이 상기 반도체 영역의 대향하는 2개의 측면을 피복하도록 형성되어 있는 것을 특징으로 하는 반도체 장치.
  11. 제 9항에 있어서,
    상기 게이트 전극과 상기 게이트 절연막이 상기 반도체 영역의 대향하는 2개의 측면 및 윗면을 피복하도록 형성되어 있는 것을 특징으로 하는 반도체 장치.
  12. 제 9항에 있어서,
    상기 제 1 응력 인가층이 상기 채널 형성 영역에 압축 응력을 인가하고, 상기 제 2 응력 인가층이 상기 채널 형성 영역에 인장 응력을 인가하는 것을 특징으로 하는 반도체 장치.
  13. 제 12항에 있어서,
    상기 게이트 전극이 상기 채널 형성 영역에 압축 응력을 인가하는 것을 특징으로 하는 반도체 장치.
  14. 제 9항에 있어서,
    상기 제 1 응력 인가층이 상기 채널 형성 영역에 인장 응력을 인가하고, 상기 제 2 응력 인가층이 상기 채널 형성 영역에 압축 응력을 인가하는 것을 특징으로 하는 반도체 장치.
  15. 제 14항에 있어서,
    상기 게이트 전극이 상기 채널 형성 영역에 인장 응력을 인가하는 것을 특징으로 하는 반도체 장치.
  16. 제 9항에 있어서,
    상기 제 1 응력 인가층은, 상기 전계효과 트랜지스터가 n채널 전계효과 트랜지스터인 경우는 압축 응력을 갖는 막이고, 상기 전계효과 트랜지스터가 p채널 전계효과 트랜지스터인 경우는 인장 응력을 갖는 막이고,
    상기 제 2 응력 인가층은, 상기 전계효과 트랜지스터가 n채널 전계효과 트랜지스터인 경우는 인장 응력을 갖는 막이고, 상기 전계효과 트랜지스터가 p채널 전계효과 트랜지스터인 경우는 압축 응력을 갖는 막인 것을 특징으로 하는 반도체 장치.
  17. 제 9항에 있어서,
    상기 반도체 영역이 절연막을 통하여 상기 반도체 기판에서 분리하여 형성되어 있는 것을 특징으로 하는 반도체 장치.
  18. 제 9항에 있어서,
    상기 반도체 영역이 상기 반도체 기판에 접속하여 형성되어 있는 것을 특징으로 하는 반도체 장치.
  19. 전계 효과 트랜지스터가 형성된 반도체 장치의 제조 방법에 있어서,
    채널 형성 영역을 갖는 반도체 기판의 상기 채널 형성 영역에서 상기 반도체 기판상에 게이트 절연막을 형성하는 공정과,
    상기 게이트 절연막의 상층에 게이트 전극을 형성하는 공정과,
    상기 게이트 전극의 상층에, 상기 채널 형성 영역에 응력을 인가하는 제 1 응력 인가층을 형성하는 공정과,
    상기 게이트 전극 및 상기 제 1 응력 인가층의 양측부에서의 상기 반도체 기판의 표층부에 소스/드레인 영역을 형성하는 공정과,
    적어도 상기 제 1 응력 인가층의 영역을 제외하고, 상기 소스/드레인 영역의 상층에, 상기 채널 형성 영역에 상기 제 1 응력 인가층과 다른 응력을 인가하는 제 2 응력 인가층을 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  20. 제 19항에 있어서,
    상기 제 2 응력 인가층을 형성하는 공정의 후에, 상기 제 1 응력 인가층의 윗면과 상기 제 2 응력 인가층의 윗면이 같은 높이가 되도록 적어도 상기 제 1 응력 인가층 또는 상기 제 2 응력 인가층의 윗면부터 연마 처리하는 공정을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  21. 제 19항에 있어서,
    상기 채널 형성 영역을 갖는 반도체 기판으로서 상기 채널 형성 영역이 상기 반도체 기판의 평탄한 영역에 형성된 반도체 기판을 사용하여, 상기 전계효과 트랜지스터로서 플레이너형의 전계효과 트랜지스터를 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  22. 제 19항에 있어서,
    상기 채널 형성 영역을 갖는 반도체 기판으로서 상기 채널 형성 영역이 상기 반도체 기판의 주면으로부터 돌출한 볼록형상의 반도체 영역으로 이용하여, 상기 전계효과 트랜지스터로서 핀형의 전계효과 트랜지스터를 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  23. 전계 효과 트랜지스터가 형성된 반도체 장치를 제조하는 방법에 있어서,
    채널 형성 영역을 갖는 반도체 기판의 상기 채널 형성 영역에서 상기 반도체 기판상에 더미 게이트 절연막을 형성하는 공정과,
    상기 더미 게이트 절연막의 상층에 더미 게이트 전극을 형성하는 공정과,
    상기 더미 게이트 전극의 상층에 오프셋막을 형성하는 공정과,
    상기 더미 게이트 전극 및 상기 오프셋막의 양측부에서의 상기 반도체 기판의 표층부에 소스/드레인 영역을 형성하는 공정과,
    적어도 상기 오프셋막의 영역을 제외하고, 상기 소스/드레인 영역의 상층에 형성된 상기 채널 형성 영역에 응력을 인가하는 제 2 응력 인가층을 형성하는 공정과,
    상기 오프셋막, 상기 더미 게이트 전극 및 상기 더미 게이트 절연막을 제거하고, 게이트 전극용 홈을 형성하는 공정과,
    상기 게이트 전극용 홈의 저면을 피복하여 게이트 절연막을 형성하는 공정과,
    상기 게이트 절연막의 상층에 상기 게이트 전극용 홈의 도중의 깊이까지의 게이트 전극을 형성하는 공정과,
    상기 게이트 전극의 상층에 상기 게이트 전극용 홈을 매입하여 상기 채널 형성 영역에 상기 제 1 인가층과 다른 응력을 인가하는 제 1 응력 인가층을 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  24. 제 23항에 있어서,
    상기 제 2 응력 인가층을 형성하는 공정의 후에, 상기 제 1 응력 인가층의 윗면과 상기 제 2 응력 인가층의 윗면이 같은 높이가 되도록 적어도 상기 제 1 응력 인가층 또는 상기 제 2 응력 인가층의 윗면부터 연마 처리하는 공정을 또한 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
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