TW201209965A - Semiconductor device and manufacturing method thereof - Google Patents

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Satoru Mayuzumi
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201209965 六、發明說明： 【發明所屬之技術領域】 本發明係關於一種半導體裝置及一種其製造方法，且特 定而言係關於一種包含一金屬-絕緣體（氧化物）-半導體場 效應電晶體之半導體裝置及一種其製造方法。 【先前技術】 一金屬-氧化物（絕緣體）-半導體場效應電晶體（MOSFET 或MISFET，在下文中通常稱為MOSFET)係一半導體裝置 之一基本元件。 隨著半導體裝置之小型化及高度整合的繼續進行， MOSFET之小型化進一步推進。 其中一 η通道MOSFET(下文中亦稱為NTr)及一 p通道 MOSFET(下文中亦稱為PTr)包含於相同基板上之一結構通 常稱為一 CMOS(互補M0S)電路。 由於電力消耗低且易於小型化及高度整合以及可高速操 作，因此將CMOS電路廣泛地用作具有諸多LSI之一裝置。 近年來在半導體積體電路中，藉由使用一應力施加層來 施加應力至一電晶體之一通道形成區而增加載流子遷移率 之一技術有效地用於改良包含於該電路中之電晶體之驅動 效能。 另外，已知其中通道形成區之形狀具有一縛之形狀之一 鰭型MOSFET。除鰭型以外，具有形成於一半導體基板上 之一相關技術結構之MOSFET稱為一平面型。 鰭型MOSFET具有其中鰭型通道形成區係由雙閘電極或 155759.doc 201209965 一閘電極夾在當中之一結構，此可實現完全空乏且可改良 短通道特性及次臨限特性。 在新近的半導體裝置中，在蝕刻之後閘電極之形狀及閘 極長度發生變化，如同該閘極長度之減小。為改良以上問 題’閘電極材料正變得愈來愈薄。 因此，如在JP-A-2002-198368(專利文件1)中，在其中配 置應力施加層以覆蓋閘電極之一結構中，隨著閘電極變得 愈來愈薄’在往將應力施加層平坦化。 另一方面，據稱，當平坦化因閘電極或圖案化而失敗時 應力施加層具有將應力定位至通道形成區之一效應。 因此，隨著閘電極材料正變得愈來愈薄，欲自應力施加 層加加至通道形成區之應力減小，因此，改良電晶體之驅 動效能之效應減小。 圖3 1係根據一相關技術實例之一平面型m〇sfet之一剖 視圖。 舉例而言’在由一矽基板及諸如此類製成之一半導體基 板110上形成一閘極絕緣膜120。 在閘極絕緣膜120上方形成由多晶矽及諸如此類製成之 一閘電極121。 在閘電極121之兩個側處形成由氮化矽及諸如此類製成 之一第一側壁絕緣膜122及一第二側壁絕緣膜123。 舉例而言’在半導體基板110之一表面層部分上閘電極 121之兩個側處形成在閘電極121下延伸之一延伸區1U。 另外，一源極/汲極區112經形成而在第二側壁絕緣膜 155759.doc 201209965 123之兩個側處連接至半導體基板110之該表面層部分上之 延伸區111。 在閘電極1 2 1之表面上，形成一高熔點金屬矽化物層124 (諸如由NiSi製成）》亦在源極/汲極區112之表面上，形成 一高熔點金屬矽化物層113。 MOSFET係以上文所闡述之方式形成。 舉例而言’形成由氮化矽及諸如此類製成之一應力施加 層130以覆蓋MOSFET之整個表面。 在應力施加層130上方形成由氧化石夕及諸如此類製成之 一層間絕緣膜13 1。 在上文之結構中，應力施加層130具有在閘電極121(第 二侧壁膜123配置於其兩個側處）之側處彎曲之一形狀。 將應力在閘電極12 1之一端部分之附近處施加至半導體 基板110之内部且由於上文之形狀而改良載流子遷移率。 然而’當將閘電極121製作得較薄時，應力施加層13〇之 彎曲度減小且將應力施加層13 〇平坦化。 因此，欲在閘電極121之該端部分之附近處施加至半導 體基板110之内部之應力減小。 在 JP-A-2006-13303(專利文件 2)及 jp_A-2006-517060(專 利文件3)中所記錄之具有雙閘電極或三閘電極之鰭型 MOSFET中’未實現藉由應用應力施加層而進行之載流子 遷移率之改良。 田以與圖31中所示之平面型m〇sfet相同之方式將應力 靶加層應用於上文之鰭型m〇sfet以覆蓋該閘電極時，隨 155759.doc 201209965 著以與上文相同t方式將閘電極製作得較薄而存在欲施加 至該鰭型通道之應力減小之一問題。 藉由使用壓電係數依據以下表達式⑴得出由於應力施 加所致之載流子遷移率之變化。 此處，μχχ表示應力施加之後的載流子遷移率且…表示應 力施加之前的載流子遷移率^ Sxx、Syy及Szz分別表示施加 至一閘極長度方向（縱向方向）L、一閘極寬度方向（橫向方 向）T及垂直於基板之一方向（垂直方向）v之應力。玎丨、巧 及Πν分別表示閘極長度方向（縱向方向）L、閘極寬度方向 (橫向方向）T及垂直於基板之方向（垂直方向）V之壓電係 數。 圖32及圖33分別係展示在平面型MOSFET及鰭型 MOSFET之通道形成區中之應力方向之示意性透視圖。 在圖32中，一閘電極g透過一未展示之閘極絕緣膜形成 於一半導體基板SUB上，且一源極/汲極區SD係形成於半 導體基板SUB之一表面層部分上閘電極g之兩個側處。 在圖3 3中’一閘電極g經形成而透過一未展示之閘極絕 緣膜覆蓋一鰭型半導體區F之一上表面及側表面S，且一源 極/沒極區SD經形成而在閘電極g之兩個側處連結至鰭型半 導體區F。
表 1 及表 2表示 S_ E. Thompson 等人之「1111丨&(^1-?1>〇〇635-Induced Strained-Si: Extending the CMOS Roadmap」（IEEE 155759.doc 201209965 會刊，Electron. Device，第 53卷，第 1010頁（2006))(非專 利文件2)及 M. Saitoh等人之「Three-Dimensional Stress Engineering inFinFFTs for Mobility/On-Current Enhancement and Gate Current Reduction」（Symp· On VLSI，第 18 頁 (2008))(非專利文件3)中所記錄之平面型MOSFET及鰭型 MOSFET之各另丨J壓電係數。 表1 平面方向/通道方向 (100)/<110> (100)/<100> αι〇ν<ιι〇> NTr 縱向 0.355 0.386 橫向 0.145 0.187 _ 垂直 -0.270 鱗 • PTr 縱向 -0.717 -0.091 -0.273 橫向 0.338 0.062 0.051 垂直 0.200 - 0.258 表2 側表面部分虚夕平而古向 (100) (110) -1.2 NTr 縱向 -56.1 橫向 " 1 50.1 -15.2 垂直 0.4 44.7 PTr 縱向 -45.2 45.0 橫向 -25.6 -23.8 垂直 57.6 -10.1 自表1及表2發現’根據通道類型、平面方向及通道方 向，正負號在卬與!^之間不同。 此意味者當施加不同應力至閘極長度方向（縱向方向）L 及垂直於基板之方向（垂直方向）V時改良載流子遷移率之 155759.doc
S 201209965 效應增加。 【發明内容】 根據上文，與相關技術實例相比較，期望藉由調整欲施 加至通道形成區之應力組合而改良載流子遷移率。 本發明之一貫施例係針對一種具有一場效應電晶體之半 導體裝置，該半導體裝置包含：一半導體基板，其包含一 通道形成區；一閘極絕緣膜，其形成於該半導體基板上之 該通道形成區處；一閘電極，其形成於該閘極絕緣膜上 方；一第一應力施加層，其形成於該閘電極上方且施加應 力至该通道形成區；一源極/沒極區，其形成於該半導體 基板之一表面層部分上該閘電極及該第一應力施加層之兩 個側處，及一第二應力施加層’其形成於該源極/汲極區 上方除該第一應力施加層之至少一區以外之一區中且施加 不同於該第一應力施加層之應力至該通道形成區。 在根據本發明之該實施例之該半導體裝置中，該閘極絕 緣膜係形成於具有該通道形成區之該半導體基板上，該閘 電極係形成於該閘極絕緣膜上方且施加應力至該通道形成 區之該第一應力施加層係形成於該閘電極上方。該源極/ 没極區係形成於該半導體基板之該表面層部分上該閘電極 及該第一應力施加層之兩個側處。施加不同於該第一應力 施加層之應力之該第二應力施加層舜形成於該源極/汲極 區上方除該第一應力施加層之至少該區以外之該區中。 本發明之另一實施例係針對一種其中形成有一場效應電 晶體之一半導體裝置之製造方法，該方法包含：在包含一 155759.doc • 9- 201209965 通道形成區之一半導體基板上該半導體基板之該通道形成 區處形成一閘極絕緣膜；在該閘極絕緣膜上方形成一閘電 極’在該閘電極上方形成施加應力至該通道形成區之一第 一應力施加層；在該半導體基板之一表面層部分上該閘電 極及該第一應力施加層之兩個側處形成一源極/汲極區； 在该源極/沒極區上方除該第一應力施加層之至少一區以 外之一區中形成施加不同於該第一應力施加層之應力至該 通道形成區之一第二應力施加層。 在根據該實施例之該半導體裝置之該製造方法_，在具 有該通道形成區之該半導體基板上該半導體基板之該通道 形成區處形成該閘極絕緣膜。 接下來，在該閘極絕緣膜上方形成該閘電極及在該閘電 極上方形成施加應力至該通道形成區之該第一應力施加 層。 接下來，在該半導體基板之該表面層部分上該閘電極及 該第一應力施加層之兩個側處形成該源極/汲極區。 接下來，在該源極/汲極區上方除該第一應力施加層之 至少該區以外之區中形成施加不同於該第一應力施加層之 應力至該通道形成區之該第二應力施加層。 本發明之又一實施例係針對一種其中形成有一場效應電 晶體之一半導體裝置之製造方法，其包含：在包含一通道 开y成區之半導體基板上該半導體基板之該通道形成區處 形成一虛設閘極絕緣膜；在該虛設閘極絕緣膜上方形成一 虛設閑電極’·在該虛設閘電極上方形成—偏移膜；在該半 155759.doc 201209965 導體基板之一表面層部分處該虛設閘電極及該偏移膜之兩 個側處形成一源極/汲極區；在該源極/汲極區上方除該偏 移膜之至少一區以外之一區中形成施加應力至該通道形成 區之一第二應力施加層；藉由移除該偏移膜、該虛設閘電 極及該虛設閘極絕緣膜來形成用於一閘電極之一溝槽；藉 由覆蓋用於該閘電極之該溝槽之一底表面來形成一閘極絕 緣臈；在該閘極絕緣膜上方以接近用於該閘電極之該溝槽 之深度之中間之一高度形成一閘電極；及在該閘電極上方 藉由填充用於閘電極之該溝槽來形成施加不同於該第一施 加層之應力至該通道形成區之一第一應力施加層。 在根據本發明之該實施例之該製造方法中，在具有通道 形成區之半導體基板上該半導體基板之該通道形成區處形 成虛設閘極絕緣膜。 接下來，在該虛設閘極絕緣膜上方形成虛設閘電極及在 該虛設閘電極上方形成該偏移膜。 接下來，在该半導體基板之表面層部分上該虛設閘電極 及該偏移膜之兩個側處形成源極/汲極區。 接下來’在該源極/汲極區上方除該偏移膜之至少該區 以外之區中形成施加應力至該通道形成區之第二應力施加 層。 接下來，藉由移除該偏移膜、該虛設閘電極及該虛設閘 極絕緣膜來形成用於該閘電極之溝槽。 接下來，藉由覆蓋用於閘電極之溝槽之底表面來形成閘 極絕緣膜，且在該閘極絕緣膜上方以接近用於閘電極之溝 155759.doc -11- 201209965 槽之深度之中間之高度形成閘電極。 接下來，在該閘電極上方藉由填充用於該閘電極之該溝 槽來形成施加不同於該第一施加層之應力至該通道形成區 之第一應力施加層。 以上文之方式形成該場效應電晶體。 與相關技術實例相比較’根據本發明之該實施例之半導 體裝置可藉由調整欲由該第一及第二應力施加層施加之應 力組合而改良載流子遷移率。 與相關技術實例相比較，根據本發明之該實施例之半導 體裝置之製造方法可藉由調整欲藉由形成該第一及第二應 力施加層來施加之應力組合而改良載流子遷移率。 【實施方式】 在下文中，將參考各圖式闡釋根據本發明之實施例之一 種半導體裝置及一種其製造方法。 將按以下次序來進行闡釋。 1.第實施例（其中一閘極係以一先問極（料^ 加）製卷 形成於一平面型MOSFET中之結構） 2:第：實施例(其中一閘極係以一後閘極(抑製程 形成於該平面型MOSFET中之結構） >文實例（其中對一整個閘電極執行高溶點金屬石夕 化之結構） 4.第二修改實例(其中對該整個問電極執行高溶點金屬石夕 化之結構） 之 5·第三實施例（其中閉電極包含於一歸型咖中 I55759.doc
S -12- 201209965 鰭型半導體區之兩個平面處之結構） 6·第四實施例（其中閘電極包含於一鰭型MOSFET中之該 鰭型半導體區之三個平面處之結構） <1·第一實施例> [一半導體裝置之結構] 圖1係根據該實施例之一半導體裝置之一示意性剖視 圖。 舉例而言’在由一矽基板及諸如此類製成之一半導體基 板10上形成一閘極絕緣膜2〇。 在閘極絕緣膜20上方形成由多晶矽及諸如此類製成之一 閘電極21。 在閘電極21上方形成一第一應力施加層22。 在閘電極21及第一應力施加層22之兩個側處形成由氮化 矽及諸如此類製成之一第一側壁絕緣膜24及一第二側壁膜 25 ° 舉例而5，在半導體基板10之一表面層部分上閘電極21 及第一應力施加層2 2之兩個側處形成在閘電極2丨下面延伸 之一延伸區12。 — 另外，一源極/沒極區13經形成而在第二側壁絕緣膜25 之兩個側處連結至半導體基板丨〇之該表面層部分上之延伸 區12。 在源極/沒極13之表面上’形成一离校赴入a 风间浴點金屬矽化物層 14 〇 MOSFET係以上文所闡述之方式形成。 155759.doc -13- 201209965 形成由氮化矽及諸如此類製成之一第二應力施加層26以 在除第一應力施加層22之形成區以外之一區中覆蓋 MOSFET。更具體而言，第二應力施加層26並非形成於第 一應力施加層22上面之區上，且第二應力施加層26係形成 於第一應力施加層22及閘電極21之兩個侧處。 舉例而言’在第二應力施加26上方形成一未展示之由氧 化石夕及諸如此類製成之層間絕緣膜，打通相對於閘電極21 及源極/汲極區13之接觸孔，埋入接觸插塞以連接至一上 導線。 在上文之結構中，第一應力施加層22係形成於閘電極21 上方。第一應力施加層22施加應力至一通道形成區。 另一方面，第二應力施加層26係形成於源極/汲極區13 上方除第一應力施加層22之至少該區以外之區中。 第二應力施加層26施加不同於第一應力施加層22之應力 之應力至通道形成區。 在包含延伸區12及源極/汲極區13之部分或全部之一區 中，形成由SiC、SiGe或諸如此類製成之一第三應力施加 層11。第三應力施加層11施加應力至該通道形成區。 舉例而言’使用一矽（Si)基板作為半導體基板10。 可使用所謂高介電常數（高-k)膜（諸如具有約1 nm至3 nm 之一厚度的氧化铪（Hf〇2)、氧化鋁铪（HfAl〇2)、氧化碎給 (HfSiO)、氧化钽（Ta205)、氧化|g(Al2〇3)及氧化錯（zr〇2)) 作為閘極絕緣膜20。另外’可使用氧化矽（Si〇2)、氧氮化 石夕（SiON)及諸如此類。此外，可堆疊各別膜。
155759.doc . I4. S 201209965 可使用具有30 nm至100 nm之一厚度的一多晶石夕層、一 金屬層及一金屬化合物層作為閘電極21 » 可使用氮化鈦（TiN)、鈦（Ti)、矽化鈦（TiSi)、鎳（Ni)、矽 化鎳（NiSi)、姶（Hf)、矽化铪（HfSi)、鎢（W)、鈕（Ta)、石夕 化鈕（TaSi)、氮化矽鈕（TaSiN)、鈷（Co)、矽化鈷（CoSi)、 釕（Ru)、銦（In)及諸如此類作為金屬層或金屬化合物層。 可堆疊此等膜用於調整一臨限電壓或一電阻值。 亦可能藉由在上文之金屬層或金屬化合物層上堆疊氧化 鋁（A10)、氧化鑭（LaO)或諸如此類來調整該臨限電壓。此 外’上文之金屬層或金屬化合物層可根據通道類型而施加 應力。 舉例而言’可使用氮化矽作為第一應力施加層22，以具 有約30 nm至100 nm之一膜厚度。在^[丁1·之情形下可使用具 有約2.0 GPa之壓應力之一膜，在PTr之情形下可使用具有 約1.5 GPa之張應力之一膜。 亦較佳地，在第一應力施加層22上面或下面堆疊不同於 第一應力施加層22之一絕緣膜，儘管該實施例中未闡述。 可分別以一單個層或一堆疊層來使用氧化矽膜、氮化矽 膜及諸如此類作為第一側壁絕緣膜24及第二側壁絕緣膜 25。此等膜經形成而分別具有（舉例而言）約2 nrn至1 〇 nm 及20 nm至60 nm之厚度。 另外’用於一導線絕緣膜及諸如此類之所謂低介電常數 (低k)膜可用於減小閘極電容。 針對半導體基板1〇之通道形成區及延伸區12，在 155759.doc -15· 201209965 情形下分別植入一 p型雜質及一 n型雜質，而在ΡΤγ之情形 下分別植入一 η型雜質及一 ρ型雜質。 舉例而言，磷（Ρ)、砷（As)或諸如此類用作η型雜質。可 使用硼（Β) '氟化硼（BF2)、銦（Ιη)或諸如此類作為ρ型雜 質。 ·” 在某些情形下亦較佳地，將具有不同於延伸區丨）之導電 類型之一雜質植入得比延伸區12更深。在此情形下，沿深 度方向之延伸區12之一雜質分佈可更明顯。 將具有與延伸區12相同之導電類型之一雜質應用於源 極/沒極區1 3。 在該實施例中，延伸區12及源極/汲極區13之部分或全 部係形成於第三應力施加層丨丨中，然而，亦可應用其中不 形成第三應力施加層1 1之一結構。 第三應力施加層11係由碳（C)、鍺（Ge)或諸如此類與矽之 一化合物製成，其經形成而具有約30 ^爪至丨⑽nm之一厚 度。可根據期望施加至半導體基板10之通道形成區之應力 而調整碳含量及錯含量。 尚溶點金屬矽化物層14係由（舉例而言）Ti、c〇、犯及Pt 或此等材料之化合物製成以具有約2〇 nrn至70 nm之一厚 度。 形成第二應力施加層26以覆蓋第二側壁絕緣膜25及高熔 點金屬矽化物層14，該第二應力施加層26具有在第—應力 施加層22及第二側壁絕緣膜25之兩端處被切割之一形狀。 第二應力施加層26係由（舉例而言）氮化矽製成以具有約 • 16 - 155759.doc
S 201209965 80 nm至200 nm之一膜厚度，且在>^之情形下使用具有約 1.6 GPa之張應力之一膜且在PTr之情形下使用具有約2〇 GPa之壓應力之一膜。 如上文所闡述，第一應力施加層22係形成於閘電極21 上’且除第一應力施加層22之區以外的半導體基板1〇上之 區覆蓋有第二應力施加層26。根據該結構，第二應力施加 層26具有在閘極之端部分處被切割之一形狀。 第一應力施加層22及第二應力施加層26使用具有不同應 力之材料。 根據D. Kosemura等人之「Characterization of Strain for High Performance M〇SFETs」（SSDM，第 39〇 頁，（2〇〇7)) (非專利文件l) ’據稱’當應力施加層被切掉時，應力定位 於已被切掉之該應力施加層之端部分處之半導體基板上。 在該實施例中’第二應力施加層26在閘極之端部分處被 切割’因此’可將應力高效地施加至該閘極之該等端部分 處之通道形成區。 當閑電極變得愈來愈薄時’可藉由調整第一應力施加層 22之膜厚度來增加第二應力施加層26之膜厚度，因此，欲 自第二應力施加層26施加至通道形成區之應力未減輕。 在根據該實施例之半導體裝置中，藉由使用施加不同應 力至通道形成區之第一及第二應力施加層來調整欲施加之 應力組合’藉此與相關技術實例相比較改良載流子遷移 率〇 [半導體裝置之製造方法] 155759.doc 17 201209965 將參考圖2A至圖2C以及圖4A及圖4B闡釋根據該實施例 之半導體裝置之一製造方法。 首先，如圖2A中所示，舉例而言，閘極絕緣膜2〇、閘電 極21及第一應力施加層22堆疊於半導體基板1〇上。 接下來，藉由使用一光微影技術或一電子束微影技術來 形成一抗餘劑圖案且使用該抗蝕劑圖案作為一遮罩來執行 乾式蝕刻及諸如此類以藉此圖案化閘極絕緣膜2〇、閘電極 21及第一應力施加層22。 亦較佳地，在半導體基板中形成一元件隔離區且在形 成閘極絕緣膜20之前藉由藉助一離子植入方法植入一雜質 來形成一井區’儘管未清楚展示。 藉由使用所謂高介電常數（高_k)膜（諸如具有約丨11〇1至3 nm之一厚度的氧化铪（Hf〇2)、氧化鋁铪（HfAi〇2)、氧化矽 铪（HfSiO)、氧化鈕（Τ^2〇5)、氧化鋁及氧化錯 (Zr〇2))來形成閘極絕緣膜2〇。另外，可使用氧化石夕 (Si〇2)、氧氮化石夕（§i〇N)及諸如此類。此外，可堆疊各別 膜。可使用一熱氧化製程、一化學氣相沈積（CVD)方法、 一物理氣相沈積（PVD)方法及諸如此類作為形成該膜之一 方法。 可藉由使用（舉例而言）CVD方法、一 ALD(原子層沈積） 方法或PVD方法來將一多晶矽層、一金屬層或一金屬化合 物層沈積為具有約50 „„1至1〇〇 nm2 一厚度來形成閘電極 21 〇 可使用氮化鈦（TiN)、鈦（Ti)、矽化鈦（TiSi)、鎳（Ni)、矽 155759.doc
S •18- 201209965 化鎳（NiSi)、铪（Hf)、矽化姶（HfSi)、鎢（W)、钽（Ta)、矽 化钽（TaSi) '氮化矽钽（TaSiN)、鈷（Co)、矽化鈷（CoSi)、 釕（Ru)、銦（In)及諸如此類作為金屬層或金屬化合物層。 可堆疊此等膜用於調整一臨限電壓或一電阻值》亦可能 在上文之金屬層或金屬化合物層上堆疊氧化鋁（A10)、氧 化鑭（LaO)或諸如此類。此外，上文之金屬層或金屬化合 物層可根據通道類型而施加應力。 舉例而言，可使用氮化矽作為第一應力施加層22，以具 有約30 nm至100 nm之一膜厚度。在NTr之情形下可使用具 有約2.0 GPa之壓應力之一膜，且在PTr之情形下可使用具 有約1.5 GPa之張應力之一膜。 接下來，如圖2B中所示，在該基板之整個表面上形成一 絕緣膜且藉由一乾式蝕刻方法及諸如此類對其進行凹部蝕 刻，藉此僅在閘極絕緣膜20、閘電極21及第一應力施加層 22之側壁部分處形成一虛設側壁絕緣膜23。 藉助CVD方法及諸如此類藉由使用例如以下膜來形成虛 設側壁絕緣膜23而具有約50 nm至150 nm之一厚度：氣化 矽膜、氧化矽膜、TE0S膜（使用正矽酸乙酯作為一源氣體 之氧化矽膜）及NSG膜。 之後，藉由乾式蝕刻方法及諸如此類在整個表面上執行 凹部敍刻。此時，第一應力施加層22及虛設側壁絕緣膜23 之一所選比率相對於半導體基板1 〇增加’藉此選擇性地蚀 刻半導體基板10。 當元件隔離區形成時，期望相對於該元件隔離區之一材 155759.doc •19· 201209965 料之一所選比率儘可能高地增加。 根據上文之製程’在半導體基板1〇上形成約5〇 nm至100 nm之一凹槽。 之後，在已執行蝕刻之半導體基板1 0之區中選擇性地形 成第三應力施加層11。藉助一選擇性磊晶生長方法藉由 (舉例而言）在施加壓應力時使用矽鍺（SiGe)及在施加張應 力時使用碳化矽（SiC)形成第三應力施加層11而具有約5〇 nm至200 nm之一厚度。 此外，亦較佳地’植入一雜質以用於當形成第三應力施 加層11時形成源極/汲_極區。舉例而言，在NTr之情形下植 入一 η型雜質且在PTr之情形下植入一 p型雜質。 接下來，如圖2C中所示，藉由一濕式蝕刻方法移除虛設 側壁絕緣膜23。 接下來’在該基板之整個表面上形成一絕緣膜且藉由乾 式蝕刻方法及諸如此類對其進行凹部蝕刻，藉此僅在閘極 絕緣膜20、閘電極21及第一應力施加層22之側壁部分處形 成第一侧壁絕緣膜24。 藉助CVD方法及諸如此類藉由使用例如以下膜來形成第 —側壁絕緣膜24而具有約2 nm至10 nm之一厚度：氮化石夕 膜、氧化石夕膜、TEOS膜及NSG膜。之後，藉由乾式蝕刻 方法及諸如此類在整個表面上執行凹部姓刻。 在該實施例中，形成第一側壁絕緣膜24，然而，並非總 是需要形成該膜。亦較佳地，在無需移除時留下虛設側壁 絕緣膜23且將其用作第一側壁絕緣膜24。 155759.doc ，2〇.
S 201209965 之後，藉由離子植入方法來離子植入一雜質以藉此形成 延伸區12。 分別藉由在NTr之情形下植入n型雜質及在PTr之情形下 植入p型雜質來形成延伸區12。 亦車父佳地，將具有不同於延伸區12之導電類型之—雜質 植入得比延伸區12更深。在此情形下，沿深度方向之延伸 區12之一雜質分佈可更明顯。 接下來，如圖3A中所示，在該基板之整個表面上形成— 絕緣膜且藉由乾式蝕刻方法及諸如此類對其進行凹部蝕 刻，藉此僅在第一側壁絕緣膜24之側壁部分處形成第二側 壁絕緣膜25。 藉助CVD方法及諸如此類藉由使用例如以下膜來形成第 一側壁絕緣膜25而具有約20 nm至60 nm之一厚度：氣化石夕 膜、氧化矽膜、TEOS膜及NSG膜。之後，藉由乾式蝕刻 方法及诸如此類在整個表面上執行凹部钱刻。 在該實施例中，第二側壁絕緣膜25係形成為一單個層結 構，然而，亦較佳地，應用其中堆疊複數層之一結構。 之後，藉由離子植入方法來離子植入一雜質以藉此形成 源極/汲極區13。 藉由使用具有與延伸區12相同之導電類型之一雜質來形 成源極7沒極區13。 之後’藉由退火處理來活化植入至延伸區丨2及源極/沒 極區13中之雜質。舉例而言，藉由在約1〇〇〇艺至丨1 下 進行快速熱退火來執行此活化退火處理。 155759.doc 201209965 接下來’藉由一自對準多晶矽化製程技術在源極/汲極 區13之表面上形成高炼點金屬石夕化物層1 *。該膜係藉由使 用（舉例而言）Ti、Co、Ni及Pt或此等材料之化合物來形成 以具有約20 nm至70 nm之一厚度》 接下來，如圖3B中所示，藉由使用（舉例而言）CvD方法 來在該基板之整個表面上形成第二應力施加層26及一層間 絕緣膜27。 將使用（舉例而言）氮化矽之一膜形成為具有約2〇〇 nm至 300 nm之一厚度作為第二應力施加層26，該第二應力施加 層26根據通道類型具有約15 GPa至2.0 GPa之張應力或壓 應力。 舉例而言’可使用TE〇s膜或NSG膜作為層間絕緣膜 27。此外，亦較佳地，在某些情形下，僅形成第二應力施 加層26且不形成層間絕緣膜27。 接下來’如圖4A中所示，移除第二應力施加層26及層間 絕緣膜27以使得曝露第一應力施加層22之一上表面部分。 舉例而言’藉由一CMP(化學機械拋光）方法將此等膜拋光 以移除。 根據上文之處理’裝置具有其中在第一應力施加層22之 兩個側處切割第二應力施加層26之一結構。 可以上文所闡述之方式製造根據該實施例具有圖1中所 示之結構之半導體裝置。 作為隨後製程，在整個基板上沈積一第二層間絕緣膜 28，舉例而言，如圖4B中所示，打通到達源極/汲極區及 155759.doc
S •22· 201209965 閘電極之接觸孔CH且藉由埋入於該接觸孔〇11中形成插塞 29。視需要形成一上導線30。 在根據本發明之該實施例之半導體裝置之製造方法中， 藉由形&第一應力％加層A第二應力;^加層來調整欲施加 之應力組合，藉此與相關技術實例相比較改良載流子遷移 〇 <2 ·第二實施例> [一半導體裝置之結構] 圖5係根據該實施例之一半導體裝置之一示意性剖視 圖。 該裝置實質上具有與第一實施例相同之結構，但在以下 幾點不同。 移除根據第一實施例之半導體裝置中之閘極絕緣膜2〇、 閘電極21及第一應力施加層22且形成用於一閘電極之一溝 槽TR。將一閘極絕緣膜3丨、一閘電極32及一第一應力施加 層3 3嵌入於用於閘電極之溝槽tr内部。 閘極絕緣膜31經形成而覆蓋用於閘電極之溝槽TR之一 底表面及以接近該溝槽深度之中間之一高度覆蓋用於閘電 極之溝槽TR之一側表面。閘電極32經形成而具有對應於形 成於該溝槽中之閘極絕緣膜31之深度之高度。 在閘電極32上方形成第一應力施加層33以填滿用於閘電 極之溝槽TR。 在根據該實施例之半導體裝置中，藉由使用施加不同應 力至通道形成區之第一應力施加層及第二應力施加層來調 155759.doc -23· 201209965 整欲施加之應力組合，藉此與相關技術實例相比較改良載 流子遷移率。 [半導體裝置之製造方法] 將參考圖6A至圖6C及圖9八至9(：來闡釋根據該實施例之 半導體裝置之一製造方法。 首先，如圖6A中所示，在半導體基板丨〇上堆疊一虛設閘 極絕緣膜20a、一虛設閘電極2U及欲係一硬遮罩之—偏移 膜 22a。 接下來，藉由使用光微影技術或電子束微影技術來形成 一抗蝕劑圖案且使用該抗蝕劑圖案作為一遮罩來執行乾式 蝕刻以藉此圖案化虛設閘極絕緣膜2〇a、虛設閘電極2ia及 偏移膜22a。亦較佳地，藉由使用該抗蝕劑圖案作為一遮 罩來圖案化偏移膜22a及藉由使用偏移膜22a作為一硬遮罩 來圖案化虛設閘極絕緣膜2〇a及虛設閘電極2丨a。 進一步較佳地，在半導體基板1〇中形成一元件隔離區且 在形成虛設閘極絕緣膜2〇a之前藉由藉助一離子植入方法 植入一雜質來形成一井區，儘管未清楚展示。 舉例而。，可使用具有約1 nm至3 nm之一深度之氧化石夕 (Si〇2)、氧氮化矽（SiON)及諸如此類作為虛設閘極絕緣膜 2〇a。可使用熱氧化製程、化學氣相沈積（CVD)方法、物理 氣相沈積（PVD)方法及諸如此類作為形成該膜之一方法。 可藉由（舉例而言）使用CVD方法或PVD方法堆疊具有約 30 nm至100 nm之一厚度之一多晶矽層來形成虛設閘電極 21 a 〇 155759.doc •24- 201209965 舉例而言，藉助CVD方法藉由使用氧化石夕形成偏移膜 22a而具有約30 ηηι至1 00 nm之一厚度。 接下來，如圖6B中所示，在該基板之整個表面上形成一 絕緣膜且藉由乾式蝕刻方法及諸如此類對其進行凹部蝕 刻，藉此僅在虛設閘極絕緣膜2〇a、虛設閘電極2丨a及偏移 膜22a之側壁部分處形成虛設側壁絕緣膜23。 藉助CVD方法及諸如此類藉由使用例如以下膜來形成虛 ax側壁絕緣膜23而具有約5 0 nm至1 5 0 nm之一厚度：氮化 矽膜、氧化矽膜、TEOS膜（使用正矽酸乙酯作為一源氣體 之氧化矽膜）及NSG膜。 之後，藉由乾式蝕刻方法及諸如此類在整個表面上執行 凹部钮刻。此時，偏移膜22a及虛設側壁絕緣膜23之一所 選比率相對於半導體基板1〇增加，藉此選擇性地蝕刻半導 體基板10。 當元件隔離區形成時，期望相對於該元件隔離區之一材 料之一所選比率儘可能高地增加。 根據上文之製程，在半導體基板10上形成約50 11111至10() nm之一凹槽。 之後’在已執行蝕刻之半導體基板丨〇之區中選擇性地形 成第三應力施加層11。藉助一選擇性磊晶生長方法藉由 (舉例而言）在施加壓應力時使用矽鍺（SiGe)及在施加張應 力時使用碳化矽（Sic)形成第三應力施加層η而具有約50 nm至200 nm之一厚度。 此外’亦較佳地，植入一雜質以用於當形成第三應力施 155759.doc -25- 201209965 加層11時形成源極/沒極區。舉例而言，在NTr之情形下植 入一 η型雜質且在PTr之情形下植入一 p型雜質。 接下來，如圖6C中所示，藉由一濕式蝕刻方法移除虛設 側壁絕緣膜23。 接下來’在該基板之整個表面上形成一絕緣膜且藉由乾 式飯刻方法及諸如此類對其進行凹部蝕刻，藉此僅在虛設 閘極絕緣膜2 0 a、虛設閘電極21 a及偏移膜2 2 a之側壁部分 處形成第一側壁絕緣膜24。 藉助CVD方法及諸如此類藉由使用以下膜來形成第一側 壁絕緣膜24而具有約2 nm至10 nm之一厚度：氮化石夕膜、 氧化矽膜、TEOS膜及NSG膜。之後，藉由乾式蝕刻方法 及諸如此類在整個表面上執行凹部蝕刻。 在該實施例中’形成第一側壁絕緣膜24，然而，並非總 疋需要形成該膜。亦較佳地，在無需移除時留下虛設側壁 絕緣膜23且將其用作第一側壁絕緣膜24。 之後’藉由離子植入方法來離子植入一雜質以藉此形成 延伸區12。 分別藉由在NTr之情形下植入η型雜質及在PTr之情形下 植入P型雜質來形成延伸區12。 亦較佳地，將具有不同於延伸區丨2之導電類型之一雜質 植入得比延伸區12更深。在此情形下，沿深度方向之延伸 區12之雜質分佈可更明顯。 接下來’如在圖7A中所示，在該基板之整個表面上形成 絕緣膜且藉由乾式蝕刻方法及諸如此類對其進行凹部蝕 155759.doc
S •26- 201209965 刻’藉此僅在第一側壁絕緣膜24之側壁部分處形成第二側 壁絕緣膜25 » 藉助CVD方法及諸如此類藉由使用以下膜來形成第二側 壁絕緣膜25而具有約20 nm至60 nm之一厚度：氮化石夕膜、 氧化矽膜、TEOS膜及NSG膜。之後，藉由乾式蝕刻方法 及諸如此類在整個表面上執行凹部蝕刻。 在該實施例中’第二側壁絕緣膜25係形成為一單個層結 構’然而’亦較佳地，應用其中堆疊複數層之一結構。 之後’藉由離子植入方法來植入一雜質以藉此形成源 極/汲極區13。 藉由使用與延伸區12相同之雜質來形成源極/汲極區 13 ° 之後’藉由退火處理來活化植入至延伸區丨2及源極/沒 極區13中之雜質。舉例而言’藉由在約1〇〇〇至丨1〇〇它下 進行快速熱退火來執行此活化退火處理。 接下來’藉由自對準多晶矽化製程技術在源極/汲極區 13之表面上形成高熔點金屬矽化物層i 4。該膜係藉由使用 (舉例而言）Ti、Co、Ni及Pt或此等材料之化合物來形成以 具有約20 nm至70 nm之一厚度。 接下來，如圖7B中所示，藉由使用（舉例而言）CVD方法 來在5亥基板之整個表面上形成第二應力施加層％及一層間 絕緣膜27。 將使用（舉例而言）氮化矽之一膜形成為具有約200 nm至 〇 nm之厚度作為第二應力施加層26，該第二應力施加 155759.doc •27· 201209965 層26根據通道類型具有約15㈣至2〇弧之張應力或壓 應力。 舉例而。，可使用teos膜或NSG膜作為層間絕緣膜 27。此外’亦較佳地’在某些情形下，僅形成第二應力施 加層26且不形成層間絕緣膜27。 接下來，士口圖8A中所*，移除第二應力施加層％及層間 絕緣膜27以使得曝露偏移膜22a之一上表面部分。舉例而 έ ’藉由CMP(化學機械抛光）方法將此等膜抛光以移除。 根據上文之處理，裝置具有其中在偏移膜22a之兩個側 處切割第二應力施加層2 6之一結構。 接下來，如圖8B中所示，移除偏移膜22a、虛設閘電極 2 la及虛設閘極絕緣膜2〇a且形成用於閘電極之溝槽tr。 藉由使用（舉例而言）乾式蝕刻方法來選擇性地移除虛設 閘電極21 a。藉由使用（舉例而言）乾式蝕刻方法或濕式蝕刻 方法來選擇性地移除偏移膜22a及虛設閘極絕緣膜2〇a。 接下來，如圖8C中所示，將用於形成閘極絕緣膜3丨及閘 電極32之材料沈積於半導體基板1〇之整個表面上於用於閘 電極之溝槽TR内部。 此處，藉由使用所謂高介電常數（高_k)膜（諸如具有約1 nm至3 nm之一厚度的氧化铪（Hf〇2)、氧化鋁铪（HfA1〇2)、 氧化矽姶（HfSiO)、氧化鈕（Ta2〇5) '氧化鋁（a12〇3)及氧化 L (Zr〇2))來形成閘極絕緣膜3 1。另外，可使用氧化石夕 (Si〇2)、氧氮化矽（SiON)及諸如此類。此外，可堆疊各別 膜。可使用ALD方法、CVD方法及諸如此類作為形成該膜 155759.doc -28 - 201209965 之一方法。 可藉由使用（舉例而言）CVD方法、ALD(原子層沈積）方 法或PVD方法來將一多晶矽層、一金屬層或一金屬化合物 層堆疊成具有約50 nm至1〇〇 nm之一厚度來形成閘電極 32 ° 可使用氮化鈦（TiN)、鈦（Ti)、矽化鈦（TiSi)、鎳（Ni)、矽 化鎳（NiSi)、姶（Hf)、矽化铪（HfSi)、鎢（W)、鈕（Ta)、矽 化鈕（TaSi)、氮化矽钽（TasiN)、鈷（Co)、矽化鈷（CoSi)、 釕（Ru)、銦（In)及諸如此類作為金屬層或金屬化合物層。 可使用ALD方法、PVD方法及諸如此類作為形成該膜之一 方法。 可堆疊此等膜用於調整臨限電壓或電阻值。亦可能在上 文之金屬層或金屬化合物層上堆疊氧化鋁（A1〇)、氧化鑭 (LaO)或諸如此類。此外，上文之金屬層或金屬化合物層 可根據通道類型而施加應力。 如圖9A中所示，藉由使用CMP方法及乾式蝕刻方法來移
除用於第二應力施加層26上面之閘極絕緣膜3丨及閘電極W 之材料。 根據該製程，僅在用於閘電極之溝槽TR内部留下閘極 絕緣膜3 1及閘電極3 2。 接下來，如圖9B中所示，將在用於閘電極之溝槽丁r内 部之閘極絕緣膜3 1及閘電極3 2選擇性地移除以呈約用於閘 電極之溝槽TR之深度之一半之高度。 甲 此時扁要增加第二應力施加層26、第一側壁絕緣膜 155759.doc -29- 201209965 第一側壁絕緣膜2 5與閘極絕緣膜3 1、閘電極3 2之間的 所選比率。 接下來，如圖9C中所示，沈積第一應力施加層33以覆蓋 用於閘電極之溝槽TR内部之閘電極32與第二應力施加層26 之上部分。 將使用（舉例而言）氮化矽之一膜形成為具有約50 nm至 150 nm之一厚度作為第一施加層33，該第一施加層33根據 通道類型具有約丨.5 GPa至2〇 GPa之張應力或壓應力。該 膜施加不同於第二應力施加層26之一應力。 接下來’藉由使用CMP方法來移除第二應力施加層26上 之第一應力施加層3 3。 需要根據欲形成之電晶體特性及欲施加至半導體基板之 應力來調整該實施例中所展示之各別材料之膜厚度及應 力’因此’其並不限於上文。 以上文所闡述之方式可形成根據該實施例之具有圖5中 所示之結構之半導體裝置。 儘管在移除該虛設閘極絕緣膜之後以上文之製造方法形 成一新閘極絕緣膜，但並不限於此且可直接使用該虛設閘 極絕緣膜而無需移除。 作為隨後製程，在整個基板上沈積第二層間絕緣膜，打 通到達源極/沒極區及間電極之接觸孔且藉由埋入於該等 接觸孔中形成插塞。.視需要形成上導線。 在根據本發明之該實施例之半導體裝置之製造方法中， 藉由形成第一應力施加層及第二應力施加層來調整欲施加 •30· 155759.doc
S 201209965 之應力組合，藉此與相關枯俶趣彻如1± 關筏術只例相比較改良載流子遷移 率。 <3.第一修改實例> 一半導體裝置之—示意性剖視 圖10係根據該修改實例之 圖0 該裝置實質上具有與該第二實施例相同之結構，但在閘 電極包含完全由-高熔點金屬矽化物製成之—間電極32s 之一點不同。 作為根據該修改實例之半導體裝置之—製造方法，在以 與該第二實施例相同之方式形成該裝置之後對電極32執行 矽化直至圖9B之製程完成為止。 隨後製程可以與該第二實施例相同之方式執行。 <4.第二修改實例〉 圖11係根據該修改實例之一半導體裝置之一示意性剖視 圖。 該装置實質上具有與該第二實施例相同之結構，但在閘 電極包含完全由一高熔點金屬矽化物製成之一閘電極21s 之一點不同。 作為根據該修改實例之半導體裝置之一製造方法，在以 與該第二實施例相同之方式形成該裝置之後移除偏移膜 22a且對虛設閘電極執行矽化直至圖8A之製程完成為止。 將已對其執行矽化之所得虛設閘電極21 a直接用作閘電 極。將虛設閘極絕緣膜直接用作閘極絕緣膜。 隨後製程可以與該第二實施例相同之方式執行。 155759.doc -31 - 201209965 <5.第三實施例> [一半導體裝置之結構] 圖12 A係根據該實施例之一半導體裝置之一平面圖，圖 12B係沿圖12 A中之A-A'所截取之一示意性剖視圖且圖丨2c 係沿圖12A中之Β·Β·所截取之一示意性剖視圖。 在一半導體基板40上形成一埋入式絕緣膜41。在埋入式 絕緣膜41上方形成具有一鰭型通道形成區之一半導體區42 及一硬遮罩43。 舉例而言’半導體基板40係一矽基板且藉由使用具有約 50 nm至100 nm之一厚度的氧化矽來形成埋入式絕緣膜 41 〇 藉由使用具有約30 nm至80 nm之一厚度的石夕及具有5〇 nm之一厚度的氮化石夕來形成鰭型半導體區42及硬遮罩43。 韓型半導體區42係自半導體基板40之一主表面凸出之一 凸面半導體區，其中該通道形成區係形成於半導體區42 上。 在此情形下，鰭型半導體區42係形成於埋入式絕緣膜4 i 上，然而，亦較佳地，應用其中不形成埋入式絕緣膜41且 半導體基板40直接連接至鰭型半導體區42之一結構。 形成一閘極絕緣臈45及一閘電極46以覆蓋埋入式絕緣膜 41、鰭型半導體區42及硬遮罩43。 藉由使用所謂高介電常數（高_k)膜（諸如具有約1 11111至3 nm之一厚度的氧化铪（Hf〇2)、氧化鋁铪（HfAi〇2)、氧化矽 給（HfSiO)、氧化纽、氧化鋁⑷㈣及氧化鍅 155759.doc
S -32· 201209965 (Zr〇2))來形成閘極絕緣膜45 ^另外可使用氧化矽 (Si〇2)、氧氮化矽（Si0N)及諸如此類。此外，可堆疊各別 膜。 該裝置具有其中鰭型通道形成區係由一雙閘電極夾於當 中之一結構。 藉由使用（舉例而言）一多晶矽層、一金屬層及一金屬化 合物層來形成閘電極46。 可使用氮化鈦（TiN)、鈦（Ti)、矽化鈦（TiSi)、鎳（Ni)、矽 化鎳（NiSi)、铪（Hf)、矽化铪（HfSi)、鎢（w)、鈕（Ta)、矽 化鈕（TaSi)、氮化石夕鈕（TaSiN)、銘（c〇)、矽化銘（c〇Si)、 釕（Ru)、銦（ln)及諸如此類作為金屬層或金屬化合物層。 可堆疊此等膜用於調整臨限電壓或電阻值。 可在上文之金屬層或金屬化合物層上堆疊氧化铭 (A10)、氧化鑭（La〇)或諸如此類。此外，上文之金屬層或 金屬化合物層可根據通道類型而施加應力。 存在於未形成鰭型半導體區42之一區中之埋入式絕緣膜 41之一上表面經形成而比鰭型半導體區42之一底表面低。 因此，縛型半導體區42之側壁表面完全由閘極絕緣膜45 及閘電極46覆蓋。 在閘電極46之頂部上形成一第一應力施加層47。舉例而 吕’使用具有約30 nm至1 〇〇 nm之一膜厚度的氮化石夕作為 第一應力施加層47。根據鰭型M0SFET之通道類型可使用 具有約1.0 GPa之壓應力或約1.5 GPa之張應力之一膜。 在閘極絕緣膜45、閘電極46及第一應力施加層47之側壁 155759.doc •33· 201209965 部分處形成側壁絕緣膜50、5 1。 舉例而言可以一單個層或藉由堆疊複數層來使用氧化 矽膜、氮化矽膜及諸如此類作為側壁絕緣膜5〇、51，該等 膜經形成而具有約20 nm至100 nm之厚度。 另外’用於導線絕緣膜及諸如此類之所謂低介電常數 (低k)膜可用於減小閘極電容。 在側壁絕緣膜50、51之側表面上形成一第二應力施加層 54且第二應力施加層54之一上表面部分係處於與第一應力 施加層47之一上表面部分相同之高度。 另外’第一應力施加層5 4係在側壁絕緣膜5 〇之兩個端處 分離。更具體而言’第二應力施加層54並非形成於第一廡 力施加層47之一上區域上，且第二應力施加層54係形成於 第一應力施加層47及閘電極46之兩個側處。 根據該實施例之半導體裝置之MOSFET係，韓型 MOSFET。 在根據該實施例之半導體裝置中，藉由使用施加不同應 力至通道形成區之第一應力施加層及第二應力施加層來調 整欲施加之應力組合，藉此與相關技術實例相比較改良載 流子遷移率。 [半導體裝置之製造方法] 將參考圖13A至圖13C以及圖21A至圖21C來闡釋根據該 實施例之半導體裝置之一製造方法。 圖13A係展示根據該實施例之半導體裝置之製造方法中 之一製造製程之一平面圖，圖13B係沿圖13A中之A-A'所 155759.doc -34- 201209965 截取之一示意性剖視圖且圖丨3C係沿圖丨3A中之b_b，所截取 之一示意性剖視圖。 在具有半導體基板40、埋入式絕緣膜41及半導體區42之 三層結構之一 soi(絕緣體上矽）基板上沈積硬遮罩43。之 後，藉由使用光微影技術或電子束微影技術來形成一抗蝕 劑膜44 » 接下來，藉助乾式蝕刻方法及諸如此類藉由使用抗蝕劑 膜44作為一遮罩來執行蝕刻以對硬遮罩们執行圖案蝕刻。 此時，舉例而言，將矽基板用作半導體基板4〇且將具有 約50 11„1至100 nm之一厚度的氧化矽用作埋入式絕緣膜 41 〇 另外，將具有30 nm至80 nm之一厚度的一矽層用作半導 體區42。舉例而言，使用具有約5〇 nm之一膜厚度的氮化 石夕作為硬遮罩43。 圖14A係展示繼圖13A至圖13C中所示之製程之後的一製 程之一平面圖，圖14B係沿圖14A中之A-A，所截取之一示 意性剖視圖且圖14C係沿圖14A中之B-B，所截取之一示意性 剖視圖。 在移除抗蝕劑膜44之後，藉助乾式蝕刻處理藉由使用硬 遮罩43來蝕刻半導體區42。 此時，同時亦蝕刻埋入式絕緣膜41之部分以藉此形成其 中埋入式絕緣膜41在鰭型半導體區42之端部分處凹入之一 結構。 根據上文，鰭型半導體區42具有自半導體基板4〇之主表 155759.doc -35· 201209965 面凸出之一凸面形狀。 儘管在該實施例中鰭型半導體區42係藉由使用s〇i基板 來形成’但存在不使用SOI基板之一方法。舉例而言，在 半導體基板40上形成硬遮罩43及抗蝕劑膜44，且直接形成 該鰭型半導體區。在半導體基板40之整個表面上沈積一絕 緣膜（諸如，氧化矽），其中膜厚度與硬遮罩43之上表面相 同或比硬遮罩43之上表面高。之後，藉由使用CMP方法來 移除該絕緣膜到達硬遮罩43之上表面，然後藉由使用乾式 餘刻方法來對該絕緣膜進行選擇性蝕刻，藉此僅在半導體 基板40上未形成鰭型半導體區之一區中形成該氧化矽膜。 圖15A係展示繼圖14A至圖14C中所示之製程之後的一製 程之一平面圖，圖15B係沿圖15A中之A-A，所截取之一示 意性剖視圖且圖1 5C係沿圖15A中之B-B，所截取之一示意性 剖視圖。 在半導體基板40之整個表面上沈積閘極絕緣膜45及閘電 極46 〇 此處，藉由使用所謂高介電常數（高-k)膜（諸如具有約i nm至3 nm之一厚度的氧化铪（Hf〇2)、氧化鋁給（HfAi〇2)、 氧化矽銓（HfSiO)、氧化鈕（Τ&2〇5)、氧化鋁（Al2〇3)及氧化 錯（Zr〇2))來形成閘極絕緣膜45。另外，可使用氧化石夕 (Si〇2)、氧氮化矽（Si〇N)及諸如此類。此外，可堆疊各別 膜。可使用ALD方法、CVD方法及諸如此類作為形成該膜 之一方法。 藉助使用CVD方法、ALD方法及PVD方法藉由沈積（舉例 155759.doc
S • 36 · 201209965 而言）具有約50 nm至100 nm之一厚度的一石夕層、一金屬層 或一金屬化合物層來形成閘電極4 6。 可使用氮化鈦（TiN)、鈦（Ti)、矽化鈦（TiSi)、鎳（Ni)、矽 化鎳（NiSi)、給（Hf)、矽化铪（HfSi).、鎢（W)、钽（Ta)、矽 化钽（TaSi)、氮化矽钽（TaSiN)、鈷（Co)、矽化鈷（CoSi)、 釕（Ru)、銦（In)及諸如此類作為金屬層或金屬化合物層。 可使用ALD方法、PVD方法及諸如此類作為形成該膜之一 方法。 可堆疊此等膜用於調整一臨限電壓或一電阻值。亦可能 在上文之金屬層或金屬化合物層上堆疊氧化鋁（A10)、氧 化鑭（LaO)或諸如此類。此外，上文之金屬層或金屬化合 物層可根據通道類型而施加應力。 圖16A係展示繼圖15A至圖15C中所示之製程之後的一製 程之一平面圖，圖16B係沿圖16A中之A-A，所截取之一示 意性剖視圖且圖16C係沿圖16A中之B-B1所截取之一示意性 剖視圖。 自閘電極46之上表面執行CMP處理以將閘電極46處理為 具有一既定膜厚度。 接下來，在閘電極46上形成第一應力施加層47，然後， 藉由使用光微影技術或電子束微影技術來形成一抗蝕劑膜 48 ° 諸如乾式蝕刻方法等蝕刻處理係藉由乾式蝕刻方法等使 用抗蝕劑膜48作為一遮罩，以藉此蝕刻第一應力施加 4Ί。 155759.doc •37· 201209965 此處，舉例而言，可使用具有約30 nm至100 nm之一膜 厚度的氮化石夕作為第一應力施加層47 » 根據鰭型MOSFET之通道類型可使用具有約2.〇 GPa之壓 應力或約1.5 GPa之張應力之一膜。 圖1 7A係展示繼圖16A至圖16C中所示之製程之後的一製 程之一平面圖，圖17B係沿圖17A中之A-A，所截取之一示 意性剖視圖且圖1 7C係沿圖17A中之B-B，所截取之一示意性 剖視圖。 在移除抗钮劑膜48之後’藉助乾式蝕刻方法藉由使用第 一應力施加層47作為一遮罩來對閘電極46及閘極絕緣膜45 執行钮刻處理。 亦較佳地’留下抗蝕劑膜48且使用該膜作為用於對第一 應力施加詹47、閘電極46及閘極絕緣膜45之蝕刻之一遮 罩。 圖18A係展示繼圖PA至圖17C中所示之製程之後的一製 程之一平面圖，圖18B係沿圖18A中之A_A，所截取之一示 意性剖視圖且圖丨8C係沿圖〖8A中之B_B，所截取之一示意性 剖視圖。 藉由使用一離子植入方法在鰭型半導體區42内形成一延 伸區49。 針對延伸區49，在NTr之情形下植入一 n型雜質且在PTr 之情形下植入一p型雜質。 此外，亦較佳地，在某些情形下，將具有不同於延伸區 49之導電類型之_雜質植入得比延伸區更深。在此情形 155759.doc
•38· S 201209965 下’沿深度方向之延伸區49之一雜質分佈可更明顯。 圖19A係展示繼圖ΙδΑ至圖18C中所示之製程之後的一製 程之一平面圖，圖19Β係沿圖19 Α中之Α-Α'所截取之一示 意性剖視圖且圖19C係沿圖19A中之B-B'所截取之一示意性 剖視圖。 在半導體基板之整個表面上形成一絕緣膜之後，藉由使 用乾式蝕刻方法來執行凹部蝕刻以藉此在閘極絕緣膜45、 閘電極46及第一應力施加層47之側壁處形成側壁絕緣膜 50、51 ° 可藉助CVD方法及諸如此類藉由使用以下膜來形成側壁 絕緣膜50、51而具有約20 nm至100 nm之厚度：氮化石夕 膜、TEOS膜、NSG膜及氧化矽膜。 在該實施例中側壁絕緣膜50、5 1分別形成為單個層，然 而’其可藉由堆疊複數層來形成。 之後’以到達埋入式絕緣膜41之上表面之附近之一深度 來形成一源極/汲極區5 2以藉由使用離子植入方法來連接 至延伸區49。 藉由使用與延伸區49相同類型之雜質來形成源極/汲極 區5 2 〇 之後，藉由退火來活化植入至延伸區49及源極/汲極區 52中之雜質。藉由（舉例而言）在約1000°C至11001下之快 速熱退火來執行活化退火處理。 接下來，藉由使用自對準多晶矽化製程技術來在源極/ 汲極區52之表面上形成一高熔點金屬矽化物層53。該膜係 155759.doc •39· 201209965 藉由使用（舉例而言）Ti、c〇、Ni&Pt或此等材料之化合物 來形成以具有約20 nm至70 nm之一厚度。 圖20A係展示繼圖19A至圖19C中所示之製程之後的一製 程之一平面圖，圖20B係沿圖20A中之A-A，所截取之一示 意性剖視圖且圖20C係沿圖20A中之B-B，所截取之一示意性 剖視圖。 藉由（舉例而言）CVD方法在該基板之整個表面上形成第 二應力施加層54。藉由使用（舉例而言）氮化矽形成第二應 力施加層54而具有約200 nm至300 nm之一厚度，該第二麻 力施加層54根據.罐型MOSFET之通道類型具有約1 5 GPa至 2.0 GPa之張應力或壓應力。 形成具有不同於第一應力施加層47之應力之膜。 圖21A係展示繼圖2〇A至圖20C中所示之製程之後的一製 程之一平面圖，圖21B係沿圖21A中之A-A'所截取之一示 意性剖視圖且圖2 1C係沿圖21A中之B-B，所截取之一示意性 剖視圖。 、 藉由（舉例而言）CMP方法來將第二應力施加層54移除以 使得曝露第一應力施加層47之上表面部分》 根據上文之製程，該裝置具有其中第二應力施加層54在 第一應力施加層47之兩個側處被切割之一結構。 可以上文所闡述之方式製造根據該實施例之具有圖12A 至圖12C中所示之結構的半導體裝置。 作為隨後製程，在整個基板上沈積一層間絕緣膜，打通 到達源極/汲極區及閘電極之接觸孔且藉由埋入於該等接 155759.doc
S -40- 201209965 觸孔中形成插塞。視需要形成上導線。 在根據本發明之該實施例之半導體裝置之製造方法中， 藉由形成第-應力施加層及第二應力施加層來調整欲施加 之應力組合，藉此與相關技術實例相比較改良載流子遷移 率。 <6.第四實施例> [一半導體裝置之結構] 圖22A係根據該實施例之一半導體裝置之一平面圖，圖 22B係沿圖22A中之A-A，所截取之_示意性刮視圖且圖22c 係沿圖22A中之B-B1所截取之一示意性剖視圖。 該裝置實質上具有與該第三實施例相同之結構，但在以 下幾點不同。 將該第三實施例之半導體裝置中之硬遮罩43移除。因 此’該鰭型膜形成區係由三閘電極夾在當中。 根據該實施例之半導體裝置之MOSFEET係鰭型 MOSFET。 在根據該實施例之半導體裝置中，藉由使用施加不同應 力至通道形成區之第一應力施加層及第二應力施加層來調 整欲施加之應力組合’藉此與相關技術實例相比較改良載 流子遷移率。 [半導體裝置之製造方法] 將參考圖23八至圖23(：以及圖30八至圖30(：來闡釋根據該 實施例之半導體裝置之一製造方法》 圖2 3 A係展不根據5亥貫施例之半導體裝置之製造方法中 155759.doc • 41· 201209965 之一製造製程之一平面圖，圖23B係沿圖23A中之A-A，所 截取之一示意性剖視圖且圖23C係沿圖23 A中之B-B，所截取 之一示意性剖視圖。 在具有半導體基板4〇、埋入式絕緣膜41及半導體區42之 三層結構之一 SOI(絕緣體上矽）基板上沈積硬遮罩43。之 後’藉由使用光微影技術或電子束微影技術來形成一抗蝕 劑膜44。 接下來’藉助乾式蝕刻方法及諸如此類藉由使用抗蝕劑 膜44作為一遮罩來執行蝕刻以對硬遮罩43執行圖案蝕刻。 此時’舉例而言，將矽基板用作半導體基板4〇且將具有 約50 nm至1 〇〇 nm之一厚度的氧化矽用作埋入式絕緣膜 41 〇 另外’將具有30 nm至80 nm之一厚度的一石夕層用作半導 體區42。舉例而言，使用具有約5〇 nm之一膜厚度的氮化 矽作為硬遮罩43。 圖24A係展示繼圖23A至圖23C中所示之製程之後的一製 程之一平面圖，圖24B係沿圖24A中之A_A,所截取之一示 意性剖視圖且圖24C係沿圖24A中之B-B，所截取之一示意性 剖視圖。 在移除抗蝕劑膜44之後，藉助乾式蝕刻處理藉由使用硬 遮罩43來蝕刻半導體區42。 此時，同時蝕刻埋入式絕緣膜41之部分以藉此形成其中 埋入式絕緣膜4丨在鰭型半導體區42之端部分處凹入之一結 構。 155759.doc •42- 201209965 根據上文’鰭型半導體區42具有自半導體基板40之主表 面凸出之一凸面形狀。 另外’藉由乾式蝕刻處理或濕式蝕刻處理來蝕刻硬遮罩 43 ° 圖25A係展示繼圖MA至圖24C中所示之製程之後的一製 程之一平面圖，圖25B係沿圖25A中之A-A，所截取之一示 意性剖視圖且圖25C係沿圖25A中之B-B，所截取之一示意性 剖視圖。 在半導體基板40之整個表面上沈積閘極絕緣膜45及閘電 極46 〇 圖26A係展示繼圖25A至圖25C中所示之製程之後的一製 程之一平面圖’圖26B係沿圖26A中之A-A，所截取之一示 意性剖視圖且圖26C係沿圖26A中之B-B'所截取之一示意性 剖視圖。 自閘電極46之上表面對閘電極46執行CMP處理以具有一 既定厚度。 接下來，當在閘電極46上形成第一應力施加層47之後， 藉由光微影技術或電子束微影技術來形成抗蝕劑膜48。 藉由執行蝕刻處理（諸如使用抗蝕劑膜48作為一遮罩之 乾式姓刻方法）來姓刻第一應力施加層47。 圖27A係展示繼圖26A至圖26C中所示之製程之後的一製 程之一平面圖，圖27B係沿圖27A中之A-A，所截取之一示 意性剖視圖且圖27(:係沿圖27A中之B-B’所截取之一示意性 剖視圖。 I55759.doc -43· 201209965 在移除抗银劑膜4 8之後，藉助乾式餘刻方法及諸如此類 藉由使用第一應力施加層4 7作為一遮罩來執行蝕刻處理以 對閘電極46及閘極絕緣膜45執行蝕刻。 圖28A係展示繼圖27A至圖27C中所示之製程之後的一製 程之一平面圖’圖28B係沿圖28A中之A-A'所截取之一示 意性剖視圖且圖28C係沿圖28A中之B-B，所截取之一示意性 剖視圖。 藉由使用離子植入方法在鰭型半導體區42中形成一延伸 區49 »接下來，在閘極絕緣膜45、閘電極46及第一應力施 加層47之側壁處形成側壁絕緣膜5〇、51。 之後，以到達埋入式絕緣膜41之上表面之附近之一深度 來形成源極/汲極區52以藉由使用離子植入方法來連接至 延伸區49。 接下來，藉由使用自對準多晶矽化製程技術來在源極/ 没極區52之表面上形成一高熔點金屬矽化物層53。 圖29A係展示繼圖28A至圖28C中所示之製程之後的一製 程之一平面圖’圖29B係沿圖29A中之A-A，所截取之一示 意性剖視圖且圖29(:係沿圖29A中之B-B，所截取之一示意性 剖視圖。 藉由使用（舉例而言）CVD方法在該整個基板上形成一第 二應力施加層54。 圖3〇A係展示繼圖μα至圖29C中所示之製程之後的一製 程之一平面圖’圖30B係沿圖3〇A中之A_A，所截取之一示 意性剖視圖且圖30C係沿圖30A中之B-B，所截取之一示意性 155759.doc -44· 201209965 剖視圖。 藉由使用（舉例而言）CMP方法來將第二應力施加層54移 除以使得曝露第一應力施加層47之上表面部分。 根據上文之製程，該裝置具有其中第二應力施加層54在 第應力施加層4 7之兩個側處被切割之一結構。 可以上文所闡述之方式製造根據該實施例之具有圖22 A 至圖22C中所示之結構的半導體裝置。 作為隨後製程，在整個基板上沈積一層間絕緣膜，打通 到達源極/汲極區及閘電極之接觸孔且藉由埋入於該等接 觸孔中形成插塞。視需要形成上導線。 在根據本發明之該實施例之半導體裝置之製造方法中， 藉由形成第一應力施加層及第二應力施加層來調整欲施加 之應力組合，藉此與相關技術實例相比較改良載流子遷移 率。 在根據該等實施例之半導體裝置及其製造方法中，在閘 電極上配置第一應力施加層且在該半導體基板上並未形成 該閘電極及該第一應力施加層之一區中形成第二應力施加 層。 根據上文，該裝置具有其中該第二應力施加層在該閘電 極之兩個端處被切割之結構。因此，可將應力有效地施加 至該閘極之端部分處之該半導體基板。 另外，由於該裝置具有其中第二應力施加層被切掉之結 構’因此即使當將閘電極材料製作得愈來愈薄時，亦可藉 由調整第一應力施加層之膜厚度來增加第二應力施加層之 I55759.doc -45- 201209965 膜厚度。因此，避免欲自該第二應力施加層施加至通道形 成區之應力減輕。 另外’該第一應力施加層及該第二應力施加層使用具有 不同應力之材料，藉此沿該閘電極之閘極長度方向及沿垂 直於該基板之方向施加不同應力。 根據上文之結構，可根據FET結構、通道類型、基板之 平面方向及通道方向執行最佳應力施加，因此，可增加改 良載流子遷移率之效應。 本發明並不限於上文之說明。 舉例而言，在上文之實施例中闡釋包含NTr或PTr之半導 體裝置，然而，並不限於此，且該技術可應用於具有該兩 個電晶體之一 CMOS結構。 在不背離本發明之要旨之範疇内可發生其他各種修改。 本申請案含有與於2010年8月9曰在曰本專利局提出申請 之曰本優先專利申請案JP 2010-178976中所揭示之標的物 相關之標的物，該申請案之全部内容以引用之方式特此併 入本文中。 熟習此項技術者應理解，可端視設計需求及其他因素而 發生各種修改、組合、子組合及變更，只要其在隨附申請 專利範圍或其等效内容之範®壽内。 【圖式簡單說明】 圖1係根據本發明之一第一實施例之一半導體裝置之一 示意性刮視圖； 圖2A至圖2C係展示根據本發明之該第一實施例之一半 155759.doc -46· 201209965 導體裝置之一製造方法中之製造製程之示意性剖視圖； 圖3A及圖3B係展示根據本發明之該第一實施例之該半 導體裝置之該製造方法中之製造製程之示意性剖視圖； 圖4A及圖4B係展示根據本發明之該第一實施例之該半 導體裝置之該製造方法中之製造製程之示意性剖視圖； 圖5係根據本發明之一第二實施例之一半導體裝置之一 示意性剖視圖； 圖6A至圖6C係展示根據本發明之該第二實施例之一修 改實例之一半導體裝置之一製造方法中之製造製程之示意 性剖視圖； 圖7A及圖7B係根據本發明之該第二實施例之修改實例 之該半導體裝置之該製造方法中之製造製程之示意性剖視 圖； 圖8A至圖8C係展示根據本發明之該第二實施例之該半 導體裝置之該製造方法中之製造製程之示意性剖視圖； 圖9A至圖9C係根據本發明之該第二實施例之該半導體 裝置之該製造方法中之製造製程之示意性剖視圖； 圖1〇係根據本發明之一第一修改實例之一半導體裝置之 一示意性剖視圖； 圖11係根據本發明之一第二修改實例之一半導體裝置之 一示意性剖視圖； 圖12A係根據本發明之一第三實施例之一半導體裝置之 一平面圖’圖12B係沿圖12 A中之A-A'所截取之一示意性 剖視圖且圖12C係沿圖12A中之B-B，所戴取之一示意性剖視 155759.doc -47- 201209965 圖； 圖13 A係展示根據本發明之該第三實施例之該半導體裝 置之一製造方法中之一製造製程之一平面圖，圖13B係沿 圖13A中之A-A7斤戴取之一示意性剖視圖且圖13C係沿圖 13A中之B-B'所截取之一示意性剖視圖； 圖14A係根據本發明之該第三實施例之該半導體裝置之 該製造方法之一製造製程之一平面圖，圖14B係沿圖14A 中之A-A'所截取之一示意性剖視圖且圖HC係沿圖14A中 之B-B'所截取之一示意性剖視圖； 圖1 5 A係展示根據本發明之該第三實施例之該半導體裝 置之該製造方法中之一製造製程之一平面圖，圖15B係沿 圖15A中之A-A'所截取之一示意性剖視圖且圖15C係沿圖 1 5A中之B-B'所截取之一示意性剖視圖； 圖16A係展示根據本發明之該第三實施例之該半導體裝 置之該製造方法中之一製造製程之一平面圖，圖16B係沿 圖16A中之A-A'所截取之一示意性剖視圖且圖16C係沿圖 16A中之B-B'所截取之一示意性剖視圖； 圖17A係展示根據本發明之該第三實施例之該半導體裝 置之該製造方法中之一製造製程之一平面圖，圖17B係沿 圖17A中之A-A7斤截取之一示意性剖視圖且圖17C係沿圖 17A中之B-B'所截取之一示意性剖視圖； 圖1 8 A係展示根據本發明之該第三實施例之該半導體裝 置之該製造方法中之一製造製程之一平面圖，圖18B係沿 圖18A中之A-A'所截取之一示意性剖視圖且圖18C係沿圖 -48 - 155759.doc
S 201209965 18A中之B-B’所截取之一示意性剖視圖； 圖19 A係展示根據本發明之該第三實施例之該半導體裝 置之該製造方法中之一製造製程之一平面圖，圖丨9B係沿 圖19A中之A-A·所截取之一示意性剖視圖且圖19C係沿圖 19A中之B-B·所戴取之一示意性剖視圖； 圖20A係展示根據本發明之該第三實施例之該半導體裝 置之該製造方法中之一製造製程之一平面圖，圖2〇B係沿 圖20A中之A-A’所截取之一示意性剖視圖且圖2〇c係沿圖 20A中之B-B’所截取之一示意性剖視圖； 圖21A係展示根據本發明之該第三實施例之該半導體裝 置之該製造方法中之一製造製程之一平面圖，圖21B係沿 圖21A中之A-A·所截取之一示意性剖視圖且圖21C係沿圖 21A中之B-B'所截取之一示意性剖視圖·， 圖22A係根據本發明之一第四實施例之一半導體裝置之 一平面圖，圖22B係沿圖22A中之A-A’所截取之一示意性 剖視圖且圖22C係沿圖22A中之B-B，所截取之一示意性剖視 圖； 圖23 A係展示根據本發明之該第三實施例之該半導體裝 置之一製造方法中之一製造製程之一平面圖，圖23B係沿 圖23A中之A-A'所截取之一示意性剖視圖且圖23C係沿圖 23A中之B-B'所截取之一示意性剖視圖； 圖24A係展示根據本發明之該第三實施例之該半導體裝 置之該製造方法中之一製造製程之一平面圖，圖24B係沿 圖24A中之A-A’所截取之一示意性剖視圖且圖24C係沿圖 155759.doc -49- 201209965 24A中之B-B’所截取之一示意性剖視圖； 圖25 A係展示根據本發明之該第三實施例之該半導體裝 置之該製造方法中之一製造製程之一平面圖，圖25B係沿 圖25A中之A-A'所截取之一示意性剖視圖且圖25C係沿圖 25A中之B-B'所截取之一示意性剖視圖； 圖26A係展示根據本發明之該第三實施例之該半導體裝 置之該製造方法中之一製造製程之一平面圖，圖26B係沿 圖26A中之A-A'所截取之一示意性剖視圖且圖26C係沿圖 26A中之B-B'所截取之一示意性剖視圖； 圖27A係展示根據本發明之該第三實施例之該半導體裝 置之該製造方法中之一製造製程之一平面圖，圖27B係沿 圖27A中之A-A'所截取之一示意性剖視圖且圖27C係沿圖 27A中之B-B'所截取之一示意性剖視圖； 圖28A係展示根據本發明之該第三實施例之該半導體裝 置之該製造方法中之一製造製程之一平面圖，圖28B係沿 圖28A中之A-A'所截取之一示意性剖視圖且圖28C係沿圖 28A中之B-：^所截取之一示意性剖視圖； 圖29A係展示根據本發明之該第三實施例之該半導體裝 置之該製造方法中之一製造製程之一平面圖，圖29B係沿 圖29A中之A-A'所截取之一示意性剖視圖且圖29C係沿圖 29A中之B-B'所截取之一示意性剖視圖； 圖30A係展示根據本發明之該第三實施例之該半導體裝 置之該製造方法中之一製造製程之一平面圖，圖30B係沿 圖30A中之A-A'所截取之一示意性剖視圖且圖30C係沿圖 155759.doc -50- 201209965 30A中之B-B，所截取之一示意性剖視圖； 圖3 1係根據—相關技術實例之一平面型m〇SFET之一剖 視圖； 圖32係展示該平面型M〇SFETi —通道形成區中之應力 之一方向之示意性透視圖；且 圖33係展示-韓型M〇SFET之—通道形成區中之應力之 一方向之示意性透視圖。 【主要元件符號說明】 半導體基板 11 第三應力施加層 12 延伸區 13 源極/汲極區 14 高熔點金屬矽化物層 20 閘極絕緣膜 20a 虛設閘極絕緣膜 21 閘電極 21a 虛设閉電極 21S 間電極 22 第一應力施加層 22a 偏移膜 23 虛設側壁絕緣膜 24 第一側壁絕緣膜 25 第二側壁膜 26 第·一應力施加層 155759.doc -51- 201209965 27 28 29 30 31 32 32S 33 40 41 42 43 44 45 46 47 48 49 50 51 52 53 54 110 層間絕緣膜· 第二層間絕緣膜 插塞 上導線 閘極絕緣膜 閘電極 閘電極 第一應力施加層 半導體基板 埋入式絕緣膜 半導體區 硬遮罩 抗蝕劑膜 閘極絕緣膜 閘電極 第一應力施加層 抗蝕劑膜 延伸區 側壁絕緣膜 側壁絕緣膜 源極/ ;·及極區 高熔點金屬矽化物層 第二應力施加層 半導體基板 155759.doc -52- 201209965
111 112 113 120 121 122 123 124 130 131 CH F G S SD SUB TR 延伸區 源極/汲極區 高熔點金屬矽化物層 閘極絕緣膜 閘電極 第一側壁絕緣膜 第二側壁絕緣膜 高熔點金屬矽化物層 應力施加層 層間絕緣膜 接觸孔 鰭型半導體區 閘電極 側表面 源極/汲極區 半導體基板 用於閘電極之溝槽 155759.doc -53·

Claims (1)

  1. 201209965 七、申請專利範圍： 1. 一種包含一場效應電晶體之半導體裝置，其包括： 一半導體基板，其包含一通道形成區； 一閘極絕緣膜，其形成於該半導體基板上之該通道形 成區處； 閘電極，其形成於該閘極絕緣膜上方； 第一應力施加層，其形成於該閘電極上方且施加應 力至該通道形成區； 一源極/汲極區，其形成於該半導體基板之一表面層部 分上该閘電極及該第一應力施加層之兩個側處；及 一第二應力施加層，其形成於該源極/汲極區上方除該 第一應力施加層之至少一區以外之一區中且施加不同於 該第一應力施加層之應力至該通道形成區。 2. 如請求項1之半導體裝置， 其中該第一應力施加層之一上表面及該第二應力施加 層之一上表面經形成而處於相同高度。 3. 如請求項1之半導體裝置， 其中該通道形成區係形成於該半導體基板之一平坦區 處且 該場效應電晶體係一平面型場效應電晶體。. 4. 如請求項3之半導體裝置， 其中該第一應力施加層施加壓應力至該通道形成區且 該第二應力施加層施加張應力至該通道形成區。 5·如請求項4之半導體裝置， 155759.doc 201209965 其中該閘電極施加壓應力至該通道形成區。 6. 如請求項3之半導體裝置， 其中該第一應力施加層施加張應力至該通道形成區且 s亥第二應力施加層施加塵應力至該通道形成區。 7. 如請求項6之半導體裝置， 其中該閘電極施加張應力至該通道形成區。 8. 如請求項3之半導體裝置， 其中該第一應力施加層在該場效應電晶體係一 n通道 場效應電晶ft時係具有壓應力之一膜且在該場效應電晶 體係一 P型場效應電晶體時係具有張應力之一膜，且 該第二應力施加層在該場效應電晶體係該η通道場效 應電晶體時係具有張應力之—膜且在該場效應電晶體係 忒Ρ型場效應電晶體時係具有壓應力之一膜。 9·如請求項1之半導體裝置， 其中該通道形成區係形成於自該半導體基板之一主表 面凸出之一凸面半導體區處，且 該場效應電晶體係-轉型場效應電晶體。 10.如請求項9之半導體裝置， 其中該閘電極及該閘極绍络_帝& 蚀絕緣膜覆蓋該半導體區之兩個 相對側表面。 11 ·如請求項9之半導體裝置， 其中該閘電極及該閘極绍祕时话# 技、、色緣膜覆蓋該半導體區之兩個 相對側表面及一上表面。 12·如請求項9之半導體裝置， 155759.doc S 201209965 其中s亥弟一應力施加層施加壓應力至該通道形成區且 該第二應力施加層施加張應力至該通道形成區。 13. 14. 15. 16. 17. 18. 19. 如請求項12之半導體裝置， 其中該閘電極施加壓應力至該通道形成區。 如請求項9之半導體裝置， 其中該第一應力施加層施加張應力至該通道形成區且 該第二應力施加層施加壓應力至該通道形成區。 如請求項14之半導體裝置， 其中該閘電極施加張應力至該通道形成區。 如請求項9之半導體裝置， 其中該第一應力施加層在該場效應電晶體係一 η通道 場效應電晶體時係具有壓應力之一膜且在該場效應電晶 體係一Ρ型場效應電晶體時係具有張應力之一膜，且 5亥第二應力施加層在該場效應電晶體係該η通道場效 應電晶體時係具有張應力之一膜且在該場效應電晶體係 該Ρ型場效應電晶體時係具有壓應力之一膜。 如請求項9之半導體裝置， 中β亥半導體區經形成而透過一絕緣膜與該半導體基 板分離》 如請求項9之半導體裝置， 其中該半導體區經形成而連接至該半導體基板。 種/、中形成有一場效應電晶體之一半導體裝置之製造 方法’其包括： 在包含一通道形成區之一半導體基板上該半導體基板 155759.doc 201209965 之該通道形成區處形成一閘極絕緣膜； 在該閘極絕緣膜上方形成一閘電極； 在該閘電極上方形成施加應力至該通道形成區之一第 一應力施加層； 在該半導體基板之一表面層部分上該閘電極及該第一 應力施加層之兩個側處形成一源極/没極區；及 在5玄源極/汲極區上方除該第一應力施加層之至少一區 以外之一區中形成施加不同於該第一應力施加層之應力 至該通道形成區之一第二應力施加層。 20. 如請求項19之該半導體裝置之製造方法，其進一步包 括： 自至少該第一應力施加層或該第二應力施加層之一上 表面對其執行拋光處理以使得該第一應力施加層之該上 表面及該第二應力施加層之該上表面在該形成該第二應 力施加層之製程之後變為相同高度。 21. 如請求項19之該半導體裝置之製造方法， /、中It由使用其中S亥通道形成區形成於該半導體基板 之平坦區上之该半導體基板作為具有該通道形成區之 该半導體基板來形成一平面型場效應電晶體作為該場效 應電晶體。 22. 如請求項19之該半導體裝置之製造方法， 其中藉由使用其中該通道形成區自該半導體基板之一 主表面凸出之一凸面半導體區作為具有該通道形成區之 該半導體基板來形成一鰭型場效應電晶體作為該場效應 155759.doc S •4 201209965 電晶體。 23· —種其令形成有一場效應電晶體之一半導體裝置之製造 方法’其包括： 在包含一通道形成區之一半導體基板上該半導體基板 之该通道形成區處形成一虛設閘極絕緣膜； 在該虛設閘極絕緣膜上方形成一虛設閘電極； 在5亥虛設閘電極上方形成一偏移膜，· 在該半導體基板之一表面層部分處該虛設閘電極及該 偏移膜之兩個側處形成一源極/汲極區； 在該源極/汲極區上方除該偏移膜之至少一區以外之一 區中形成施加應力至該通道形成區之一第二應力施加 層； 藉由移除該偏移膜、該虛設閘電極及該虛設閘極絕緣 膜來形成用於一閘電極之一溝槽； 藉由覆蓋用於該閘電極之該溝槽之一底表面來形成— 閘極絕緣膜； 在該閘極絕緣膜上方以接近用於該閘電極之該溝槽之 深度之中間之一高度形成一閘電極；及 在該閘電極上方藉由填充用於閘電極之該溝槽來形成 施加不同於該第一施加層之應力至該通道形成區之一第 一應力施加層。 24.如請求項23之一半導體裝置之製造方法，其進一步包 括： 自至少該第一應力施加層或該第二應力施加層之一上 155759.doc 201209965 表面對其執行拋光處理以使 矣 &付第一應力施加層之該上 及該第二應力施加層之該上表面在該形成該第二應 力施加層之製程之後變為相同高度。 155759.doc -6 - S
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