CN102376766A - 半导体设备及其制造方法 - Google Patents

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Abstract

本发明提供了一种包括场效应晶体管的半导体设备及其制造方法。所述半导体设备包括：半导体基板，其包括沟道形成区域；栅极绝缘膜，其在半导体基板上形成为位于沟道形成区域处；栅电极，其形成在栅极绝缘膜的上方；第一应力施加层，其形成在栅电极的上方，并用于向沟道形成区域施加应力；源极/漏极区域，其形成在半导体基板的位于栅电极和第一应力施加层的两侧处的表面层部分上；及第二应力施加层，其在源极/漏极区域的上方形成为位于至少除第一应力施加层的区域之外的区域中，并用于向沟道形成区域施加不同于第一应力施加层所施加应力的应力。本发明通过调整施加到沟道形成区域的应力的组合，改善载流子迁移率。

Description

半导体设备及其制造方法
相关申请的交叉参考
本申请包含与2010年8月9日向日本专利局提交的日本在先专利申请JP 2010-178976的公开内容相关的主题，在这里将该在先申请的全部内容以引用的方式并入本文。
技术领域
本发明涉及半导体设备及其制造方法，尤其是涉及包括金属-绝缘体(氧化物)-半导体场效应晶体管的半导体设备及其制造方法。
背景技术
金属-氧化物(绝缘体)-半导体场效应晶体管(MOSFET或MISFET，下文中通常称作MOSFET)是半导体设备的基本元件。
随着半导体设备的小型化和高集成度的进行，MOSFET的小型化得到进一步发展。
在同一基板上包括n沟道MOSFET(下文中，也称作NTr)和p沟道MOSFET(下文中，也称作PNr)的结构通常称作CMOS(互补MOS)电路。
CMOS电路广泛地用作具有多个LSI的设备，这是因为CMOS电路功耗低，容易实现小型化和高集成度，并且能够高速操作。
在近年来的半导体集成电路中，通过使用应力施加层向晶体管的沟道形成区域施加应力来提高载流子迁移率的技术得到积极应用，以便改善半导体集成电路中所包含的晶体管的驱动性能。
另外，其沟道形成区域的形状是鳍形的鳍型(fin-type)MOSFET是众所周知的。除鳍型MOSFET之外，具有形成在半导体基板上的相关技术中的结构的MOSFET称作平面型MOSFET。
鳍型MOSFET具有如下结构，即，其鳍型沟道形成区域夹在双栅电极(double-gate electrode)或三栅电极(triple-gate electrode)之间，这能够实现全耗尽(full depletion)，并能够改善短沟道特性和子阈值特性。
在如今的半导体设备中，随着栅极长度的减小，蚀刻后的栅电极的形状和栅极长度发生变化。为了改善上述特性，将栅电极材料变薄。
因此，如在日本专利申请JP-A-2002-198368(专利文献1)所述的结构(即，应力施加层布置成覆盖栅电极)中，由于栅电极变薄，所以应力施加层往往被平坦化。
另一方面，据报道，如果由于栅电极或图案化损坏了平坦化，则应力施加层具有将应力集中到沟道形成区域的作用。
因此，随着栅电极材料变薄，通过应力施加层施加到沟道形成区域的应力变小。于是，降低了晶体管的驱动性能的改善效果。
图31是相关技术示例的平面型MOSFET的剖面图。
例如，在由硅基板等制成的半导体基板110上形成栅极绝缘膜120。
在栅极绝缘膜120的上方形成由多晶硅等制成的栅电极121。
在栅电极121的两侧上形成由氮化硅等制成的第一侧壁绝缘膜122和第二侧壁绝缘膜123。
例如，半导体基板110的位于栅电极121两侧的表面层部分上形成有延伸区域111，延伸区域111在栅电极121下方延伸。
另外，源极/漏极区域112形成为在半导体基板110的位于第二侧壁绝缘膜123两侧的表面层部分上连接到延伸区域111。
在栅电极121的表面上，形成由诸如NiSi等制成的高熔点金属硅化物层124。在源极/漏极区域112的表面上，也形成高熔点金属硅化物层113。
以上述方式形成了MOSFET。
例如，由氮化硅等制成的应力施加层130形成为覆盖MOSFET的整个表面。
在应力施加层130的上方形成由氧化硅等制成的层间绝缘膜131。
在上述结构中，应力施加层130的形状在栅电极121的布置有第二侧壁绝缘膜123的两侧处弯曲。
应力施加到半导体基板110内部中的邻近栅电极121端部的区域，由于上述形状的原因，增强了载流子迁移率。
然而，当栅电极121变薄时，降低了应力施加层130的弯曲度，从而应力施加层130被平坦化。
因此，降低了施加到半导体基板110内部中的邻近栅电极121端部的区域的应力。
在日本专利申请JP-A-2006-13303(专利文献2)和JP-A-2006-517060(专利文献3)所披露的具有双栅电极或三栅电极的鳍型MOSFET中，未能通过应用应力施加层实现载流子迁移率的改善。
如果以与图31所示的平面型MOSFET相同的方式将应力施加层以覆盖栅电极的形式应用到上述鳍型MOSFET，则在栅电极以上述相同的方式变薄时，出现施加到栅电极鳍型沟道的应力降低的问题。
通过使用压电系数(piezoelectric coefficient)的下述表达式(1)来表示载流子迁移率由于应力施加的原因而发生的变化。
μ xx μ 0 = 1 + π l S xx + π t S yy + π v S zz - - - ( 1 )
其中，μxx代表应力施加后的载流子迁移率，μ0代表应力施加之前的载流子迁移率。Sxx、Syy和Szz分别代表施加到栅极长度方向(纵向)L、栅极宽度方向(横向)T和与基板垂直的方向(垂直方向)V的应力。πl、πt和πv分别代表栅极长度方向(纵向)L、栅极宽度方向(横向)T和与基板垂直的方向(垂直方向)V上的压电系数。
图32和图33分别是表示平面型MOSFET和鳍型MOSFET的沟道形成区域中的应力方向的示意性立体图。
在图32中，隔着未图示的栅极绝缘膜在半导体基板SUB上形成栅电极G，在半导体基板SUB的位于栅电极G两侧的表面层部分上形成源极/漏极区域SD。
在图33中，隔着未图示的栅极绝缘膜，栅电极G形成为覆盖鳍型半导体区域F的上表面和侧表面S，源极/漏极区域SD形成为连接到位于栅电极G两侧的鳍型半导体区域F。
表1和表2表示S.E.Thompson等人的“Uniacial-Process-InducedStrained-Si：Extending the CMOS Roadmap”(IEEE Trans.Electron.Device，Vol.53，pp.1010(2006))(非专利文献2)和M.Saitoh等人的“Three-DimensionalStress Engineering inFinFFTs for Mobility/On-Current Enhancement and GateCurrent Reduction”(Symp.On VLSI，pp.18(2008))(非专利文献3)所披露的平面型MOSFET和鳍型MOSFET中的各个压电系数。
表1
Figure BDA0000080502750000041
表2
Figure BDA0000080502750000042
表1和表2表明，根据沟道类型、平面方向和沟道方向，πl和πv的符号是不同的。
这意味着，如果向栅极长度方向(纵向)L和与基板垂直的方向(垂直方向)V施加不同的应力，则提高了载流子迁移率的改善效果。
发明内容
鉴于以上内容，与相关技术中的示例相比，本发明旨在通过调整施加到沟道形成区域的应力的组合来改善载流子迁移率。
本发明的实施例提出了一种包括场效应晶体管的半导体设备，所述半导体设备包括：半导体基板，其包括沟道形成区域；栅极绝缘膜，其在半导体基板上形成为位于所述沟道形成区域处；栅电极，其形成在所述栅极绝缘膜的上方；第一应力施加层，其形成在所述栅电极的上方，并用于向所述沟道形成区域施加应力；源极/漏极区域，其形成在所述半导体基板的表面层部分上，该表面层部分位于所述栅电极和所述第一应力施加层的两侧处；及第二应力施加层，其在所述源极/漏极区域的上方形成为位于至少除所述第一应力施加层的区域之外的区域中，并用于向所述沟道形成区域施加不同于所述第一应力施加层所施加应力的应力。
在本发明的实施例的半导体设备中，所述栅极绝缘膜形成在具有所述沟道形成区域的所述半导体基板上，所述栅电极形成在所述栅极绝缘膜上方，向所述沟道形成区域施加应力的所述第一应力施加层形成在所述栅电极的上方。所述源极/漏极区域形成在所述半导体基板的位于所述栅电极和所述第一应力施加层的两侧的表面层部分上。与所述第一应力施加层向所述沟道形成区域施加不同应力的所述第二应力施加层在所述源极/漏极区域上方形成为位于至少除所述第一应力施加层的区域之外的区域中。
本发明的另一实施例提出了一种半导体设备的制造方法，所述半导体设备中形成有场效应晶体管，所述制造方法包括：在包括沟道形成区域的半导体基板上形成位于所述半导体基板的所述沟道形成区域的栅极绝缘膜；在所述栅极绝缘膜上方形成栅电极；在所述栅电极上方形成第一应力施加层，所述第一应力施加层向所述沟道形成区域施加应力；在所述半导体基板的位于所述栅电极和所述第一应力施加层的两侧处的表面层部分上形成源极/漏极区域；及在所述源极/漏极区域上方形成位于至少除所述第一应力施加层的区域之外的区域中的第二应力施加层，所述第二应力施加层与所述第一应力施加层向所述沟道形成区域施加不同的应力。
在本发明实施例的半导体设备的制造方法中，所述栅极绝缘膜在具有所述沟道形成区域的所述半导体基板上形成为位于所述半导体基板的所述沟道形成区域。
接下来，所述栅电极形成在所述栅极绝缘膜的上方，向所述沟道形成区域施加应力的所述第一应力施加层形成在所述栅电极的上方。
接下来，所述源极/漏极区域形成在所述半导体基板的位于所述栅电极和所述第一应力施加层的两侧的表面层部分上。
接下来，与所述第一应力施加层向所述沟道形成区域施加不同应力的所述第二应力施加层在所述源极/漏极区域上方形成为位于至少除所述第一应力施加层的区域之外的区域中。
本发明的又一实施例提供了一种半导体设备的制造方法，在所述半导体设备中形成有场效应晶体管，所述制造方法包括：在包括沟道形成区域的半导体基板上形成位于所述半导体基板的所述沟道形成区域的伪栅极绝缘膜；在所述伪栅极绝缘膜上方形成伪栅电极；在所述伪栅电极上方形成补偿膜；在所述半导体基板的位于所述伪栅电极和所述补偿膜的两侧的表面层部分处形成源极/漏极区域；在所述源极/漏极区域上方形成位于至少除所述补偿膜的区域之外的区域中的第二应力施加层，所述第二应力施加层向所述沟道形成区域施加应力；通过去除所述补偿膜、所述伪栅电极和所述伪栅极绝缘膜形成用于栅电极的沟槽；覆盖用于所述栅电极的所述沟槽的底表面来形成栅极绝缘膜；在所述栅极绝缘膜上方形成栅电极，所述栅电极的高度接近用于所述栅电极的所述沟槽的深度的一半；及通过在所述栅电极上方填充用于所述栅电极的所述沟槽形成第一应力施加层，所述第一应力施加层与所述第二应力施加层向所述沟道形成区域施加不同的应力。
在本发明实施例的制造方法中，所述伪栅极绝缘膜在具有所述沟道形成区域的所述半导体基板上形成为位于所述半导体基板的所述沟道形成区域。
接下来，所述伪栅电极形成在所述伪栅极绝缘膜上方，所述补偿膜形成在所述伪栅电极上方。
接下来，所述源极/漏极区域形成在所述半导体基板的位于所述伪栅电极和所述补偿膜的两侧的所述表面层部分上。
接下来，向所述沟道形成区域施加压力的所述第二应力施加层在所述源极/漏极区域上方形成为位于至少除所述补偿膜的区域之外的区域处。
接下来，去除所述补偿膜、所述伪栅电极和所述伪栅极绝缘膜，形成用于栅电极的所述沟槽。
接下来，所述栅极绝缘膜形成为覆盖用于栅电极的所述沟槽的底表面，所述栅电极形成在所述栅极绝缘膜上方，所述栅电极的高度接近用于栅电极的所述沟槽的深度的一半。
接下来，通过在所述栅电极的上方填充用于栅电极的所述沟槽形成与所述第二应力施加层向所述沟道形成区域施加不同应力的所述第一应力施加层。
以上述方式，形成了场效应晶体管。
本发明实施例的半导体设备与相关技术中的示例相比能够通过调整第一和第二应力施加层所施加的应力的组合改善载流子迁移率。
本发明实施例的半导体设备的制造方法与相关技术中的示例相比能够通过调整第一和第二应力施加层所施加的应力的组合改善载流子迁移率。
附图说明
图1是本发明的第一实施例的半导体设备的示意剖面图；
图2A～图2C是表示本发明的第一实施例的半导体设备的制造方法中的制造过程的示意剖面图；
图3A和图3B是表示本发明的第一实施例的半导体设备的制造方法中的制造过程的示意剖面图；
图4A和图4B是表示本发明的第一实施例的半导体设备的制造方法中的制造过程的示意剖面图；
图5是本发明的第二实施例的半导体设备的示意剖面图；
图6A～图6C是表示本发明的第二实施例的半导体设备的制造方法中的制造过程的示意剖面图；
图7A和图7B是表示本发明的第二实施例的半导体设备的制造方法中的制造过程的示意剖面图；
图8A～图8C是表示本发明的第二实施例的半导体设备的制造方法中的制造过程的示意剖面图；
图9A～图9C是表示本发明的第二实施例的半导体设备的制造方法中的制造过程的示意剖面图；
图10是本发明的第一变形例的半导体设备的示意剖面图；
图11是本发明的第二变形例的半导体设备的示意剖面图；
图12A是本发明的第三实施例的半导体设备的平面图，图12B是沿图12A中的A-A′的示意剖面图，图12C是沿图12A中的B-B′的示意剖面图；
图13A是表示本发明的第三实施例的半导体设备的制造方法中的制造过程的平面图，图13B是沿图13A中的A-A′的示意剖面图，图13C是沿图13A中的B-B′的示意剖面图；
图14A是表示本发明的第三实施例的半导体设备的制造方法中的制造过程的平面图，图14B是沿图14A中的A-A′的示意剖面图，图14C是沿图14A中的B-B′的示意剖面图；
图15A是表示本发明的第三实施例的半导体设备的制造方法中的制造过程的平面图，图15B是沿图15A中的A-A′的示意剖面图，图15C是沿图15A中的B-B′的示意剖面图；
图16A是表示本发明的第三实施例的半导体设备的制造方法中的制造过程的平面图，图16B是沿图16A中的A-A′的示意剖面图，图16C是沿图16A中的B-B′的示意剖面图；
图17A是表示本发明的第三实施例的半导体设备的制造方法中的制造过程的平面图，图17B是沿图17A中的A-A′的示意剖面图，图17C是沿图17A中的B-B′的示意剖面图；
图18A是表示本发明的第三实施例的半导体设备的制造方法中的制造过程的平面图，图18B是沿图18A中的A-A′的示意剖面图，图18C是沿图18A中的B-B′的示意剖面图；
图19A是表示本发明的第三实施例的半导体设备的制造方法中的制造过程的平面图，图19B是沿图19A中的A-A′的示意剖面图，图19C是沿图19A中的B-B′的示意剖面图；
图20A是表示本发明的第三实施例的半导体设备的制造方法中的制造过程的平面图，图20B是沿图20A中的A-A′的示意剖面图，图20C是沿图20A中的B-B′的示意剖面图；
图21A是表示本发明的第三实施例的半导体设备的制造方法中的制造过程的平面图，图21B是沿图21A中的A-A′的示意剖面图，图21C是沿图21A中的B-B′的示意剖面图；
图22A是表示本发明的第四实施例的半导体设备的平面图，图22B是沿图22A中的A-A′的示意剖面图，图22C是沿图22A中的B-B′的示意剖面图；
图23A是表示本发明的第四实施例的半导体设备的制造方法中的制造过程的平面图，图23B是沿图23A中的A-A′的示意剖面图，图23C是沿图23A中的B-B′的示意剖面图；
图24A是表示本发明的第四实施例的半导体设备的制造方法中的制造过程的平面图，图24B是沿图24A中的A-A′的示意剖面图，图24C是沿图20A中的B-B′的示意剖面图；
图25A是表示本发明的第四实施例的半导体设备的制造方法中的制造过程的平面图，图25B是沿图25A中的A-A′的示意剖面图，图25C是沿图25A中的B-B′的示意剖面图；
图26A是表示本发明的第四实施例的半导体设备的制造方法中的制造过程的平面图，图26B是沿图26A中的A-A′的示意剖面图，图26C是沿图26A中的B-B′的示意剖面图；
图27A是表示本发明的第四实施例的半导体设备的制造方法中的制造过程的平面图，图27B是沿图27A中的A-A′的示意剖面图，图27C是沿图27A中的B-B′的示意剖面图；
图28A是表示本发明的第四实施例的半导体设备的制造方法中的制造过程的平面图，图28B是沿图28A中的A-A′的示意剖面图，图28C是沿图20A中的B-B′的示意剖面图；
图29A是表示本发明的第四实施例的半导体设备的制造方法中的制造过程的平面图，图29B是沿图29A中的A-A′的示意剖面图，图29C是沿图29A中的B-B′的示意剖面图；
图30A是表示本发明的第四实施例的半导体设备的制造方法中的制造过程的平面图，图30B是沿图30A中的A-A′的示意剖面图，图30C是沿图30A中的B-B′的示意剖面图；
图31是相关技术中的示例的平面型MOSFET的剖面图；
图32是表示平面型MOSFET的沟道形成区域中的应力方向的示意立体图；及
图33是表示鳍型MOSFET的沟道形成区域中的应力方向的示意立体图。
具体实施方式
在下文中，将参照附图说明本发明的实施例的半导体设备及其制造方法。
将依照下述顺序进行说明。
1.第一实施例(在平面型MOSFET中在栅极先形成过程中形成栅极的结构)
2.第二实施例(在平面型MOSFET中在栅极后形成过程中形成栅极的结构)
3.第一变形例(对整个栅电极进行高熔点金属硅化的结构)
4.第二变形例(对整个栅电极进行高熔点金属硅化的结构)
5.第三实施例(在鳍型MOSFET的鳍型半导体区域的两个平面处包括栅电极的结构)
6.第四实施例(在鳍型MOSFET的鳍型半导体区域的三个平面处包括栅电极的结构)
1.第一实施例
半导体设备的结构
图1是本实施例的半导体设备的示意剖面图。
例如，在由硅基板等制成的半导体基板10上形成栅极绝缘膜20。
在栅极绝缘膜20的上方形成由多晶硅等制成的栅电极21。
在栅电极21上方形成第一应力施加层22。
在栅电极21的两侧和第一应力施加层22的两侧均形成由氮化硅等制成的第一侧壁绝缘膜24和第二侧壁绝缘膜25。
例如，在半导体基板10的位于栅电极21和第一应力施加层22的两侧的表面层部分上形成延伸区域12，延伸区域12在栅电极21下方延伸。
另外，源极/漏极区域13形成为在半导体基板10的位于第二侧壁绝缘膜25的两侧的表面层部分上连接到延伸区域12。
在源极/漏极区域13的表面上，形成高熔点金属硅化物层14。
以上述方式形成了MOSFET。
由氮化硅等制成的第二应力施加层26在第一应力施加层22的形成区域之外的区域中形成为覆盖MOSFET。更具体地，在第一应力施加层22的上方的区域上没有形成第二应力施加层26，第二应力施加层26形成在第一应力施加层22和栅电极21的两侧处。
例如，在第二应力施加层26的上方形成由氧化硅等制成的层间绝缘膜(未图示)，打通与栅电极21和源极/漏极区域13有关的接触孔，掩埋连接到上布线层的接触插头。
在上述结构中，第一应力施加层22形成在栅电极21上方。第一应力施加层22向沟道形成区域施加应力。
另一方面，第二应力施加层26在源极/漏极区域13的上方形成为位于至少第一应力施加层22的区域之外的区域中。
第二应力施加层26向沟道形成区域施加不同于第一应力施加层22施加的应力。
在包含部分或全部延伸区域12和源极/漏极区域13的区域中，形成由SiC或SiGe等制成的第三应力施加层11。第三应力施加层11向沟道形成区域施加应力。
例如，将硅(Si)基板用作半导体基板10。
能够将诸如厚度约为1nm～3nm的氧化铪(HfO2)、铝铪氧化物(HfAlO2)、硅铪氧化物(HfSiO)、氧化钽(Ta2O5)、氧化铝(Al2O3)和氧化锆(ZrO2)等所谓的高介电常数(高k)膜用作栅极绝缘膜20。另外，也能够使用氧化硅(SiO2)和氧氮化硅(SiON)等。而且，也能够堆叠各个膜。
能够将厚度为30nm～100nm的多晶硅层、金属层和金属化合物层用作栅电极21。
能够将氮化钛(TiN)、钛(Ti)、硅化钛(TiSi)、镍(Ni)、硅化镍(NiSi)、铪(Hf)、硅化铪(HfSi)、钨(W)、钽(Ta)、硅化钽(TaSi)、钽硅氮化物(TaSiN)、钴(Co)、硅化钴(CoSi)、钌(Ru)和铟(In)等用作上述金属层或金属化合物层。
能够通过堆叠这些膜来调整阈值电压或电阻值。
也能够通过在上述金属层或金属化合物层上方堆叠一氧化铝(AlO)或一氧化镧(LaO)等来调整阈值电压。另外，上述金属层或金属化合物层能够根据沟道类型施加应力。
例如，对于第一应力施加层22，能够使用膜厚度约为30nm～100nm的氮化硅。对于NTr，能够使用压应力约为2.0GPa的膜，对于PTr，能够使用张应力约为1.5GPa的膜。
优选地，尽管在本实施例中未说明，但也可在第一应力施加层22的上方或下方堆叠不同于第一应力施加层22的绝缘膜。
对于第一侧壁绝缘膜24和第二侧壁绝缘膜25，能够使用氧化硅膜和氮化硅膜等分别作为单层或堆叠层。例如，这些膜的形成厚度分别约为2nm～10nm和20nm～60nm。
此外，为降低栅极电容，能够使用所谓的低介电常数(低k)膜作为布线绝缘膜等。
对于Ntr，向半导体基板10的沟道形成区域和延伸区域12分别注入p型杂质和n型杂质，对于PTr，向半导体基板10的沟道形成区域和延伸区域12分别注入n型杂质和p型杂质。
例如，将磷(P)或砷(As)等用作n型杂质。将硼(B)、氟化硼(BF2)或铟(In)等用作p型杂质。
优选地，在某些情况下，将与延伸区域12具有不同导电类型的杂质注入到比延伸区域12更深的区域。在这种情况下，延伸区域12在深度方向上的杂质分布将更加陡峭。
将与延伸区域12具有相同导电类型的杂质注入到源极/漏极区域13。
在本实施例中，部分或全部延伸区域12和源极/漏极区域13形成在第三应力施加层11中，然而，也可采用未形成第三应力施加层11的结构。
第三应力施加层11是由碳(C)或锗(Ge)等与硅的化合物制成，其形成厚度约为30nm～100nm。根据期望施加到半导体基板10的沟道形成区域的应力，能够调整碳含量和锗含量。
例如，高熔点金属硅化物层14是由Ti、Co、Ni和Pt或这些材料的化合物制成，其形成厚度约为20nm～70nm。
第二应力施加层26形成为覆盖第二侧壁绝缘膜25和高熔点金属硅化物层14，第二应力施加层26的形状在第一应力施加层22和第二侧壁绝缘膜25的两端处被截断。
例如，第二应力施加层26是由氮化硅制成，其膜厚度约为80nm～200nm，对于NTr，可使用具有约为1.6GPa的张应力的膜，对于Ptr，可使用具有约为2.0GPa的压应力的膜。
如上所述，第一应力施加层22形成在栅电极21上，半导体基板10上的除第一应力施加层22的区域之外的区域覆盖有第二应力施加层26。基于这个结构，第二应力施加层26的形状在栅极的端部被截断。
第一应力施加层22和第二应力施加层26使用具有不同应力的材料。
根据D.Kosemura等人的“Characterization of Strain for High PerformanceMOSFETs”(SSDM，pp.390，(2007))(非专利文献1)所披露的内容，当截断应力施加层时，应力在基板上集中到应力施加层的被截断的端部处。
在本实施例中，第二应力施加层26在栅极端部处被截断，因此，能够有效地将应力施加到栅极端部处的沟道形成区域。
当栅电极变薄时，能够通过调整第一应力施加层22的膜厚度来增加第二应力施加层26的膜厚度，因此，没有消弱第二应力施加层26施加到沟道形成区域的应力。
在本实施例的半导体设备中，通过使用向沟道形成区域施加不同应力的第一应力施加层和第二应力施加层来调整所施加应力的组合，由此与相关技术中的示例相比，改善了载流子迁移率。
半导体设备的制造方法
将参照图2A～图2C至图4A和图4B，说明本实施例的半导体设备的制造方法。
首先，如图2A所示，例如，在半导体基板10上堆叠栅极绝缘膜20、栅电极21和第一应力施加层22。
接下来，通过使用光刻技术(photolithography technique)或电子束光刻技术(electron-beam lithography technique)形成抗蚀剂图案，然后使用该抗蚀剂图案作为掩模进行干式蚀刻(dry etching)等，由此对栅极绝缘膜20、栅电极21和第一应力施加层22进行图案化。
优选地，尽管未明确示出，但在形成栅极绝缘膜20之前，在半导体基板10中形成元件隔离区域，并通过离子注入方法注入杂质来形成阱区。
通过使用诸如厚度约为1nm～3nm的氧化铪(HfO2)、铝铪氧化物(HfAlO2)、硅铪氧化物(HfSiO)、氧化钽(Ta2O5)、氧化铝(Al2O3)和氧化锆(ZrO2)等所谓的高介电常数(高k)膜形成栅极绝缘膜20。另外，也能够使用氧化硅(SiO2)和氧氮化硅(SiON)等。另外，也能够堆叠各个膜。对于形成膜的方法，能够使用热氧化处理、化学气相沉积(CVD)方法、物理气相沉积(PVD)方法等。
能够通过使用例如CVD方法、ALD(原子层沉积)方法或PVD方法沉积厚度约为50nm～100nm的多晶硅层、金属层或金属化合物层，来形成栅电极21。
对于上述金属层或金属化合物层，能够使用氮化钛(TiN)、钛(Ti)、硅化钛(TiSi)、镍(Ni)、硅化镍(NiSi)、铪(Hf)、硅化铪(HfSi)、钨(W)、钽(Ta)、硅化钽(TaSi)、钽硅氮化物(TaSiN)、钴(Co)、硅化钴(CoSi)、钌(Ru)和铟(In)等。
能够堆叠这些膜来调整阈值电压或电阻值。也能够在上述金属层或金属化合物层上堆叠一氧化铝(AlO)或一氧化镧(LaO)等。另外，上述金属层或金属化合物层能够根据沟道类型施加应力。
例如，对于第一应力施加层22，能够使用膜厚度约为30nm～100nm的氮化硅。对于NTr，能够使用压应力约为2.0GPa的膜，对于PTr，能够使用张应力约为1.5GPa的膜。
接下来，如图2B所示，在基板的整个表面上形成绝缘膜，并通过干式蚀刻方法等对绝缘膜进行蚀刻来形成凹处，由此仅在栅极绝缘膜20、栅电极21和第一应力施加层22的侧壁部分处形成伪侧壁绝缘膜23。
通过CVD方法等使用例如氮化硅膜、氧化硅膜、TEOS膜(使用正硅酸乙酯作为源气体的氧化硅膜)和NSG膜形成厚度约为50nm～150nm的伪侧壁绝缘膜23。
此后，通过干式蚀刻方法等在整个表面上进行蚀刻来形成凹处。此时，增加第一应力施加层22和伪侧壁绝缘膜23相对半导体基板10的选择比，由此选择性地蚀刻半导体基板10。
当形成元件隔离区域时，期望尽可能地增加相对元件隔离区域材料的选择比。
基于上述过程，在半导体基板10上形成约50nm～100nm的凹槽。
此后，在半导体基板10的已进行蚀刻的区域中选择地形成第三应力施加层11。通过选择性的外延生长方法使用例如锗化硅(SiGe)或碳化硅(SiC)来形成厚度约为50nm～200nm的第三应力施加层11，在施加压应力的情况下使用锗化硅，而在施加张应力的情况下使用碳化硅。
而且，优选地，在形成第三应力施加层11时，注入杂质来形成源极/漏极区域。例如，在NTr的情况下，注入n型杂质，而在PTr的情况下，注入p型杂质。
接下来，如图2C所示，通过湿式蚀刻方法去除伪侧壁绝缘膜23。
接下来，在基板的整个表面上形成绝缘膜，并通过干式蚀刻方法等进行蚀刻来形成凹处，由此仅在栅极绝缘膜20、栅电极21和第一应力施加层22的侧壁部分处形成第一侧壁绝缘膜24。
通过CVD方法等使用例如氮化硅膜、氧化硅膜、TEOS膜和NSG膜形成厚度约为2nm～10nm的第一侧壁绝缘膜24。此后，通过干式蚀刻方法等在整个表面上进行蚀刻来形成凹处。
虽然在本实施例中形成了第一侧壁绝缘膜24，但并不总是需要形成该膜。优选地，也可以在不去除伪侧壁绝缘膜23的情况下将其保留而用作第一侧壁绝缘膜24。
此后，通过离子注入方法离子注入杂质，由此形成延伸区域12。
在NTr的情况下通过注入n型杂质来形成延伸区域12，而在PTr的情况下通过注入p型杂质来形成延伸区域12。
优选地，还在比延伸区域12更深的区域中注入不同于延伸区域12的导电类型的杂质。在这种情况下，能够使延伸区域12在深度方向上的杂质分布更陡峭。
接下来，如图3A所示，在基板的整个表面上形成绝缘膜，并通过干式蚀刻方法等进行蚀刻来形成凹处，由此仅在第一侧壁绝缘膜24的侧壁部分处形成第二侧壁绝缘膜25。
通过CVD方法等使用例如氮化硅膜、氧化硅膜、TEOS膜和NSG膜形成厚度约为20nm～60nm的第二侧壁绝缘膜25。此后，通过干式蚀刻方法等在整个表面上进行蚀刻来形成凹处。
虽然在本实施例中第二侧壁绝缘膜25形成为单层结构，但优选地，也可采用堆叠有多层的结构。
此后，通过离子注入方法离子注入杂质，由此形成源极/漏极区域13。
通过使用与延伸区域12具有相同导电类型的杂质形成源极/漏极区域13。
此后，通过退火处理(annealing treatment)来激活延伸区域12和源极/漏极区域13中所注入的杂质。例如，通过约1000～1100℃的快速热退火进行该激活退火处理。
接下来，通过自对准硅化物处理工艺(salicide process technology)在源极/漏极区域13的表面上形成高熔点金属硅化物层14。例如，使用Ti、Co、Ni、Pt或这些材料的化合物形成厚度约为20nm～70nm的高熔点金属硅化物层14。
接下来，如图3B所示，通过使用例如CVD方法在基板的整个表面上形成第二应力施加层26和层间绝缘膜27。
例如使用氮化硅形成厚度约为200nm～300nm的膜作为第二应力施加层26，第二应力施加层26基于沟道类型具有约为1.5～2.0GPa的张应力或压应力。
对于层间绝缘膜27，例如，能够使用TEOS或NSG膜。另外，优选地，在某些情况下，仅形成第二应力施加层26，而不形成层间绝缘膜27。
接下来，如图4A所示，去除第二应力施加层26和层间绝缘膜27，使得暴露第一应力施加层22的上表面部分。例如，通过CMP(化学机械研磨)方法研磨这些膜以去除这些膜。
基于上述处理，本实施例的设备具有如下结构，即，第二应力施加层26在第一应力施加层22的两侧处被截断。
能够以上述方式制造本实施例的具有图1所示结构的半导体设备。
对于随后的过程，例如，如图4B所示，在整个基板上沉积第二层间绝缘膜28，打通到达源极/漏极区域和栅电极的接触孔CH，并通过在接触孔CH中掩埋插头29的方式形成插头29。根据需要，形成上布线30。
在本发明的第一实施例的半导体设备的制造方法中，通过形成第一应力施加层和第二应力施加层来调整所施加应力的组合，由此与相关技术中的示例相比改善了载流子迁移率。
2.第二实施例
半导体设备的结构
图5是本实施例的半导体设备的示意剖面图。
本实施例的设备与第一实施例的设备基本上具有相同的结构，但在下述几点上存在差异。
将第一实施例的半导体设备中的栅极绝缘膜20、栅电极21和第一应力施加层22去除，并形成用于栅电极的沟槽TR。在用于栅电极的沟槽TR内部嵌入栅极绝缘膜31、栅电极32和第一应力施加层33。
栅极绝缘膜31形成为覆盖用于栅电极的沟槽TR的底表面，并在接近沟槽的中部深度的高度上覆盖用于栅电极的沟槽TR的侧表面。栅电极32形成为具有与形成在沟槽中的栅极绝缘膜31的深度相对应的高度。
第一应力施加层33在栅电极32的上方形成为填充用于栅电极的沟槽TR。
在本实施例的半导体设备中，通过使用向沟道形成区域施加不同应力的第一应力施加层和第二应力施加层来调整所施加应力的组合，由此与相关技术中的示例相比改善了载流子迁移率。
半导体设备的制造方法
将参照图6A～图6C至图9A～图9C，说明本实施例的半导体设备的制造方法。
首先，如图6A所示，例如，在半导体基板10上堆叠伪栅极绝缘膜20a、伪栅电极21a和将作为硬掩模的补偿膜(offset film)22a。
接下来，通过使用光刻技术或电子束光刻技术形成抗蚀剂图案，然后使用该抗蚀剂图案作为掩模进行干式蚀刻，由此对伪栅极绝缘膜20a、伪栅电极21a和补偿膜22a进行图案化。优选地，通过使用抗蚀剂图案作为掩模对补偿膜22a进行图案化，并通过使用补偿膜22a作为硬掩模对伪栅极绝缘膜20a和伪栅电极21a进行图案化。
另外，优选地，尽管未明确示出，但在形成伪栅极绝缘膜20a之前，在半导体基板10中形成元件隔离区域，并通过离子注入方法注入杂质来形成阱区。
对于伪栅极绝缘膜20a，能够使用例如厚度约为1nm～3nm的氧化硅(SiO2)和氧氮化硅(SiON)等。对于形成膜的方法，能够使用热氧化处理、化学气相沉积(CVD)方法、物理气相沉积(PVD)方法等。
能够通过使用例如CVD方法或PVD方法堆叠厚度约为30nm～100nm的多晶硅层形成伪栅电极21a。
例如，通过CVD方法使用氧化硅形成厚度约为30nm～100nm的补偿膜22a。
接下来，如图6B所示，在基板的整个表面上形成绝缘膜，并通过干式蚀刻方法等对绝缘膜进行蚀刻来形成凹处，由此仅在伪栅极绝缘膜20a、伪栅电极21a和补偿膜22a的侧壁部分处形成伪侧壁绝缘膜23。
通过CVD方法等使用例如氮化硅膜、氧化硅膜、TEOS膜(使用正硅酸乙酯作为源气体的氧化硅膜)和NSG膜形成厚度约为50nm～150nm的伪侧壁绝缘膜23。
此后，通过干式蚀刻方法等在整个表面上进行蚀刻来形成凹处。此时，增加补偿膜22a和伪侧壁绝缘膜23相对半导体基板10的选择比，由此选择性地蚀刻半导体基板10。
当形成元件隔离区域时，期望尽可能地增加相对元件隔离区域的材料的选择比。
基于上述过程，在半导体基板10上形成约50nm～100nm的凹槽。
此后，在半导体基板10的已进行蚀刻的区域中选择地形成第三应力施加层11。通过选择性外延生长方法使用例如锗化硅(SiGe)或碳化硅(SiC)来形成厚度约为50nm～200nm的第三应力施加层11，在施加压应力的情况下使用锗化硅，而在施加张应力的情况下使用碳化硅。
而且，优选地，在形成第三应力施加层11时，通过注入杂质来形成源极/漏极区域。例如，在NTr的情况下，注入n型杂质，而在PTr的情况下，注入p型杂质。
接下来，如图6C所示，通过湿式蚀刻方法去除伪侧壁绝缘膜23。
接下来，在基板的整个表面上形成绝缘膜，并通过干式蚀刻方法等进行蚀刻来形成凹处，由此仅在伪栅极绝缘膜20a、伪栅电极21a和补偿膜22a的侧壁部分处形成第一侧壁绝缘膜24。
通过CVD方法等使用例如氮化硅膜、氧化硅膜、TEOS膜和NSG膜形成厚度约为2nm～10nm的第一侧壁绝缘膜24。此后，通过干式蚀刻方法等在整个表面上进行蚀刻来形成凹处。
虽然在本实施例中形成了第一侧壁绝缘膜24，但并不总是需要形成该膜。优选地，还可以在不去除伪侧壁绝缘膜23的情况下将其保留而用作第一侧壁绝缘膜24。
此后，通过离子注入方法离子注入杂质，由此形成延伸区域12。
在NTr的情况下通过注入n型杂质形成延伸区域12，而在PTr的情况下通过注入p型杂质形成延伸区域12。
优选地，还在比延伸区域12更深的区域中注入不同于延伸区域12的导电类型的杂质。在这种情况下，能够使延伸区域12在深度方向上的杂质分布更陡峭。
接下来，如图7A所示，在基板的整个表面上形成绝缘膜，并通过干式蚀刻方法等进行蚀刻来形成凹处，由此仅在第一侧壁绝缘膜24的侧壁部分处形成第二侧壁绝缘膜25。
通过CVD方法等使用例如氮化硅膜、氧化硅膜、TEOS膜和NSG膜形成厚度约为20nm～60nm的第二侧壁绝缘膜25。此后，通过干式蚀刻方法等在整个表面上进行蚀刻来形成凹处。
虽然在本实施例中第二侧壁绝缘膜25形成为单层结构，但优选地，也可采用堆叠有多层的结构。
此后，通过离子注入方法离子注入杂质，由此形成源极/漏极区域13。
通过使用与延伸区域12具有相同导电类型的杂质形成源极/漏极区域13。
此后，通过退火处理来激活延伸区域12和源极/漏极区域13中所注入的杂质。例如，通过约1000～1100℃的快速热退火进行该激活退火处理。
接下来，通过自对准硅化物处理工艺在源极/漏极区域13的表面上形成高熔点金属硅化物层14。例如，使用Ti、Co、Ni、Pt或这些材料的化合物形成厚度约为20nm～70nm的高熔点金属硅化物层14。
接下来，如图7B所示，通过使用例如CVD方法在基板的整个表面上形成第二应力施加层26和层间绝缘膜27。
例如使用氮化硅形成厚度约为200nm～300nm的膜作为第二应力施加层26，第二应力施加层26基于沟道类型具有约为1.5～2.0GPa的张应力或压应力。
对于层间绝缘膜27，例如，能够使用TEOS或NSG膜。另外，优选地，在某些情况下，仅形成第二应力施加层26，而不形成层间绝缘膜27。
接下来，如图8A所示，去除第二应力施加层26和层间绝缘膜27，使得暴露补偿膜22a的上表面部分。例如，通过CMP(化学机械研磨)方法研磨这些膜以去除这些膜。
基于上述处理，本实施例的半导体设备具有如下结构，即，第二应力施加层26在补偿膜22a的两侧处被截断。
接下来，如图8B所示，去除补偿膜22a、伪栅电极21a和伪栅极绝缘膜20a，从而形成用于栅电极的沟槽TR。
通过使用例如干式蚀刻方法选择性地去除伪栅电极21a。通过使用例如干式蚀刻方法或湿式蚀刻方法选择性地去除补偿膜22a和伪栅极绝缘膜20a。
接下来，如图8C所示，在半导体基板10的整个表面上及用于栅电极的沟槽TR的内部沉积用于形成栅极绝缘膜31和栅电极32的材料。
这里，通过使用诸如厚度约为1nm～3nm的氧化铪(HfO2)、铝铪氧化物(HfAlO2)、硅铪氧化物(HfSiO)、氧化钽(Ta2O5)、氧化铝(Al2O3)和氧化锆(ZrO2)等所谓的高介电常数(高k)膜形成栅极绝缘膜31。另外，也能够使用氧化硅(SiO2)和氧氮化硅(SiON)等。另外，也能够堆叠各个膜。对于形成膜的方法，能够使用ALD方法和CVD方法等。
能够通过使用例如CVD方法、ALD(原子层沉积)方法或PVD方法堆叠厚度约为50nm～100nm的多晶硅层、金属层或金属化合物层，来形成栅电极32。
对于上述金属层或金属化合物层，能够使用氮化钛(TiN)、钛(Ti)、硅化钛(TiSi)、镍(Ni)、硅化镍(NiSi)、铪(Hf)、硅化铪(HfSi)、钨(W)、钽(Ta)、硅化钽(TaSi)、钽硅氮化物(TaSiN)、钴(Co)、硅化钴(CoSi)、钌(Ru)和铟(In)等。对于形成膜的方法，能够使用ALD方法和PVD方法等。
能够通过堆叠这些膜来调整阈值电压或电阻值。也能够在上述金属层或金属化合物层上堆叠一氧化铝(AlO)或一氧化镧(LaO)等。另外，上述金属层或金属化合物层能够基于沟道类型施加应力。
如图9A所示，通过使用CMP方法和干式蚀刻方法去除第二应力施加层26上方的用于形成栅极绝缘膜31和栅电极32的材料。
基于上述过程，仅在用于栅电极的沟槽TR的内部留有栅极绝缘膜31和栅电极32。
接下来，如图9B所示，选择性地去除用于栅电极的沟槽TR的内部的栅极绝缘膜31和栅电极32，使得它们的高度约为用于栅电极的沟槽TR的深度的一半。
此时，需要增加第二应力施加层26、第一侧壁绝缘膜24、第二侧壁绝缘膜25与栅极绝缘膜31和栅电极32之间的选择比。
接下来，如图9C所示，沉积第一应力施加层33以覆盖用于栅电极的沟槽TR内部的栅电极32与第二应力施加层26的上部。
例如，能够使用氮化硅形成厚度约为50nm～150nm的膜作为第一应力施加层33，第一应力施加层33基于沟道类型具有约为1.5～2.0GPa的张应力或压应力。该膜施加不同于第二应力施加层26施加的应力。
接下来，通过使用CMP方法去除第二应力施加层26上的第一应力施加层33。
根据所要形成的晶体管的特性和施加到半导体基板上的应力，需要调整本实施例所示的膜厚度和各个材料的应力，因此，它们不限于上述限定。
能够以上述方式制造本实施例的具有图5所示结构的半导体设备。
尽管在上述制造方法中在去除伪栅极绝缘膜之后形成新的栅极绝缘膜，但不限于此，也可以在不去除伪栅极绝缘膜的情况下直接使用该伪栅极绝缘膜。
对于随后的过程，在整个基板上沉积第二层间绝缘膜，打通到达源极/漏极区域和栅电极的接触孔，并通过在接触孔CH中掩埋插头的方式形成插头。根据需要，形成上布线。
在本发明的第二实施例的半导体设备的制造方法中，通过形成第一应力施加层和第二应力施加层来调整所施加应力的组合，由此与相关技术中的示例相比改善了载流子迁移率。
3.第一变形例
图10是本变形例的半导体设备的示意剖面图。
本变形例的设备与第二实施例的设备基本上具有相同的结构，但在下述一点上存在差异，即，栅电极包括完全由高熔点金属硅化物形成的栅电极32s。
本变形例的半导体设备的制造方法与第二实施例的制造方法在完成图9B的过程之前的过程均相同。在此之后，对电极32进行硅化。
能够以与第二实施例相同的方式进行随后的过程。
4.第二变形例
图11是本变形例的半导体设备的示意剖面图。
本变形例的设备与第二实施例的设备基本上具有相同的结构，但在下述一点上存在差异，即，栅电极包括完全由高熔点金属硅化物形成的栅电极21s。
本变形例的半导体设备的制造方法与第二实施例的制造方法在完成图8A的过程之前的过程均相同。在此之后，去除补偿膜22a，并对伪栅电极进行硅化。
通过硅化而获得的伪栅电极21a直接用作栅电极。伪栅极绝缘膜直接用作栅极绝缘膜。
能够以与第二实施例相同的方式进行随后的过程。
5.第三实施例
半导体设备的结构
图12A是本实施例的半导体设备的平面图，图12B是沿图12A中的A-A′的示意剖面图，图12C是沿图12A中的B-B′的示意剖面图。
在半导体基板40上形成掩埋绝缘膜41。在掩埋绝缘膜41上方形成具有鳍型沟道形成区域的半导体区域42和硬掩模43。
例如，半导体基板40是硅基板，通过使用厚度约为50nm～100nm的氧化硅形成掩埋绝缘膜41。
通过使用厚度约为30nm～80nm的硅和厚度为50nm的氮化硅形成鳍型半导体区域42和硬掩模43。
鳍型半导体区域42是从半导体基板40的主表面突出的凸出半导体区域，其中，在半导体区域42上形成沟道形成区域。
虽然在这种情况下鳍型半导体区域42形成在掩埋绝缘膜41上，但优选地，也可采用如下结构，即，没有形成掩埋绝缘膜41，半导体基板40直接连接到鳍型半导体区域42。
栅极绝缘膜45和栅电极46形成为覆盖掩埋绝缘膜41、鳍型半导体区域42和硬掩模43。
通过使用诸如厚度约为1nm～3nm的氧化铪(HfO2)、铝铪氧化物(HfAlO2)、硅铪氧化物(HfSiO)、氧化钽(Ta2O5)、氧化铝(Al2O3)和氧化锆(ZrO2)等所谓的高介电常数(高k)膜形成栅极绝缘膜45。另外，也能够使用氧化硅(SiO2)和氧氮化硅(SiON)等。另外，也能够堆叠各个膜。
上述设备具有如下结构，即，鳍型沟道形成区域是由双栅电极夹持。
通过使用例如多晶硅层、金属层和金属化合物层形成栅电极46。
对于上述金属层或金属化合物层，能够使用氮化钛(TiN)、钛(Ti)、硅化钛(TiSi)、镍(Ni)、硅化镍(NiSi)、铪(Hf)、硅化铪(HfSi)、钨(W)、钽(Ta)、硅化钽(TaSi)、钽硅氮化物(TaSiN)、钴(Co)、硅化钴(CoSi)、钌(Ru)和铟(In)等。
能够通过堆叠这些膜来调整阈值电压或电阻值。
也能够通过在上述金属层或金属化合物层上堆叠一氧化铝(AlO)或一氧化镧(LaO)等。另外，上述金属层或金属化合物层能够根据沟道类型施加应力。
掩埋绝缘膜41的位于未形成鳍型半导体区域42的区域中的上表面形成为低于鳍型半导体区域42的底表面。
因此，鳍型半导体区域42的侧壁表面完全被栅极绝缘膜45和栅电极46覆盖。
在栅电极46的上部形成第一应力施加层47。对于第一应力施加层47，例如，可使用膜厚度约为30nm～100nm的氮化硅。根据鳍型MOSFET的沟道类型，能够使用具有约为1.0GPa的压应力和约为1.5GPa的张应力的膜。
在栅极绝缘膜45、栅电极46和第一应力施加层47的侧壁部形成侧壁绝缘膜50、51。
对于侧壁绝缘膜50、51，例如，能够使用作为单层或堆叠成多层的氧化硅膜和氮化硅膜等，并形成为约20nm～100nm的厚度。
此外，为降低栅极电容，能够使用所谓的低介电常数(低k)膜作为布线绝缘膜等。
在侧壁绝缘膜50、51的侧表面上形成第二应力施加层54，第二应力施加层54的上表面部分与第一应力施加层47的上表面部分处于相同高度。
另外，第二应力施加层54在侧壁绝缘膜50的两端处分离。更具体地，第二应力施加层54没有形成在第一应力施加层47的上部区域上，第二应力施加层54形成在第一应力施加层47和栅电极46的两侧处。
本实施例的半导体设备MOSFET是鳍型MOSFET。
在本实施例的半导体设备中，通过使用向沟道形成区域施加不同应力的第一应力施加层和第二应力施加层来调整所施加应力的组合，由此与相关技术中的示例相比，改善了载流子迁移率。
半导体设备的制造方法
将参照图13A～图13C至图21A～图21C，说明本实施例的半导体设备的制造方法。
图13A是表示本实施例的半导体设备的制造方法中的制造过程的平面图，图13B是沿图13A中的A-A′的示意剖面图，图13C是沿图13A中的B-B′的示意剖面图。
在具有三层结构(半导体基板40、掩埋绝缘膜41和半导体区域42)的SOI(绝缘体上的硅(Silicon On Insulator))基板上沉积硬掩模43。此后，通过使用光刻技术或电子束光刻技术形成抗蚀剂膜44。
接下来，通过干式蚀刻方法等使用抗蚀剂膜44作为掩模来进行蚀刻，从而对硬掩模43进行图案化蚀刻。
此时，例如，硅基板用作半导体基板40，厚度约为50nm～100nm的氧化硅用作掩埋绝缘膜41。
另外，厚度约为30nm～80nm的硅层用作半导体区域42。对于硬掩模43，例如，可使用膜厚度约为50nm的氮化硅。
图14A是表示图13A～图13C所示过程之后的过程的平面图，图14B是沿图14A中的A-A′的示意剖面图，图14C是沿图14A中的B-B′的示意剖面图。
在去除抗蚀剂膜44之后，通过干式蚀刻处理使用硬掩模43来蚀刻半导体区域42。
此时，同时也蚀刻部分掩埋绝缘膜41，由此形成如下结构，即，掩埋绝缘膜41在鳍型半导体区域42的端部处下凹。
基于上述过程，鳍型半导体区域42具有从半导体基板40的主表面突出的凸形。
尽管在本实施例中通过使用SOI基板形成鳍型半导体区域42，但也有不使用SOI基板的方法。例如，在半导体基板40上形成硬掩模43和抗蚀剂膜44，从而直接形成鳍型半导体区域。在半导体基板40的整个表面上沉积诸如氧化硅膜等绝缘膜，该绝缘膜的厚度使得绝缘膜等于或高于硬掩模43的上表面。此后，通过CMP方法去除绝缘膜以到达硬掩模43的上表面，接着，通过使用干式蚀刻方法选择性地蚀刻绝缘膜，由此仅在半导体基板40上没有形成鳍型半导体区域的区域中形成氧化硅膜。
图15A是表示图14A～图14C所示过程之后的过程的平面图，图15B是沿图15A中的A-A′的示意剖面图，图15C是沿图15A中的B-B′的示意剖面图。
在半导体基板40的整个表面上沉积栅极绝缘膜45和栅电极46。
这里，通过使用诸如厚度约为1nm～3nm的氧化铪(HfO2)、铝铪氧化物(HfAlO2)、硅铪氧化物(HfSiO)、氧化钽(Ta2O5)、氧化铝(Al2O3)和氧化锆(ZrO2)等所谓的高介电常数(高k)膜形成栅极绝缘膜45。另外，也能够使用氧化硅(SiO2)和氧氮化硅(SiON)等。另外，也能够堆叠各个膜。对于形成膜的方法，能够使用ALD方法和CVD方法等。
能够通过使用CVD方法、ALD方法或PVD方法例如沉积厚度约为50nm～100nm的硅层、金属层或金属化合物层，来形成栅电极46。
对于上述金属层或金属化合物层，能够使用氮化钛(TiN)、钛(Ti)、硅化钛(TiSi)、镍(Ni)、硅化镍(NiSi)、铪(Hf)、硅化铪(HfSi)、钨(W)、钽(Ta)、硅化钽(TaSi)、钽硅氮化物(TaSiN)、钴(Co)、硅化钴(CoSi)、钌(Ru)和铟(In)等。对于形成膜的方法，能够使用ALD方法和PVD方法等。
能够堆叠这些膜来调整阈值电压或电阻值。也能够在上述金属层或金属化合物层上堆叠一氧化铝(AlO)或一氧化镧(LaO)等。另外，上述金属层或金属化合物层能够根据沟道类型施加应力。
图16A是表示图15A～图15C所示过程之后的过程的平面图，图16B是沿图16A中的A-A′的示意剖面图，图16C是沿图16A中的B-B′的示意剖面图。
从栅电极46的上表面开始进行CMP处理，以将栅电极46处理成具有给定的膜厚度。
接下来，在栅电极46上形成第一应力施加层47，接着，通过使用光刻技术或电子束光刻技术形成抗蚀剂膜48。
通过诸如干式蚀刻方法等蚀刻处理使用抗蚀剂膜48作为掩模对第一应力施加层47进行蚀刻。
这里，对于第一应力施加层47，例如，能够使用膜厚度约为30nm～100nm的氮化硅。
根据鳍型MOSFET的沟道类型，能够使用具有约为2.0GPa的压应力或约为1.5GPa的张应力的膜。
图17A是表示图16A～图16C所示过程之后的过程的平面图，图17B是沿图17A中的A-A′的示意剖面图，图17C是沿图17A中的B-B′的示意剖面图。
在去除抗蚀剂膜48之后，通过干式蚀刻方法使用第一应力施加层47作为掩模对栅电极46和栅极绝缘膜45进行蚀刻处理。
优选地，也可以保留抗蚀剂膜48，并将该膜用作掩模以用于第一应力施加层47、栅电极46和栅极绝缘膜45的蚀刻。
图18A是表示图17A～图17C所示过程之后的过程的平面图，图18B是沿图18A中的A-A′的示意剖面图，图18C是沿图18A中的B-B′的示意剖面图。
通过使用离子注入方法在鳍型半导体区域42内形成延伸区域49。
对于延伸区域49，在NTr的情况下注入n型杂质，在PTr的情况下注入p型杂质。
另外，优选地，在某些情况下，还在比延伸区域49更深的区域中注入不同于延伸区域49的导电类型的杂质。在这种情况下，能够使延伸区域49在深度方向上的杂质分布更陡峭。
图19A是表示图18A～图18C所示过程之后的过程的平面图，图19B是沿图19A中的A-A′的示意剖面图，图19C是沿图19A中的B-B′的示意剖面图。
在半导体基板的整个表面上形成绝缘膜之后，通过干式蚀刻方法进行蚀刻来形成凹处，由此仅在栅极绝缘膜45、栅电极46和第一应力施加层47的侧壁处形成侧壁绝缘膜50、51。
通过CVD方法等使用例如氮化硅膜、TEOS膜、NSG膜和氧化硅膜形成厚度约为20nm～100nm的侧壁绝缘膜50、51。
虽然在本实施例中侧壁绝缘膜50、51分别形成为单层结构，但它们也能够通过堆叠多层膜形成。
之后，通过离子注入方法，源极/漏极区域52在到达掩埋绝缘膜41的上表面的附近区域的深度处形成为连接到延伸区域49。
通过使用与延伸区域49具有相同类型的杂质来形成源极/漏极区域52。
此后，通过退火处理来激活延伸区域49和源极/漏极区域52中所注入的杂质。例如，通过约1000～1100℃的快速热退火进行该激活退火处理。
接下来，通过自对准硅化物处理工艺在源极/漏极区域52的表面上形成高熔点金属硅化物层53。例如，使用Ti、Co、Ni、Pt或这些材料的化合物形成厚度约为20nm～70nm的高熔点金属硅化物层53。
图20A是表示图19A～图19C所示过程之后的过程的平面图，图20B是沿图20A中的A-A′的示意剖面图，图20C是沿图20A中的B-B′的示意剖面图。
通过例如CVD方法在基板的整个表面上形成第二应力施加层54。使用例如氮化硅来形成厚度约为200nm～300nm的第二应力施加层54，第二应力施加层54基于鳍型MOSFET的沟道类型具有约为1.5～2.0GPa的张应力或压应力。
形成了与第一应力施加层47具有不同应力的膜。
图21A是表示图20A～图20C所示过程之后的过程的平面图，图21B是沿图21A中的A-A′的示意剖面图，图21C是沿图21A中的B-B′的示意剖面图。
通过例如CMP方法去除第二应力施加层54，使得暴露第一应力施加层47的上表面部分。
基于上述过程，本实施例的设备具有如下结构，即，第二应力施加层54在第一应力施加层47的两侧被截断。
能够以上述方式制造本实施例的具有图12A～图12C所示结构的半导体设备。
对于随后的过程，在整个基板上沉积层间绝缘膜，打通到达源极/漏极区域和栅电极的接触孔，并通过在接触孔中掩埋插头的方式形成插头。根据需要，形成上布线。
在本发明的第三实施例的半导体设备的制造方法中，通过形成第一应力施加层和第二应力施加层来调整所施加应力的组合，由此与相关技术中的示例相比改善了载流子迁移率。
6.第四实施例
半导体设备的结构
图22A是本实施例的半导体设备的平面图，图22B是沿图22A中的A-A′的示意剖面图，图22C是沿图22A中的B-B′的示意剖面图。
本实施例的设备与第三实施例的设备基本上具有相同的结构，但在下述几点上存在差异。
去除第三实施例的半导体设备中的硬掩模43。因此，鳍型膜形成区域是由三栅电极夹持。
本实施例的半导体设备的MOSFET是鳍型MOSFET。
在本实施例的半导体设备中，通过使用向沟道形成区域施加不同应力的第一应力施加层和第二应力施加层来调整所施加应力的组合，由此与相关技术中的示例相比，改善了载流子迁移率。半导体设备的制造方法
将参照图23A～图23C至图30A～图30C，说明本实施例的半导体设备的制造方法。
图23A是表示本实施例的半导体设备的制造方法中的制造过程的平面图，图23B是沿图23A中的A-A′的示意剖面图，图23C是沿图23A中的B-B′的示意剖面图。
在具有三层结构(半导体基板40、掩埋绝缘膜41和半导体区域42)的SOI(绝缘体上的硅)基板上沉积硬掩模43。此后，通过使用光刻技术或电子束光刻技术形成抗蚀剂膜44。
接下来，通过干式蚀刻方法等使用抗蚀剂膜44作为掩模来进行蚀刻，从而对硬掩模43进行图案化蚀刻。
此时，例如，硅基板用作半导体基板40，厚度约为50nm～100nm的氧化硅用作掩埋绝缘膜41。
另外，厚度约为30nm～80nm的硅层用作半导体区域42。对于硬掩模43，例如，使用膜厚度约为50nm的氮化硅。
图24A是表示图23A～图23C所示过程之后的过程的平面图，图24B是沿图24A中的A-A′的示意剖面图，图24C是沿图24A中的B-B′的示意剖面图。
在去除抗蚀剂膜44之后，通过干式蚀刻处理使用硬掩模43来蚀刻半导体区域42。
此时，同时也蚀刻部分掩埋绝缘膜41，由此形成如下结构，即，掩埋绝缘膜41在鳍型半导体区域42的端部处下凹。
基于上述过程，鳍型半导体区域42具有从半导体基板40的主表面突出的凸形。
另外，通过干式蚀刻或湿式蚀刻处理来蚀刻硬掩模43。
图25A是表示图24A～图24C所示过程之后的过程的平面图，图25B是沿图25A中的A-A′的示意剖面图，图25C是沿图25A中的B-B′的示意剖面图。
在半导体基板40的整个表面上沉积栅极绝缘膜45和栅电极46。
图26A是表示图25A～图25C所示过程之后的过程的平面图，图26B是沿图26A中的A-A′的示意剖面图，图26C是沿图26A中的B-B′的示意剖面图。
从栅电极46的上表面开始进行CMP处理，以将栅电极46处理成具有给定的厚度。
接下来，在栅电极46上形成第一应力施加层47之后，通过使用光刻技术或电子束光刻技术形成抗蚀剂膜48。
通过诸如干式蚀刻方法等蚀刻处理使用抗蚀剂膜48作为掩模对第一应力施加层47进行蚀刻。
图27A是表示图26A～图26C所示过程之后的过程的平面图，图27B是沿图27A中的A-A′的示意剖面图，图27C是沿图27A中的B-B′的示意剖面图。
在去除抗蚀剂膜48之后，通过干式蚀刻方法使用第一应力施加层47作为掩模对栅电极46和栅极绝缘膜45进行蚀刻处理。
图28A是表示图27A～图27C所示过程之后的过程的平面图，图28B是沿图28A中的A-A′的示意剖面图，图28C是沿图28A中的B-B′的示意剖面图。
通过使用离子注入方法在鳍型半导体区域42中形成延伸区域49。接下来，在栅极绝缘膜45、栅电极46和第一应力施加层47的侧壁处形成侧壁绝缘膜50、51。
此后，通过离子注入方法，源极/漏极区域52在到达掩埋绝缘膜41的上表面附近区域的深度处形成为连接到延伸区域49。
接下来，通过自对准硅化物处理工艺在源极/漏极区域52的表面上形成高熔点金属硅化物层53。
图29A是表示图28A～图28C所示过程之后的过程的平面图，图29B是沿图29A中的A-A′的示意剖面图，图29C是沿图29A中的B-B′的示意剖面图。
通过例如CVD方法在整个基板上形成第二应力施加层54。
图30A是表示图29A～图29C所示过程之后的过程的平面图，图30B是沿图30A中的A-A′的示意剖面图，图30C是沿图30A中的B-B′的示意剖面图。
通过例如CMP方法去除第二应力施加层54，使得暴露第一应力施加层47的上表面部分。
基于上述过程，本实施例的设备具有如下结构，即，第二应力施加层54在第一应力施加层47的两侧被截断。
能够以上述方式制造本实施例的具有图22A～图22C所示结构的半导体设备。
对于随后的过程，在整个基板上沉积层间绝缘膜，打通到达源极/漏极区域和栅电极的接触孔，并通过在接触孔中掩埋插头的方式形成插头。根据需要，形成上布线。
在本发明的第四实施例的半导体设备的制造方法中，通过形成第一应力施加层和第二应力施加层来调整所施加应力的组合，由此与相关技术中的示例相比改善了载流子迁移率。
在上述实施例的半导体设备及其制造方法中，第一应力施加层布置在栅电极上，第二应力施加层形成在半导体基板上没有形成栅电极和第一应力施加层的区域中。
基于上述内容，上述实施例的设备具有如下结构，即，第二应力施加层在栅电极的两端处被截断。因此，能够有效地将应力施加到位于栅电极的端部处的半导体基板上。
另外，对于具有第二应力施加层被截断的结构的设备，即使当栅电极材料变薄时，仍能够通过调整第一应力施加层的膜厚度来增加第二应力施加层的膜厚度。于是，防止了第二应力施加层施加到沟道形成区域的应力减弱。
另外，第一应力施加层和第二应力施加层使用具有不同应力的材料，由此在栅电极的栅极长度方向上和垂直于基板的方向上施加不同的应力。
根据上述结构，能够根据FET结构、沟道类型、基板的平面方向和沟道方向实现最佳的应力施加，因此，能够提高载流子迁移率的改善效果。
本发明不限于上述说明。
例如，虽然在上述实施例中说明了包括NTr或PTr的半导体设备，但本发明不限于此，也可以将该技术应用到具有两个晶体管的CMOS结构。
在不脱离本发明的精神的情况下可作出其它各种变形。
本领域技术人员应当理解，依据设计要求和其它因素，可以在本发明所附的权利要求或其等同物的范围内进行各种修改、组合、次组合及改变。

Claims (24)

1.一种包括场效应晶体管的半导体设备，该半导体设备包括：
半导体基板，其包括沟道形成区域；
栅极绝缘膜，其在所述半导体基板上形成为位于所述沟道形成区域处；
栅电极，其形成在所述栅极绝缘膜的上方；
第一应力施加层，其形成在所述栅电极的上方，并用于向所述沟道形成区域施加应力；
源极/漏极区域，其形成在所述半导体基板的表面层部分上，该表面层部分位于所述栅电极和所述第一应力施加层的两侧处；及
第二应力施加层，其在所述源极/漏极区域的上方形成为位于至少所述第一应力施加层的区域之外的区域中，并用于向所述沟道形成区域施加不同于所述第一应力施加层所施加应力的应力。
2.如权利要求1所述的半导体设备，其中，所述第一应力施加层的上表面和所述第二应力施加层的上表面形成为处于相同的高度。
3.如权利要求1所述的半导体设备，其中，所述沟道形成区域形成在所述半导体基板的平面区域处，所述场效应晶体管是平面型场效应晶体管。
4.如权利要求3所述的半导体设备，其中，所述第一应力施加层向所述沟道形成区域施加压应力，所述第二应力施加层向所述沟道形成区域施加张应力。
5.如权利要求4所述的半导体设备，其中，所述栅电极向所述沟道形成区域施加压应力。
6.如权利要求3所述的半导体设备，其中，所述第一应力施加层向所述沟道形成区域施加张应力，所述第二应力施加层向所述沟道形成区域施加压应力。
7.如权利要求6所述的半导体设备，其中，所述栅电极向所述沟道形成区域施加张应力。
8.如权利要求3所述的半导体设备，
其中，所述第一应力施加层在所述场效应晶体管是n型场效应晶体管时是具有压应力的膜，所述第一应力施加层在所述场效应晶体管是p型场效应晶体管时是具有张应力的膜，
所述第二应力施加层在所述场效应晶体管是n型场效应晶体管时是具有张应力的膜，所述第二应力施加层在所述场效应晶体管是p型场效应晶体管时是具有压应力的膜。
9.如权利要求1所述的半导体设备，
其中，所述沟道形成区域形成在凸状半导体区域处，所述凸状半导体区域从所述半导体基板的主表面上突出，
所述场效应晶体管是鳍型场效应晶体管。
10.如权利要求9所述的半导体设备，其中，所述栅电极和所述栅极绝缘膜覆盖所述凸状半导体区域的两个相对的侧表面。
11.如权利要求9所述的半导体设备，其中，所述栅电极和所述栅极绝缘膜覆盖所述凸状半导体区域的上表面和两个相对的侧表面。
12.如权利要求9所述的半导体设备，其中，所述第一应力施加层向所述沟道形成区域施加压应力，所述第二应力施加层向所述沟道形成区域施加张应力。
13.如权利要求12所述的半导体设备，其中，所述栅电极向所述沟道区域施加压应力。
14.如权利要求9所述的半导体设备，其中，所述第一应力施加层向所述沟道形成区域施加张应力，所述第二应力施加层向所述沟道形成区域施加压应力。
15.如权利要求14所述的半导体设备，其中，所述栅电极向所述沟道区域施加张应力。
16.如权利要求9所述的半导体设备，
其中，所述第一应力施加层在所述场效应晶体管是n型场效应晶体管时是具有压应力的膜，所述第一应力施加层在所述场效应晶体管是p型场效应晶体管时是具有张应力的膜，
所述第二应力施加层在所述场效应晶体管是n型场效应晶体管时是具有张应力的膜，所述第二应力施加层在所述场效应晶体管是p型场效应晶体管时是具有压应力的膜。
17.如权利要求9～16中任一项所述的半导体设备，其中，所述凸状半导体区域形成为通过绝缘膜与所述半导体基板分开。
18.如权利要求9～16中任一项所述的半导体设备，其中，所述凸状半导体区域形成为连接到所述半导体基板。
19.一种半导体设备的制造方法，所述半导体设备中形成有场效应晶体管，所述制造方法包括以下步骤：
在包括沟道形成区域的半导体基板上的所述沟道形成区域处形成栅极绝缘膜；
在所述栅极绝缘膜上方形成栅电极；
在所述栅电极上方形成第一应力施加层，所述第一应力施加层向所述沟道形成区域施加应力；
在所述半导体基板的表面层部分上形成源极/漏极区域，该表面层部分位于所述栅电极和所述第一应力施加层的两侧处；及
在所述源极/漏极区域上方的至少所述第一应力施加层的区域之外的区域中形成第二应力施加层，所述第二应力施加层向所述沟道形成区域施加与所述第一应力施加层施加的应力不同的应力。
20.如权利要求19所述的半导体设备的制造方法，还包括以下步骤：
在形成所述第二应力施加层的步骤之后，从所述第一应力施加层或所述第二应力施加层的上表面开始至少对所述第一应力施加层或所述第二应力施加层进行研磨处理，使得所述第一应力施加层的所述上表面和所述第二应力施加层的所述上表面处于相同的高度。
21.如权利要求19所述的半导体设备的制造方法，其中，通过使用将所述沟道形成区域形成在所述半导体基板的平面区域的半导体基板作为所述包括沟道形成区域的半导体基板，形成平面型场效应晶体管作为所述场效应晶体管。
22.如权利要求19所述的半导体设备的制造方法，其中，通过使用将所述沟道形成区域从所述半导体基板的主表面突出的凸状半导体区域作为所述包括沟道形成区域的半导体基板，形成鳍型场效应晶体管作为所述场效应晶体管。
23.一种半导体设备的制造方法，所述半导体设备中形成有场效应晶体管，所述制造方法包括以下步骤：
在包括沟道形成区域的半导体基板上的所述沟道形成区域处形成伪栅极绝缘膜；
在所述伪栅极绝缘膜上方形成伪栅电极；
在所述伪栅电极上方形成补偿膜；
在所述半导体基板的表面层部分处形成源极/漏极区域，所述表面层部分位于所述伪栅电极和所述补偿膜的两侧；
在所述源极/漏极区域上方的至少所述补偿膜的区域之外的区域中形成第二应力施加层，所述第二应力施加层向所述沟道形成区域施加应力；
去除所述补偿膜、所述伪栅电极和所述伪栅极绝缘膜，形成用于栅电极的沟槽；
覆盖用于所述栅电极的所述沟槽的底表面来形成栅极绝缘膜；
在所述栅极绝缘膜上方形成栅电极，所述栅电极的高度接近用于所述栅电极的所述沟槽的深度的一半；及
通过在所述栅电极上方填充用于所述栅电极的所述沟槽形成第一应力施加层，所述第一应力施加层向所述沟道形成区域施加与所述第二应力施加层施加的应力不同的应力。
24.如权利要求23所述的半导体设备的制造方法，还包括以下步骤：
在形成所述第二应力施加层的步骤之后，从所述第一应力施加层或所述第二应力施加层的上表面开始至少对所述第一应力施加层或所述第二应力施加层进行研磨处理，使得所述第一应力施加层的所述上表面和所述第二应力施加层的所述上表面处于相同的高度。
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