CN106409765A - 半导体结构及其形成方法 - Google Patents

半导体结构及其形成方法 Download PDF

Info

Publication number
CN106409765A
CN106409765A CN201510465562.8A CN201510465562A CN106409765A CN 106409765 A CN106409765 A CN 106409765A CN 201510465562 A CN201510465562 A CN 201510465562A CN 106409765 A CN106409765 A CN 106409765A
Authority
CN
China
Prior art keywords
area
layer
gate
dielectric layer
opening
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201510465562.8A
Other languages
English (en)
Other versions
CN106409765B (zh
Inventor
周飞
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp, Semiconductor Manufacturing International Beijing Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN201510465562.8A priority Critical patent/CN106409765B/zh
Publication of CN106409765A publication Critical patent/CN106409765A/zh
Application granted granted Critical
Publication of CN106409765B publication Critical patent/CN106409765B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7843—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being an applied insulating layer

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Ceramic Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

一种半导体结构及其形成方法，所述半导体结构包括：衬底，所述衬底包括第一区域和第二区域，所述衬底表面具有介质层；位于第一区域的介质层内的第一开口；位于第二区域的介质层内的第二开口；位于所述第一开口和第二开口的底部表面的栅介质层；位于所述栅介质层表面的栅极，所述栅极的顶部表面低于所述介质层的表面；位于第一区域的栅极表面的阻挡层，所述阻挡层填充满所述第一开口；位于第二区域的栅极表面的第一应力层，所述第一应力层填充满所述第二开口，所述第一应力层内具有氢离子。所述半导体结构性能改善。

Description

半导体结构及其形成方法
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种半导体结构及其形成方法。
背景技术
随着集成电路制造技术的快速发展，促使集成电路中的半导体器件，尤其是MOS(Metal Oxide Semiconductor，金属-氧化物-半导体)器件的尺寸不断地缩小，以此满足集成电路发展的微型化和集成化的要求，而晶体管器件是MOS器件中的重要组成部分之一。
对于晶体管器件来说，随着晶体管的尺寸持续缩小，现有技术以氧化硅或氮氧化硅材料形成的栅介质层时，已无法满足晶体管对于性能的要求。尤其是以氧化硅或氮氧化硅作为栅介质层所形成的晶体管容易产漏电流以及杂质扩散等一系列问题，从而影响晶体管的阈值电压，造成晶体管的可靠性和稳定性下降。
为解决以上问题，一种以高K栅介质层和金属栅构成的晶体管被提出，即高K金属栅(HKMG，High K Metal Gate)晶体管。所述高K金属栅晶体管采用高K(介电常数)材料代替常用的氧化硅或氮氧化硅作为栅介质材料，以金属材料或金属化合物材料替代传统的多晶硅栅极材料，形成金属栅。所述高K金属栅晶体管能够在缩小尺寸的情况下，能够减小漏电流，降低工作电压和功耗，以此提高晶体管的性能。
然而，随着半导体器件尺寸的缩小，半导体器件的性能受到了不良影响。
发明内容
本发明解决的问题是提供一种半导体结构及其形成方法，所形成的半导体结构性能改善。
为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供衬底，所述衬底包括第一区域和第二区域，所述衬底的第一区域和第二区域表面分别具有伪栅极结构，所述衬底表面具有介质层，所述介质层覆盖所述伪栅极结构的侧壁，且所述介质层表面与所述伪栅极结构的顶部表面齐平；去除所述伪栅极结构，在第一区域的介质层内形成第一开口，在第二区域的介质层内形成第二开口；在所述第一开口和第二开口的底部表面形成栅介质层；在所述栅介质层表面形成栅极，所述栅极的顶部表面低于所述介质层的表面；在第一区域的栅极表面形成阻挡层；在第二区域的栅极表面形成第一应力层，所述第一应力层内具有氢离子。
可选的，所述阻挡层的材料为无氢介质材料或少氢介质材料；所述少氢介质材料包括少氢SiN、少氢SiON、或少氢SiOCN；所述少氢介质材料内氢离子的原子百分比浓度小于0.5％。
可选的，所述第一应力层的材料为应力氮化硅材料；在形成所述第一应力层之后，进行退火工艺，使所述第一应力层发生形变，使第一应力层向第二区域的栅极施加应力。
可选的，所述阻挡层的形成步骤包括：在所述介质层和栅极表面形成阻挡膜；平坦化所述阻挡膜；去除第二区域的阻挡膜。
可选的，所述第一应力层的形成步骤包括：在所述介质层表面和第二区域的栅极表面形成应力膜；平坦化所述应力膜直至暴露出所述介质层表面，形成所述第一应力层。
可选的，所述第一应力层在形成所述阻挡层之后形成，所述应力膜还位于所述阻挡层表面，所述平坦化工艺暴露出所述介质层和阻挡层表面。
可选的，还包括：位于所述伪栅极结构两侧衬底内的源漏区，所述介质层位于所述源漏区表面。
可选的，所述源漏区的形成步骤包括：在所述伪栅极结构两侧的衬底内形成第二应力层；在所述第二应力层内掺杂离子，形成源漏区。
可选的，所述第一区域的源漏区内掺杂有P型离子；所述第二区域的源漏区内掺杂有N型离子。
可选的，所述栅介质层还位于所述第一开口和第二开口的侧壁表面；所述栅介质层和衬底之间还具有界面层；所述界面层的材料为氧化硅。
可选的，所述栅介质层的形成步骤包括：在所述介质层表面、第一开口的侧壁和底部表面、以及第二开口的侧壁和底部表面形成栅介质膜；平坦化所述栅介质膜直至暴露出所述介质层表面。
可选的，所述栅极包括金属栅；所述金属栅的材料包括铜、钨、铝或银。
可选的，所述栅极还包括：位于第一开口和第二开口侧壁表面和底部的栅介质层表面的覆盖层；位于覆盖层表面的功函数层；所述金属栅位于所述功函数层表面；所述覆盖层的材料包括TiN、TaN中的一种或两种。
可选的，位于第一区域的功函数层材料与位于第二区域的功函数层材料不同；所述第一区域的功函数层材料包括TiN；述第二区域的功函数层材料包括TiAl。
可选的，所述栅极的形成步骤包括：在所述第一开口和第二开口内形成初始栅极，所述初始栅极的顶部表面与所述介质层表面齐平；回刻蚀所述初始栅极，使所述初始栅极的表面低于所述介质层表面，形成所述栅极。
可选的，所述伪栅极结构包括伪栅极层；所述伪栅极层的材料为多晶硅。
可选的，所述伪栅极结构还包括：位于伪栅极层和衬底之间的伪栅介质层；所述伪栅介质层的材料为氧化硅。
可选的，还包括：位于所述伪栅极结构侧壁表面的侧墙，所述介质层位于所述侧墙表面。
可选的，所述衬底包括：基底、位于基底表面的鳍部、以及位于基底表面的隔离层，所述隔离层覆盖鳍部的部分侧壁表面；所述伪栅极结构横跨于所述鳍部表面，且所述伪栅极结构覆盖所述鳍部的部分侧壁和顶部表面。
相应的，本发明还提供一种采用所述任一项方法所形成的半导体结构，包括：衬底，所述衬底包括第一区域和第二区域，所述衬底表面具有介质层；位于第一区域的介质层内的第一开口；位于第二区域的介质层内的第二开口；位于所述第一开口和第二开口的底部表面的栅介质层；位于所述栅介质层表面的栅极，所述栅极的顶部表面低于所述介质层的表面；位于第一区域的栅极表面的阻挡层，所述阻挡层填充满所述第一开口；位于第二区域的栅极表面的第一应力层，所述第一应力层填充满所述第二开口，所述第一应力层内具有氢离子。
与现有技术相比，本发明的技术方案具有以下优点：
本发明的形成方法中，在第二区域的栅极表面形成第一应力层，所述第一应力层用于向位于第二区域栅极底部的衬底提供应力，以提高第二区域栅极底部的沟道区应力，以此抑制漏电流，提高第二区域的晶体管性能。所述第一应力层内具有氢离子，通过排出所述氢离子，能够使所述第一应力层收缩，以此向所述栅极提供应力，并使所述应力传递到衬底内。而对于第一区域的晶体管来说，所述第一应力层的材料会降低第一区域的晶体管性能。因此，在所述第一区域的栅极表面形成阻挡层，所述阻挡层能够用于保护所述第一区域的栅极；所述阻挡层用于防止在形成第一应力层的过程中，第一应力层内的氢离子向第一区域的栅极扩散，以此避免第一区域的晶体管性能下降，防止第一区域的晶体管发生负偏压不稳定性效应。并且，所述阻挡层能够防止第一应力层向第一区域的栅极提供应力，避免所述应力造成第一区域晶体管性能下降的问题。
进一步，所述阻挡层的材料为无氢介质材料或少氢介质材料；所述少氢介质材料包括少氢SiN、少氢SiON、或少氢SiOCN。由于所述阻挡层内不具有氢离子或具有少量的氢离子，所述阻挡层能够保护第一区域的栅极，所述阻挡层不易向栅介质层和衬底之间界面处输送氢离子，从而避免了第一区域晶体管性能下降的问题。
本发明的结构中，所述第一应力层用于向位于第二区域的栅极底部的衬底提供应力，以提高第二区域栅极底部的沟道区的应力，以此抑制漏电流，提高第二区域的晶体管性能。所述第一应力层内具有氢离子，通过排出所述氢离子，能够使所述第一应力层收缩，以此向所述栅极提供应力，并使所述应力传递到衬底内。在所述第一区域内，由于所述栅极表面具有阻挡层，所述阻挡层能够用于保护所述第一区域的栅极，防止在形成第一应力层的过程中，第一应力层内的氢离子想第一区域的栅极扩散，以此避免第一区域的晶体管性能下降，防止第一区域的晶体管发生负偏压不稳定性效应。
附图说明
图1是本发明在晶体管中引入应力层的实施例的剖面结构示意图；
图2至图10是本发明实施例的半导体结构的形成过程的剖面结构示意图。
具体实施方式
如背景技术所述，随着半导体器件尺寸的缩小，半导体器件的性能受到了不良影响。
经过研究发现，对于晶体管来说，随着晶体管的特征尺寸(CD)不断缩小，受短沟道相应的影响，沟道区更易产漏电流。因此，需要对沟道区提供应力，以提高载流子迁移率，以此减少漏电流的产生，提高晶体管的性能。
图1是本发明在晶体管中引入应力层的实施例的剖面结构示意图，包括：衬底100，所述衬底100具有PMOS区域101和NMOS区域102；分别位于衬底100PMOS区域101和NMOS区域102表面的栅极结构103，所述栅极结构103包括：位于衬底100表面的界面层130，位于界面层130表面的栅介质层131，位于栅介质层131表面的栅极层132，以及位于栅极层132、栅介质层131和界面层130侧壁表面的侧墙；位于衬底100表面的介质层104，所述介质层104覆盖所述栅极结构103的侧壁表面；位于所述栅极层132顶部表面的应力层105。
其中，所述栅介质层131的材料为高k介质材料(介电常数大于3.9)，所述栅极层132的材料为金属材料，例如铜、钨或铝。
所述应力层105的材料为含氢介质材料，例如含氢氮化硅材料。在所述栅极层132顶部表面形成应力层105之后，通过退火工艺使所述应力层105内的氢离子生成氢气并排除，使得所述应力层105的体积缩小，以此拉扯所述栅极层132因发生形变而产应力，且所述应力能够进一步传导至衬底100内，从而使位于栅极层132底部的衬底100受到应力，即衬底100内的衬底100受到应力作用。而且，所述应力层105收缩产生的应力为拉应力，所述拉应力能够提高NMOS晶体管的沟道区内电子的迁移率，从而提高NMOS晶体管的性能。
然而，对于PMOS晶体管来说，一方面，所述应力层105提供的拉应力会削弱空穴在沟道区内的迁移率。另一方面，由于所述应力层105的材料为含氢介质材料，所述应力层105内的氢离子容易向所述栅极层132、栅介质层131和界面层130的方向扩散。在对所述应力层105进行退火时，所述氢离子容易扩散进入所述界面层130与衬底100之间的界面缺陷内，形成电荷陷阱。致使PMOS晶体管产生负偏压温度不稳定性效应(Negative Biase TemperatureInstability，简称NBTI)，PMOS晶体管的性能下降。
为了解决上述问题，本发明提供一种半导体结构及其形成方法。所述半导体结构包括：衬底，所述衬底包括第一区域和第二区域，所述衬底表面具有介质层；位于第一区域的介质层内的第一开口；位于第二区域的介质层内的第二开口；位于所述第一开口和第二开口的底部表面的栅介质层；位于所述栅介质层表面的栅极，所述栅极的顶部表面低于所述介质层的表面；位于第一区域的栅极表面的阻挡层，所述阻挡层填充满所述第一开口；位于第二区域的栅极表面的第一应力层，所述第一应力层填充满所述第二开口。
其中，所述第一应力层用于向位于第二区域的栅极底部的衬底提供应力，以提高第二区域栅极底部的沟道区的应力，以此抑制漏电流，提高第二区域的晶体管性能。所述第一应力层内具有氢离子，通过排出所述氢离子，能够使所述第一应力层收缩，以此向所述栅极提供应力，并使所述应力传递到衬底内。在所述第一区域内，由于所述栅极表面具有阻挡层，所述阻挡层能够用于保护所述第一区域的栅极，防止在形成第一应力层的过程中，第一应力层内的氢离子想第一区域的栅极扩散，以此避免第一区域的晶体管性能下降，防止第一区域的晶体管发生负偏压不稳定性效应。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图2至图10是本发明实施例的半导体结构的形成过程的剖面结构示意图。
请参考图2，提供衬底，所述衬底包括第一区域210和第二区域220，所述衬底的第一区域210和第二区域220表面分别具有伪栅极结构，所述衬底表面具有介质层203，所述介质层203覆盖所述伪栅极结构的侧壁，且所述介质层203表面与所述伪栅极结构的顶部表面齐平。
在本实施例中，所述第一区域210用于形成PMOS晶体管，所述第二区域220用于形成NMOS晶体管。
在本实施例中，所述第一区域210和第二区域220形成的晶体管为鳍式场效应晶体管。所述衬底包括：基底200、位于基底200表面的鳍部201、以及位于基底200表面的隔离层202，所述隔离层202覆盖鳍部201的部分侧壁表面；所述伪栅极结构横跨于所述鳍部201表面，且所述伪栅极结构覆盖所述鳍部201的部分侧壁和顶部表面。
在其它实施例中，所述第一区域和第二区域形成的晶体管为平面晶体管，所述衬底为平面基底；所述平面基底为硅衬底、硅锗衬底、碳化硅衬底、绝缘体上硅衬底、绝缘体上锗衬底、玻璃衬底或III-V族化合物衬底，例如氮化镓衬底或砷化镓衬底等。
所述鳍部201能够平行排列，且平行的相邻鳍部201之间的距离为10纳米～20纳米。本实施例中，平行的相邻鳍部201之间距离为14纳米。
在本实施例中，所述基底200和鳍部201的形成步骤包括：提供半导体基底；刻蚀所述半导体基底，在所述半导体基底内形成若干沟槽，相邻沟槽之间的半导体基底形成鳍部201，位于鳍部201和沟槽底部的半导体基底形成基底200。所述半导体基底为单晶硅衬底、单晶锗衬底、硅锗衬底或碳化硅衬底，在本实施例中为单晶硅衬底。
在另一实施例中，所述鳍部201的形成步骤包括：采用外延工艺在基底200表面形成鳍部层；刻蚀所述鳍部层，在所述鳍部层内形成若干沟槽，相邻沟槽支架内的鳍部层形成鳍部201。所述基底200为硅衬底、硅锗衬底、碳化硅衬底、绝缘体上硅衬底、绝缘体上锗衬底、玻璃衬底或III-V族化合物衬底，例如氮化镓衬底或砷化镓衬底等。所述鳍部层的材料为硅、锗、碳化硅或硅锗。
所述隔离层202用于隔离相邻的鳍部201。所述隔离层202的材料为氧化硅、氮化硅、氮氧化硅、低K介质材料(介电常数大于或等于2.5、小于3.9)、超低K介质材料(介电常数小于2.5)中的一种或多种组合。本实施例中，所述隔离层202的材料为氧化硅。
所述隔离层202的形成步骤包括：在所述衬底200和鳍部201表面形成隔离膜；平坦化所述隔离膜直至暴露出所述鳍部201的顶部表面为止；在平坦化所述隔离膜之后，回刻蚀所述隔离膜，暴露出部分鳍部201的侧壁表面，形成隔离层202。
所述隔离膜的形成工艺为化学气相沉积工艺或物理气相沉积工艺，例如流体化学气相沉积(FCVD，Flowable Chemical Vapor Deposition)工艺、等离子体增强化学气相沉积工艺或高深宽比化学气相沉积工艺(HARP)；所述平坦化工艺为化学机械抛光工艺；所述回刻蚀工艺为各向异性的干法刻蚀工艺。
所述伪栅极结构包括伪栅极层205；所述伪栅极层205的材料为多晶硅。
所述伪栅极结构的形成步骤包括：在所述隔离层202表面和鳍部201的侧壁和底部表面沉积伪栅极膜；对所述伪栅极膜进行平坦化；在所述平坦化工艺之后，在所述伪栅极膜表面形成掩膜层，所述掩膜层覆盖需要形成伪栅极层205的部分伪栅极膜表面；以所述掩膜层为掩膜，刻蚀所述伪栅极层205，之至暴露出鳍部201的侧壁和顶部表面以及隔离层202表面，形成伪栅极层205。
在本实施例中，所述伪栅极结构侧壁表面还具有侧墙206，所述介质层203位于所述侧墙206表面。所述侧墙206用于保护所述伪栅极层205的侧壁表面，并用于定义源漏区相对于伪栅极层205的位置。所述侧墙206的材料为氧化硅、氮化硅、氮氧化硅中的一种或多种。
在本实施例中，所述伪栅极结构还包括：位于所述伪栅极层205和鳍部201表面之间的伪栅氧化层(未标示)。所述伪栅氧化层的材料为氧化硅。所述伪栅氧化层用于在后续去除伪栅极层205时，保护鳍部201的侧壁和顶部表面。在后续去除伪栅极层205之后，能够去除或保留所述伪栅氧化层。
在其它实施例中，所述伪栅极层还能够直接形成于鳍部侧壁和顶部表面。
在形成所述介质层203之前，还包括：在所述伪栅极结构两侧的衬底内形成源漏区；所述介质层203位于所述源漏区表面。
在本实施例中，所述源漏区的形成步骤包括：在所述伪栅极结构两侧的衬底内形成第二应力层204；在所述第二应力层204内掺杂离子，形成源漏区。
在本实施例中，所述第一区域210用于形成PMOS晶体管，所述第一区域210的第二应力层204的材料为硅锗。所述第一区域210的第二应力层204用于增加PMOS晶体管沟道区的压应力，以提高空穴的载流子迁移率。所述第一区域210的第二应力层204侧壁与鳍部201的顶部表面呈“Σ”形，且所述第二应力层204的侧壁上具有向伪栅极结构底部延伸的顶角。
所述第二区域220用于形成NMOS晶体管，所述第二区域220的第二应力层204的材料为硅锗。所述第二区域220的第二应力层204用于增加NMOS晶体管沟道区的拉应力，以提高电子的载流子迁移率。所述第二区域220的第二应力层204侧壁垂直于所述鳍部201的顶部表面。
所述第二应力层204的形成步骤包括：采用刻蚀工艺在所述伪栅极结构两侧的鳍部内形成凹槽；采用选择性外延沉积工艺在所述凹槽内形成第二应力层204。
在一实施例中，在所述选择性外延沉积工艺中，采用原位掺杂工艺在所述第二应力层204内掺杂P型离子或N型离子。在另一实施例中，在所述选择性外延沉积工艺之后，采用离子注入工艺在伪栅极结构两侧的第二应力层204内掺杂P型离子或N型离子。
在本实施例中，在所述第一区域210的源漏区内掺杂P型离子。在所述第二区域220的源漏区内掺杂N型离子。
所述介质层203的形成步骤包括：在所述隔离层202表面、鳍部201的侧壁和顶部表面、以及伪栅极结构表面形成介质膜；平坦化所述介质膜直至暴露出所述伪栅极层205的顶部表面为止，形成所述介质层203。
所述介质膜的形成步骤为化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺。所述介质层203的材料为氧化硅、氮化硅、氮氧化硅、低k介质材料(介电系数为大于或等于2.5、小于3.9，例如多孔氧化硅、或多孔氮化硅)或超低k介质材料(介电系数小于2.5，例如多孔SiCOH)。
在本实施例中，所述介质层203的材料为氧化硅；所述介质膜的形成工艺为流体化学气相沉积(Flowable Chemical Vapor Deposition，简称FCVD)工艺、高密度等离子沉积(High Density Plasma，简称HDP)工艺、等离子体增强沉积工艺中的一种或多种。
请参考图3，去除所述伪栅极结构，在第一区域210的介质层203内形成第一开口211，在第二区域220的介质层203内形成第二开口221。
所述第一开口211用于形成第一区域210的栅极结构，所述第二开口221用于形成第二区域220的栅极结构。
去除所述伪栅极层205(如图2所示)的工艺为干法刻蚀工艺、湿法刻蚀工艺中的一种或两种组合。去除所述伪栅介质层的工艺为湿法刻蚀工艺或各向同性的干法刻蚀工艺。
在本实施例中，所述伪栅极结构包括伪栅极层205和伪栅介质层，所述伪栅极层205的材料为多晶硅，所述伪栅介质层的材料为氧化硅。去除是伪栅极层205的步骤包括：采用各向异性的干法刻蚀工艺去除部分伪栅极层；在所述各向异性的干法刻蚀工艺之后，采用湿法刻蚀工艺去除剩余的伪栅极层205，直至暴露出所述伪栅介质层表面为止。
所述各向异性的干法刻蚀工艺的参数包括：气体包括碳氟气体、HBr和Cl2中的一种或两种、以及载气，所述碳氟气体包括CF4、CHF3、CH2F2、CH3F，所述载气为惰性气体，例如He，气体流量为50SCCM～400SCCM，压力为3毫托～8毫托，偏置功率150瓦～800瓦。所述湿法刻蚀工艺的刻蚀液为氢氟酸溶液。
所述各向异性的干法刻蚀工艺的刻蚀速率较快，能够提高去除伪栅极层205的效率；而所述湿法刻蚀工艺对伪栅介质层和衬底的损伤较小，有利于减少鳍部201和隔离层202表面受到的损伤。
在本实施例中，由于所述伪栅介质层位于鳍部201的侧壁和顶部表面，去除所述伪栅介质层的各向同性才干法刻蚀工艺能够为SICONI工艺。
请参考图4，在所述第一开口211和第二开口221的底部表面形成栅介质膜230。
所述栅介质膜230的材料为高k介质材料(介电系数大于3.9)；所述高k介质材料包括氧化铪、氧化锆、氧化铪硅、氧化镧、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛或氧化铝。
在本实施例中，所述栅介质膜230的形成于介质层203表面、第一开口211和第二开口221的侧壁表面、以及第一开口211和第二开口221暴露出的鳍部201侧壁和顶部表面。所述栅介质膜230的形成工艺为化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺。
在本实施例中，所述栅介质膜230和衬底之间还具有界面层235。在形成所述栅介质膜之前，采用热氧化工艺在所述鳍部201的侧壁和顶部表面形成界面层235，所述界面层235的材料为氧化硅。所述界面层235用于提高鳍部201与栅介质膜230之间的结合能力。
在所述栅介质膜230表面形成栅极，所述栅极的顶部表面低于所述介质层203的表面。以下对所述栅极的形成步骤进行说明。
请参考图5，在所述第一开口211和第二开口221内形成初始栅极，所述初始栅极的顶部表面与所述介质层203表面齐平。
所述初始栅极的形成步骤包括：在所述栅介质膜230表面形成填充满所述第一开口211和第二开口221的初始栅极膜；平坦化所述初始栅极膜直至暴露出所述介质层203表面为止，形成初始栅极。
所述平坦化还平坦化所述栅介质膜230，直至暴露出所述介质层203表面，形成栅介质层231。在本实施例中，所述栅介质层231还位于所述第一开口211和第二开口221的侧壁表面。
所述初始栅极包括金属栅232；所述金属栅232的材料包括铜、钨、铝或银。
在本实施例中，所述初始栅极还包括：位于第一开口211和第二开口221侧壁表面和底部的栅介质层231表面的覆盖层233；位于覆盖层233表面的功函数层234；所述金属栅232位于所述功函数层234表面。
所述覆盖层233的材料包括TiN、TaN中的一种或两种。所述覆盖层233用于阻止功函数层234和金属栅232的材料向栅介质层231内扩散。
由于第一区域210用于形成PMOS晶体管，第二区域220用于形成NMOS晶体管，位于第一区域210的功函数层234材料与位于第二区域220的功函数层234材料不同。本实施例中，所述第一区域210的功函数层234材料包括P型功函数材料，例如TiN；述第二区域220的功函数层234材料包括N型功函数材料，例如包括TiAl。
本实施例中，所述栅极的具体形成步骤包括：在栅介质膜230表面形成覆盖膜；在所述覆盖膜表面形成P型功函数膜；去除第二区域220的P型功函数膜；在去除第二区域220的P型功函数膜之后，回刻蚀所述P型功函数膜，去除介质层203表面的P型功函数膜；在去除介质层203表面的P型功函数膜之后，在所述覆盖膜和第一区域210的功函数层234表面形成N型功函数膜；在所述N型功函数膜表面形成金属栅膜，所述金属栅膜填充满所述第一开口211和第二开口221；平坦化所述金属栅膜、P型功函数膜、N型功函数膜、覆盖膜和栅介质膜230，直至暴露出介质层203表面为止，形成栅介质层231、覆盖层233、功函数层234和金属栅232。
在回刻蚀所述P型功函数膜时，还能够去除靠近第一开口211顶部侧壁表面的部分P型功函数膜，使第一开口211顶部的尺寸增大，有利于后续在第一开口211内形成致密均匀的N型功函数膜和金属栅膜。
请参考图6，回刻蚀所述初始栅极，使所述初始栅极的表面低于所述介质层203表面，形成所述栅极207。
由于所述栅极207表面低于介质层203表面，后续能够以自对准工艺形成阻挡层和第一应力层，从而避免了因栅极207尺寸过小而造成的工艺对准偏差问题，降低了对光刻和刻蚀工艺的高精度要求。
所述回刻蚀初始栅极的工艺为干法刻蚀工艺或湿法刻蚀工艺；所述干法刻蚀工艺能够为各向同性的刻蚀工艺或各向异性的刻蚀工艺。
在本实施例中，采用干法刻蚀工艺回刻蚀所述初始栅极；所述回刻蚀工艺的参数包括：气压为2毫托～10毫托，气体包括CF4、HBr和He，流量为50sccm～400sccm，功率为100W～600W。
后续在第一区域210的栅极207表面形成填充满所述第一开口211的阻挡层。以下对所述阻挡层的形成步骤进行说明。
请参考图7，在所述介质层203和栅极207表面形成阻挡膜208。
所述阻挡膜208的表面高于所述介质层203的表面。所述阻挡膜208的材料为无氢介质材料或少氢介质材料，因此，所述阻挡膜208不会向所述栅极207以及栅介质层231输送氢离子，从而避免了氢离子在界面层235与鳍部201的接触界面出形成电荷陷阱的问题，保证了第一区域210形成的PMOS晶体管的性能稳定。
而且，由所述阻挡膜208形成的阻挡层能够使所述栅极207与后续形成的应力膜相互隔离，从而避免了应力膜内的氢离子污染所述栅极207、栅介质层231和界面层235。
在本实施例中，所述阻挡膜208的材料为少氢介质材料，在所述少氢介质材料中，氢离子的原子百分比浓度小于0.5％。所述少氢介质材料包括少氢SiN、少氢SiON、或少氢SiOCN。
在本实施例中，所述阻挡膜208的材料为少氢SiON；所述挡膜208的形成工艺参数包括：气压为5毫托～20毫托，气体包括SiH4、NH3和O2，流量为200sccm～1000sccm，功率为150W～300W。
请参考图8，平坦化所述阻挡膜208；去除第二区域220的阻挡膜208，在第一区域210的栅极207表面形成阻挡层280。
所述平坦化工艺为化学机械抛光工艺。在本实施例中，在所述化学机械抛光工艺之后，所述阻挡膜208的表面高于所述介质层203的表面。在所述化学机械抛光工艺之后，刻蚀去除第二区域220的阻挡膜208，形成所述阻挡层208。
所述刻蚀第二区域220的阻挡膜208的工艺为各向同性的干法刻蚀工艺、各向异性的干法刻蚀工艺或湿法刻蚀工艺。其中，采用各向同性的干法刻蚀工艺或湿法刻蚀工艺时，对于介质层203表面以及栅极207的顶部表面损伤较小。
在本实施例中，由于第一区域210的介质层203表面的阻挡膜208为被完全去除，使得栅极207表面的阻挡层208厚度较厚，所述阻挡层208对于隔离后续形成的应力膜和第一区域210的栅极207的能力更强，能够进一步避免氢离子向第一区域210的栅极207内扩散。
在另一实施例中，采用化学机械抛光工艺平坦化所述阻挡膜直至暴露出所述介质层表面，在第一区域的栅极顶部表面形成阻挡层。
后续在第二区域220的栅极207表面形成填充满所述第二开口221的第一应力层，所述第一应力层内具有氢离子。以下对所述第一应力层的形成步骤进行说明。
请参考图9，在所述介质层203表面和第二区域220的栅极207表面形成应力膜209。
所述应力膜209的材料为应力氮化硅材料；所述应力膜209的形成工艺为化学气相沉积工艺，工艺参数包括：气压为4毫托～10毫托，气体包括SiH4和NH3，流量为150sccm～600Sccm，功率为120W～250W。
在所述应力氮化硅材料中具有氢离子，后续通过排除所述氢离子能够使所述应力膜209形成的第一应力层发生形变，而所述第一应力层的形变能够通过第二区域220的栅极207传递至鳍部内，从而使第二区域220的栅极207底部的沟道区内具有应力，所述应力能够提高电子的迁移率，从而提高第二区域220形成的NMOS晶体管的性能。
在本实施例中，所述第一区域210用于形成PMOS晶体管，因此，第一区域210的栅极207表面无需形成应力层，否则所述应力层所施加的应力会降低空穴的载流子迁移率，造成PMOS晶体管的性能下降。而且，所述应力膜209内的氢离子会污染第一区域210的栅极207、栅介质层231和界面层235，在所述界面层235和鳍部201的接触界面处形成电荷陷阱，使得PMOS晶体管产生负偏压温度不稳定性效应，导致PMOS晶体管的性能下降。
而所述第一区域210的栅极207顶部表面具有所述阻挡膜280覆盖，所述阻挡膜280能够隔离所述应力膜209与所述栅极207，避免所述应力层209内的氢离子污染第一区域210的栅极207，保证了第一区域210形成的PMOS晶体管性能稳定、可靠性提高。
请参考图10，平坦化所述应力膜209直至暴露出所述介质层203表面，形成所述第一应力层290。
所述平坦化工艺为化学机械抛光工艺。在本实施例中，所述第一区域210的介质层203表面具有阻挡层280，所述化学机械抛光工艺还对介质层203表面的阻挡层280进行抛光，直至暴露出第一区域210和第二区域220的介质层203表面为止。
所述第一应力层290用于对第二区域220形成的NMOS晶体管施加应力，提高NMOS晶体管的载流子迁移率。
在形成所述第一应力层290之后，进行退火工艺。所述退火工艺用于排出所述第一应力层290内的氢离子，使得第一应力层290的体积变小，所述第一应力层290发生形变。所述第一应力层290因形变而产生应力，所述应力能够经第二区域220的栅极207传递到鳍部201内，使得第二区域220的栅极207底部的沟道区受到应力作用，所述沟道区内的应力能够提高电子的迁移率，从而提高NMOS晶体管的性能，减少NMOS晶体管漏电流。
所述退火工艺能够为尖峰退火(spike anneal)，所述尖峰退火的参数包括：温度为850摄氏度～1050摄氏度，气体为N2。
综上，本实施例中，在第二区域的栅极表面形成第一应力层，所述第一应力层用于向位于第二区域栅极底部的衬底提供应力，以提高第二区域栅极底部的沟道区应力，以此抑制漏电流，提高第二区域的晶体管性能。所述第一应力层内具有氢离子，通过排出所述氢离子，能够使所述第一应力层收缩，以此向所述栅极提供应力，并使所述应力传递到衬底内。而对于第一区域的晶体管来说，所述第一应力层的材料会降低第一区域的晶体管性能。因此，在所述第一区域的栅极表面形成阻挡层，所述阻挡层能够用于保护所述第一区域的栅极；所述阻挡层用于防止在形成第一应力层的过程中，第一应力层内的氢离子向第一区域的栅极扩散，以此避免第一区域的晶体管性能下降，防止第一区域的晶体管发生负偏压不稳定性效应。并且，所述阻挡层能够防止第一应力层向第一区域的栅极提供应力，避免所述应力造成第一区域晶体管性能下降的问题。
而且，所述阻挡层的材料为无氢介质材料或少氢介质材料；所述少氢介质材料包括少氢SiN、少氢SiON、或少氢SiOCN。由于所述阻挡层内不具有氢离子或具有少量的氢离子，所述阻挡层能够保护第一区域的栅极，所述阻挡层不易向栅介质层和衬底之间界面处输送氢离子，从而避免了第一区域晶体管性能下降的问题。
相应的，本发明实施例还提供采用上述方法形成的半导体结构，请继续参考图10，包括：
衬底200，所述衬底200包括第一区域210和第二区域220，所述衬底200表面具有介质层203；
位于第一区域210的介质层203内的第一开口；
位于第二区域220的介质层203内的第二开口；
位于所述第一开口和第二开口的底部表面的栅介质层231；
位于所述栅介质层231表面的栅极207，所述栅极207的顶部表面低于所述介质层203的表面；
位于第一区域210的栅极207表面的阻挡层280，所述阻挡层280填充满所述第一开口；
位于第二区域220的栅极207表面的第一应力层290，所述第一应力层290填充满所述第二开口，所述第一应力层290内具有氢离子。
以下将结合附图进行说明。
在本实施例中，所述第一区域210具有PMOS晶体管，所述第二区域220具有NMOS晶体管。
在本实施例中，所述第一区域210和第二区域220的晶体管为鳍式场效应晶体管。所述衬底包括：基底200、位于基底200表面的鳍部201、以及位于基底200表面的隔离层202，所述隔离层202覆盖鳍部201的部分侧壁表面；所述伪栅极结构横跨于所述鳍部201表面，且所述伪栅极结构覆盖所述鳍部201的部分侧壁和顶部表面。
在其它实施例中，所述第一区域和第二区域形成的晶体管为平面晶体管，所述衬底为平面基底。
在本实施例中，所述栅极207和栅介质层231的侧壁表面还具有侧墙206。所述栅极207、栅介质层231和侧墙206两侧的鳍部201内还具有第二应力层204；第一区域210的第二应力层204的材料为硅锗，第二区域220的第二应力层材料为碳化硅。
所述栅极207包括金属栅232；所述栅极207还包括：位于第一开口和第二开口侧壁表面和底部的栅介质层231表面的覆盖层233；位于覆盖层233表面的功函数层234；所述金属栅232位于所述功函数层234表面。所述覆盖层233的材料包括TiN、TaN中的一种或两种；位于第一区域210的功函数层234材料与位于第二区域220的功函数层234材料不同。在本实施例中，所述第一区域210的功函数层234材料包括P型功函数材料，例如TiN；述第二区域220的功函数层234材料包括N型功函数材料，例如包括TiAl。
所述阻挡层280的材料为少氢介质材料，在所述少氢介质材料中，氢离子的原子百分比浓度小于0.5％。所述少氢介质材料包括少氢SiN、少氢SiON、或少氢SiOCN。所述应力层290的材料为应力氮化硅材料，在所述应力氮化硅材料中具有氢离子。
综上，本实施例中，所述第一应力层用于向位于第二区域的栅极底部的衬底提供应力，以提高第二区域栅极底部的沟道区的应力，以此抑制漏电流，提高第二区域的晶体管性能。所述第一应力层内具有氢离子，通过排出所述氢离子，能够使所述第一应力层收缩，以此向所述栅极提供应力，并使所述应力传递到衬底内。在所述第一区域内，由于所述栅极表面具有阻挡层，所述阻挡层能够用于保护所述第一区域的栅极，防止在形成第一应力层的过程中，第一应力层内的氢离子想第一区域的栅极扩散，以此避免第一区域的晶体管性能下降，防止第一区域的晶体管发生负偏压不稳定性效应。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种半导体结构的形成方法，其特征在于，包括：
提供衬底，所述衬底包括第一区域和第二区域，所述衬底的第一区域和第二区域表面分别具有伪栅极结构，所述衬底表面具有介质层，所述介质层覆盖所述伪栅极结构的侧壁，且所述介质层表面与所述伪栅极结构的顶部表面齐平；
去除所述伪栅极结构，在第一区域的介质层内形成第一开口，在第二区域的介质层内形成第二开口；
在所述第一开口和第二开口的底部表面形成栅介质层；
在所述栅介质层表面形成栅极，所述栅极的顶部表面低于所述介质层的表面；
在第一区域的栅极表面形成阻挡层；
在第二区域的栅极表面形成第一应力层，所述第一应力层内具有氢离子。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述阻挡层的材料为无氢介质材料或少氢介质材料；所述少氢介质材料包括少氢SiN、少氢SiON、或少氢SiOCN；所述少氢介质材料内氢离子的原子百分比浓度小于0.5％。
3.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一应力层的材料为应力氮化硅材料；在形成所述第一应力层之后，进行退火工艺，使所述第一应力层发生形变，使第一应力层向第二区域的栅极施加应力。
4.如权利要求1所述的半导体结构的形成方法，其特征在于，所述阻挡层的形成步骤包括：在所述介质层和栅极表面形成阻挡膜；平坦化所述阻挡膜；去除第二区域的阻挡膜。
5.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一应力层的形成步骤包括：在所述介质层表面和第二区域的栅极表面形成应力膜；平坦化所述应力膜直至暴露出所述介质层表面，形成所述第一应力层。
6.如权利要求5所述的半导体结构的形成方法，其特征在于，所述第一应力层在形成所述阻挡层之后形成，所述应力膜还位于所述阻挡层表面，所述平坦化工艺暴露出所述介质层和阻挡层表面。
7.如权利要求1所述的半导体结构的形成方法，其特征在于，还包括：位于所述伪栅极结构两侧衬底内的源漏区，所述介质层位于所述源漏区表面。
8.如权利要求7所述的半导体结构的形成方法，其特征在于，所述源漏区的形成步骤包括：在所述伪栅极结构两侧的衬底内形成第二应力层；在所述第二应力层内掺杂离子，形成源漏区。
9.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一区域的源漏区内掺杂有P型离子；所述第二区域的源漏区内掺杂有N型离子。
10.如权利要求1所述的半导体结构的形成方法，其特征在于，所述栅介质层还位于所述第一开口和第二开口的侧壁表面；所述栅介质层和衬底之间还具有界面层；所述界面层的材料为氧化硅。
11.如权利要求10所述的半导体结构的形成方法，其特征在于，所述栅介质层的形成步骤包括：在所述介质层表面、第一开口的侧壁和底部表面、以及第二开口的侧壁和底部表面形成栅介质膜；平坦化所述栅介质膜直至暴露出所述介质层表面。
12.如权利要求1所述的半导体结构的形成方法，其特征在于，所述栅极包括金属栅；所述金属栅的材料包括铜、钨、铝或银。
13.如权利要求12所述的半导体结构的形成方法，其特征在于，所述栅极还包括：位于第一开口和第二开口侧壁表面和底部的栅介质层表面的覆盖层；位于覆盖层表面的功函数层；所述金属栅位于所述功函数层表面；所述覆盖层的材料包括TiN、TaN中的一种或两种。
14.如权利要求13所述的半导体结构的形成方法，其特征在于，位于第一区域的功函数层材料与位于第二区域的功函数层材料不同；所述第一区域的功函数层材料包括TiN；述第二区域的功函数层材料包括TiAl。
15.如权利要求1所述的半导体结构的形成方法，其特征在于，所述栅极的形成步骤包括：在所述第一开口和第二开口内形成初始栅极，所述初始栅极的顶部表面与所述介质层表面齐平；回刻蚀所述初始栅极，使所述初始栅极的表面低于所述介质层表面，形成所述栅极。
16.如权利要求1所述的半导体结构的形成方法，其特征在于，所述伪栅极结构包括伪栅极层；所述伪栅极层的材料为多晶硅。
17.如权利要求16所述的半导体结构的形成方法，其特征在于，所述伪栅极结构还包括：位于伪栅极层和衬底之间的伪栅介质层；所述伪栅介质层的材料为氧化硅。
18.如权利要求1所述的半导体结构的形成方法，其特征在于，还包括：位于所述伪栅极结构侧壁表面的侧墙，所述介质层位于所述侧墙表面。
19.如权利要求1所述的半导体结构的形成方法，其特征在于，所述衬底包括：基底、位于基底表面的鳍部、以及位于基底表面的隔离层，所述隔离层覆盖鳍部的部分侧壁表面；所述伪栅极结构横跨于所述鳍部表面，且所述伪栅极结构覆盖所述鳍部的部分侧壁和顶部表面。
20.一种采用如权利要求1至19任一项方法所形成的半导体结构，其特征在于，包括：
衬底，所述衬底包括第一区域和第二区域，所述衬底表面具有介质层；
位于第一区域的介质层内的第一开口；
位于第二区域的介质层内的第二开口；
位于所述第一开口和第二开口的底部表面的栅介质层；
位于所述栅介质层表面的栅极，所述栅极的顶部表面低于所述介质层的表面；
位于第一区域的栅极表面的阻挡层，所述阻挡层填充满所述第一开口；
位于第二区域的栅极表面的第一应力层，所述第一应力层填充满所述第二开口，所述第一应力层内具有氢离子。
CN201510465562.8A 2015-07-31 2015-07-31 半导体结构及其形成方法 Active CN106409765B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201510465562.8A CN106409765B (zh) 2015-07-31 2015-07-31 半导体结构及其形成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201510465562.8A CN106409765B (zh) 2015-07-31 2015-07-31 半导体结构及其形成方法

Publications (2)

Publication Number Publication Date
CN106409765A true CN106409765A (zh) 2017-02-15
CN106409765B CN106409765B (zh) 2020-03-10

Family

ID=58007939

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201510465562.8A Active CN106409765B (zh) 2015-07-31 2015-07-31 半导体结构及其形成方法

Country Status (1)

Country Link
CN (1) CN106409765B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110648967A (zh) * 2018-06-26 2020-01-03 中芯国际集成电路制造(北京)有限公司 半导体结构及其形成方法
CN110690109A (zh) * 2018-07-05 2020-01-14 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1819121A (zh) * 2005-02-13 2006-08-16 联华电子股份有限公司 制作超高伸张应力膜以及应变硅晶体管的方法
CN101205607A (zh) * 2006-12-14 2008-06-25 应用材料股份有限公司 增加等离子体增强化学气相沉积电介质薄膜压应力的方法
US20090230427A1 (en) * 2008-03-13 2009-09-17 International Business Machines Corporation Semiconductor devices having tensile and/or compressive stress and methods of manufacturing
CN102376766A (zh) * 2010-08-09 2012-03-14 索尼公司 半导体设备及其制造方法
CN104681597A (zh) * 2013-11-28 2015-06-03 中国科学院微电子研究所 半导体器件及其制造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1819121A (zh) * 2005-02-13 2006-08-16 联华电子股份有限公司 制作超高伸张应力膜以及应变硅晶体管的方法
CN101205607A (zh) * 2006-12-14 2008-06-25 应用材料股份有限公司 增加等离子体增强化学气相沉积电介质薄膜压应力的方法
US20090230427A1 (en) * 2008-03-13 2009-09-17 International Business Machines Corporation Semiconductor devices having tensile and/or compressive stress and methods of manufacturing
CN102376766A (zh) * 2010-08-09 2012-03-14 索尼公司 半导体设备及其制造方法
CN104681597A (zh) * 2013-11-28 2015-06-03 中国科学院微电子研究所 半导体器件及其制造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110648967A (zh) * 2018-06-26 2020-01-03 中芯国际集成电路制造(北京)有限公司 半导体结构及其形成方法
CN110690109A (zh) * 2018-07-05 2020-01-14 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法

Also Published As

Publication number Publication date
CN106409765B (zh) 2020-03-10

Similar Documents

Publication Publication Date Title
CN104821277B (zh) 晶体管的形成方法
US8349675B2 (en) Method for forming a gate electrode
US20150171084A1 (en) Semiconductor Devices and Methods of Manufacture Thereof
CN107591362B (zh) 半导体结构及其形成方法
US20230260793A1 (en) Semiconductor device structure with silicide layer
CN106847893A (zh) 鳍式场效应晶体管的形成方法
US20210358812A1 (en) Semiconductor integrated circuit
CN106373924A (zh) 半导体结构的形成方法
US11652005B2 (en) Semiconductor device with cut metal gate and method of manufacture
CN105633135A (zh) 晶体管及其形成方法
US10861746B2 (en) Method of manufacturing a semiconductor device
TW201916122A (zh) 半導體元件的製造方法
KR102447653B1 (ko) 트랜지스터의 게이트 구조와 그 형성 방법
CN106952816B (zh) 鳍式晶体管的形成方法
CN107039272B (zh) 鳍式晶体管的形成方法
TWI619250B (zh) 半導體結構及其製造方法
CN105990113A (zh) 晶体管及其形成方法
CN108389905B (zh) 半导体结构及其形成方法
CN106711034A (zh) 半导体结构的形成方法
US20230282725A1 (en) Semiconductor Devices and Methods of Forming the Same
CN106486362A (zh) 测试结构及其形成方法、测试方法
CN106409765A (zh) 半导体结构及其形成方法
CN109103102B (zh) 半导体结构及其形成方法
CN109003899B (zh) 半导体结构及其形成方法、鳍式场效应晶体管的形成方法
TWI819349B (zh) 半導體裝置及其製造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant