JP6070680B2 - 半導体装置 - Google Patents
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Description
上記ゲート電極114の側壁には、第1側壁絶縁膜115が形成され、上記ゲート電極114の一方側の上記半導体基板111にはソース側エクステンション領域116が形成され、他方側の上記半導体基板111にはドレイン側エクステンション領域117が形成されている。上記ソース側エクステンション領域116およびドレイン側エクステンション領域117はともに、ゲート電極114端下部側に入り込むように形成されている。
このため、図13(3)に示すように、ソース側エクステンション領域116近傍に発生する電位分布のピークはさらに内側に位置する。なお、この図13(3)は、nFETにおいて、ソースに対してドレインに正電位を印加したときの伝導帯の電位分布を示している。
一方、図13(4)に示すように、第1応力導入層121や第2応力導入層123からチャネル領域112に印加される応力分布のピークは、第2側壁絶縁膜118のソース領域119側およびドレイン領域120側のそれぞれの端部近傍に偏在する。このように、応力導入膜によるチャネル領域の応力分布は不連続となっている(例えば、非特許文献1参照)。このため、チャネル領域112に印加される応力分布のピークは、チャネル領域112とソース側エクステンション領域116の間の不純物境界よりも外側(ソース領域119側)に位置している。
例えば、p型半導体に印加する圧縮応力が高くなるにつれて伝導帯のトップサブバンドへのキャリア充填率が高くなることがシミュレーションによって分かっている。このシミュレーションは、例えば、S.E.Thompson,etal.,“Uniaxial-Process-Induced Strained-Si:Extending the CMOS Roadmap”,IEEE Trans. Electron. Device, Vol.53、pp.1010(2006年)に開示されている。
そのため、応力分布のピーク位置とソース領域近傍の電位分布のピーク位置を重ね合わせることで、チャネル領域に注入されるキャリア量を増やすことができる。
[半導体装置の構成の第1例]
本発明の第1実施の形態に係る半導体装置の構成の第1例を、図1によって説明する。図1では、(1)に概略構成断面図を示し、(2)にキャリア濃度分布を示し、(3)に電位分布を示し、(4)にチャネル領域の応力分布を示す。
例えば、金属層や金属化合物層としては、窒化チタン(TiN)、チタン(Ti)、チタンシリコン(TiSi)、ニッケル(Ni)、ニッケルシリコン(NiSi)、ハフニウム(Hf)、ハフニウムシリサイド(HfSi)、タングステン(W)、タンタル(Ta)、タンタルシリコン(TaSi)、窒化タンタルシリコン(TaSiN)、コバルト(Co)、コバルトシリコン(CoSi)、ルテニウム(Ru)もしくはインジウム(Ir)が挙げられる。本実施例では、一例として、窒化チタン(TiN)膜を用いた。
さらに、本実施例では、ゲート絶縁膜13とゲート電極14のそれぞれを単層膜で形成しているが、しきい値電圧や抵抗値の調整のために、いくつかの材料層を積層して形成してもよい。
なお、上記ゲート絶縁膜13、上記ゲート電極14は、第1側壁絶縁膜15と上記第2側壁絶縁膜18に形成された凹部(後の製造方法で説明する。)内に形成されたものである。
したがって、上記ソース領域19および上記ドレイン領域20は、上記第2側壁絶縁膜18下部にソース側エクステンション領域16、ドレイン側エクステンション領域17を残すように形成されている。
そして上記ソース領域19および上記ドレイン領域20は、それぞれ上記第1応力導入層21に形成されている。
上記第1応力導入層21は、炭素(C)やゲルマニウム(Ge)等とそれらのシリコン化合物からなり、例えば30nm〜100nm程度の厚さで形成されている。そして、チャネル領域12に印加したい応力に応じて、炭素(C)とゲルマニウム(Ge)の含有量が調整される。
例えばPMOSトランジスタの場合にはSiGeを用い、チャネル領域に圧縮応力を発生させる。nMOSトランジスタの場合にはSiCを用い、チャネル領域に引張応力を発生させる。
また、第2側壁絶縁膜18とシリサイド層22を覆うように第2応力導入層23が形成されている。
また、第2応力導入層23の一部または全部を覆うように、層間絶縁膜24が形成されている。上記層間絶縁膜24は、例えばTEOSやNSG等で形成される。この層間絶縁膜24は、応力を強化するために、第2応力導入層23と同材料で形成される場合もある。
このように、半導体装置1は構成されている。
上記半導体装置1では、図1(2a)、(2b)に示すように、pFET、nFETともに、ソース側エクステンション領域16およびドレイン側エクステンション領域17は、チャネル領域12においてゲート電極14の端部より内側にキャリア濃度のピークが位置するように形成されている。
言い換えれば、チャネル領域12におけるソース領域19側のキャリア濃度分布のピークの位置とドレイン領域20側のキャリア濃度分布のピークの位置との間に、ソース領域19側の応力分布のピークとドレイン領域20側の応力分布のピークが位置する。
またソース側エクステンション領域16近傍の電位のピークが、チャネル領域12へ印加される応力分布のピークと重なるようになっている。
例えば、キャリア濃度測定は走査型拡がり抵抗顕微鏡(Scanning Spread Resistance Microscopy:SSRM)や走査型容量顕微鏡像(Scanning Capacitance Microscope:SCM)、応力測定はUV-Raman spectroscopy(例えば、前記非特許文献1参照)やNano-Beam Diffraction(NBD)などといった方法がある。これらの方法を用いることで、ソース側エクステンション領域16近傍の電位(ポテンシャル)分布のピークの位置とチャネル領域12に印加された応力分布のピークの位置を合わせこむことが可能となる。
そして、前記したように、ソース側エクステンション領域16近傍の電位分布のピークがチャネル領域12に印加された応力分布のピークと重なることが重要である。
そのため、ソース側エクステンション領域16とドレイン側エクステンション領域17が非対称な構造となる場合は、ドレイン側エクステンション領域17のキャリア濃度分布のピーク位置がずれる場合もある。
本発明の第2実施の形態に係る半導体装置の構成の第2例を、図2によって説明する。図2では、(1)に概略構成断面図を示し、(2)にキャリア濃度分布を示し、(3)に電位分布を示し、(4)にチャネル領域の応力分布を示す。なお、(2)〜(4)図は、一例としてnFETの場合の波形を示した。
例えば、金属層や金属化合物層としては、窒化チタン(TiN)、チタン(Ti)、チタンシリコン(TiSi)、ニッケル(Ni)、ニッケルシリコン(NiSi)、ハフニウム(Hf)、ハフニウムシリサイド(HfSi)、タングステン(W)、タンタル(Ta)、タンタルシリコン(TaSi)、窒化タンタルシリコン(TaSiN)、コバルト(Co)、コバルトシリコン(CoSi)、ルテニウム(Ru)もしくはインジウム(Ir)が挙げられる。本実施例では、一例として、窒化チタン(TiN)膜を用いた。
さらに、本実施例では、ゲート絶縁膜13とゲート電極14のそれぞれを単層膜で形成しているが、しきい値電圧や抵抗値の調整のために、いくつかの材料層を積層して形成してもよい。
例えば、上記第1側壁絶縁膜15、第2側壁絶縁膜18、第3側壁絶縁膜25には、酸化シリコン(SiO2)膜や窒化シリコン膜等を単層や積層で用いることができる。また、上記第1側壁絶縁膜15は、例えば2nm〜10nm程度の厚さに形成され、上記第2側壁絶縁膜18は、例えば20nm〜100nm程度の厚さに形成されている。また上記第3側壁絶縁膜25は、2nm〜6nm程度の厚さに形成されている。また、これらの側壁絶縁膜は、ゲート容量を低減するために、配線絶縁膜等に用いられる低誘電率膜(Low-k)を用いることもできる。
なお、上記ゲート絶縁膜13、上記ゲート電極14は、上記第2側壁絶縁膜18に形成された凹部(後の製造方法で説明する。)内に形成されたものである。
したがって、上記ソース領域19および上記ドレイン領域20は、上記第2側壁絶縁膜18下部にソース側エクステンション領域16、ドレイン側エクステンション領域17を残すように形成されている。
そして上記ソース領域19および上記ドレイン領域20は、それぞれ上記第1応力導入層21に形成されている。
上記第1応力導入層21は、炭素(C)やゲルマニウム(Ge)等とそれらのシリコン化合物からなり、例えば30nm〜100nm程度の厚さで形成されている。そして、チャネル領域12に印加したい応力に応じて、炭素(C)とゲルマニウム(Ge)の含有量が調整される。
例えばPMOSトランジスタの場合にはSiGeを用い、nMOSトランジスタの場合にはSiCを用いる。
また、第2側壁絶縁膜18とシリサイド層22を覆うように第2応力導入層23が形成されている。
また、第2応力導入層23の一部または全部を覆うように、層間絶縁膜24が形成されている。上記層間絶縁膜24は、例えばTEOSやNSG等で形成される。この層間絶縁膜24は、応力を強化するために、第2応力導入層23と同材料で形成される場合もある。
このように、半導体装置2は構成されている。
本発明の第2実施の形態に係る半導体装置の構成の第3例を、図3によって説明する。図3では、(1)に概略構成断面図を示し、(2)にキャリア濃度分布を示し、(3)に電位分布を示し、(4)にチャネル領域の応力分布を示す。なお、(2)〜(4)図は、一例としてnFETの場合の波形を示した。
例えば、金属層や金属化合物層としては、窒化チタン(TiN)、チタン(Ti)、チタンシリコン(TiSi)、ニッケル(Ni)、ニッケルシリコン(NiSi)、ハフニウム(Hf)、ハフニウムシリサイド(HfSi)、タングステン(W)、タンタル(Ta)、タンタルシリコン(TaSi)、窒化タンタルシリコン(TaSiN)、コバルト(Co)、コバルトシリコン(CoSi)、ルテニウム(Ru)もしくはインジウム(Ir)が挙げられる。本実施例では、一例として、窒化チタン(TiN)膜を用いた。
さらに、本実施例では、ゲート絶縁膜13とゲート電極14のそれぞれを単層膜で形成しているが、しきい値電圧や抵抗値の調整のために、いくつかの材料層を積層して形成してもよい。
例えばPMOSトランジスタの場合にはSiGeを用い、nMOSトランジスタの場合にはSiCを用いる。
上記第2応力導入層23上に層間絶縁膜24が形成されている。
このように、半導体装置3は構成されている。
[半導体装置の製造方法の第1例]
本発明の第2実施の形態に係る半導体装置の製造方法の第1例を、図4〜図6の製造工程断面図によって説明する。この製造方法は、前記第1例の半導体装置1を製造する一例である。
次に、上記レジストパターンをエッチングマスクに用いたドライエッチング法によって、上記ハードマスク膜44をエッチングしてハードマスク45を形成する。
次に、上記レジストパターンを除去した後、ハードマスク45をエッチングマスクとしてダミーゲート電極膜43とダミー絶縁膜42をエッチングして、ダミーゲート電極46、ダミーゲート絶縁膜47を形成する。このとき、レジストパターンを除去せずに、ダミーゲート電極膜43とダミー絶縁膜42をエッチングする場合もある。
このようにして、下層よりダミーゲート絶縁膜47、ダミーゲート電極46、ハードマスク45からなるダミーゲートパターン41が形成される。
上記ダミー側壁絶縁膜48は、例えば窒化シリコン膜やSiO2膜、TEOS(Tetra Ethyl Ortho Silicate)膜、NSG膜で形成され、例えば50nm〜150nm程度の厚さに形成される。その成膜方法は、例えばCVD法による。
また、素子分離領域(図示せず)を形成している場合は、素子分離領域を構成する材料との選択比もできるだけ高くしておくことが望ましい。この時、半導体基板11に50nm〜100nm程度の溝49を形成する。
その後、上記溝49内へ選択的に第1応力導入層21を形成する。第1応力導入層21は、例えば、圧縮応力を導入する際にはシリコンゲルマニウム(SiGe)、引っ張り応力を導入する際には炭化シリコン(SiC)を選択エピタキシャル成長法にて形成する。そのエピタキシャル成長の堆積厚は、例えば50nm〜200nm程度とする。
なお、本例では第1側壁絶縁膜15を用いているが、第1側壁絶縁膜15を形成しない場合もある。
また、トランジスタ形成時に、チャネル領域12に印加する応力の分布を事前に把握しておき、その応力分布のピークとソース側エクステンション領域16近傍に形成させる電位分布のピークの位置が重なるように、上記イオン注入により不純物を導入する。その際、前述した第1側壁絶縁膜15の膜厚を調整する場合もある。
例えば、本実施例では、n型不純物にはヒ素(As)等を用い、1keV〜2keVのエネルギーで7×1014cm-2〜2×1015cm-2程度のドーズ量で注入する。
また、p型不純物には、フッ化ボロン(BF2)等を用い、1keV〜3keVのエネルギーで8×1014cm-2〜3×1015cm-2程度のドーズ量で注入する。
その際、それぞれの不純物は半導体基板11に対して例えば0度の注入角度(半導体基板11表面に対して鉛直方向)で注入する。
上記第2側壁絶縁膜18となる絶縁膜は、例えば窒化シリコン膜、TEOS、NSG、SiO2等により形成され、例えば20nm〜100nm程度の厚さでけされるその成膜方法は、例えばCVD法による。上記第2側壁絶縁膜18は1層の絶縁膜で形成されているが、絶縁膜を複数層に積層して形成することもできる。
その後、アニール処理を行って、上記ソース側エクステンション領域16、上記ドレイン側エクステンション領域17、上記ソース領域19および上記ドレイン領域20に注入された不純物を活性化する。この活性化により、不純物が拡散してダミーゲート電極46のゲート長方向の端部下方までソース側エクステンション領域16およびドレイン側エクステンション領域17が広がっていく。この活性化アニールは、例えば1000℃〜1100℃程度の急速熱処理(RTA)により行う。
上記ソース側エクステンション領域16と上記ドレイン側エクステンション領域17の位置は、この活性化により最終的な位置が決定する。このため、上記アニール条件は、ソース側エクステンション領域16と上記ドレイン側エクステンション領域17の形成時のイオン注入条件とチャネル領域12に印加される応力に合わせて調整される。
すなわち、チャネル領域12へ印加される応力分布のピークが、後に形成されるゲート電極の端部より内側で上記ソース側エクステンション領域16の近傍の電位分布のピークと重なるようにする。
上記第2応力導入層23は、1.5GPa〜2.2GPa程度の引張応力や圧縮応力を持った膜で形成される。例えば30nm〜70nm程度の膜厚の窒化シリコンで形成される。
また、上記層間絶縁膜24は、例えばTEOSやNSG等で形成される。この層間絶縁膜24は、応力を強化するために、第2応力導入層23と同材料で形成する場合もある。
その後、化学的機械研磨(CMP)法によって、上記余剰な上記ゲート電極形成膜51、ゲート絶縁膜13等を除去して、凹部50の内部に、上記ゲート絶縁膜13を介してゲート電極14を形成する。
上記ゲート絶縁膜13は、酸化ハフニウム(HfO2)、酸化アルミニウムハフニウム(HfAlO2)、酸化シリコンハフニウム(HfSiO)、酸化タンタル(Ta2O5)や酸化アルミニウム(Al2O3)、酸化ジルコニウム(ZrO2)等の高誘電率(High-k)膜、酸化シリコン(SiO2)または酸窒化シリコン(SiON)で形成される。その膜厚は1nm〜3nm程度に形成される。また成膜方法は、例えば原子層堆積(Atomic layer deposition :ALD)法や化学的気相成長(CVD)法を用いる。また、酸化シリコンを形成する場合には熱酸化法を用いることもできる。さらに、各膜を積層にして用いることもできる。本実施例では、酸化ハフニウム(HfO2)を用いた。
さらに、本実施例では、ゲート絶縁膜13とゲート電極14のそれぞれを単層膜で形成しているが、いくつかの材料層を積層して形成することもできる。
また、上記第2応力導入層23、上記層間絶縁膜24等の上部に形成されている上記ゲート電極14やゲート絶縁膜13の除去には、化学的機械研磨(CMP)法を用いる。
また、上記ゲート電極14を多結晶シリコンで形成した場合は、ゲート電極14上にシリサイド層を形成する場合もある。
上記のように製造することで、チャネル領域12に印加される応力分布のピークは、ソース側エクステンション領域16のキャリア濃度分布のピークよりも内側に位置して、ゲート電極14のゲート長方向の端部から15nm程度入り込んだところで、ソース側エクステンション領域16近傍に発生するポテンシャル分布のピークと重なる。
上記のように、半導体装置1は形成される。
本発明の第2実施の形態に係る半導体装置の製造方法の第2例を、図7の製造工程断面図によって説明する。この製造方法は、前記第2例の半導体装置2を製造する一例である。
また、上記側壁絶縁膜形成膜52は、例えば、SiO2、TEOS、NSG、窒化シリコンで形成され、例えば化学的気相成長(CVD)法によって形成される。さらに、上記凹部50の幅や上記側壁絶縁膜形成膜52の膜厚は、チャネル領域12に印加される応力により調整可能であり、この例に示したものに限定されるものではない。
その後、化学的機械研磨(CMP)法によって、上記余剰な上記ゲート電極形成膜51、ゲート絶縁膜13等を除去して、凹部50の内部に、上記ゲート絶縁膜13を介してゲート電極14を形成する。
上記ゲート絶縁膜13は、酸化ハフニウム(HfO2)、酸化アルミニウムハフニウム(HfAlO2)、酸化シリコンハフニウム(HfSiO)、酸化タンタル(Ta2O5)や酸化アルミニウム(Al2O3)、酸化ジルコニウム(ZrO2)等の高誘電率(High-k)膜、酸化シリコン(SiO2)または酸窒化シリコン(SiON)で形成される。その膜厚は1nm〜3nm程度に形成される。また成膜方法は、例えば原子層堆積(Atomic layer deposition :ALD)法や化学的気相成長(CVD)法を用いる。また、酸化シリコンを形成する場合には熱酸化法を用いることもできる。さらに、各膜を積層にして用いることもできる。本実施例では、酸化ハフニウム(HfO2)を用いた。
また、上記第2応力導入層23、上記層間絶縁膜24等の上部に形成されている上記ゲート電極14やゲート絶縁膜13の除去には、化学的機械研磨(CMP)法を用いる。
また、上記ゲート電極14を多結晶シリコンで形成した場合は、ゲート電極14上にシリサイド層を形成する場合もある。このようにすることで、チャネル領域12に印加される応力分布のピークは、ソース側エクステンション領域16のキャリア濃度分布のピークよりも内側に位置して、ゲート電極14のゲート長方向の端部から15nm程度入り込んだところで、ソース側エクステンション領域16近傍に発生するポテンシャル分布のピークと重なる。
上記のように、半導体装置2は形成される。
本発明の第2実施の形態に係る半導体装置の製造方法の第3例を、図8〜図9の製造工程断面図によって説明する。この製造方法は、前記第3例の半導体装置3を製造する一例である。
上記ゲート絶縁膜14は、酸化ハフニウム(HfO2)、酸化アルミニウムハフニウム(HfAlO2)、酸化シリコンハフニウム(HfSiO)、酸化タンタル(Ta2O5)や酸化アルミニウム(Al2O3)、酸化ジルコニウム(ZrO2)等の高誘電率(High-k)膜、酸化シリコン(SiO2)または酸窒化シリコン(SiON)で形成される。その膜厚は1nm〜3nm程度に形成される。また成膜方法は、例えば原子層堆積(Atomic layer deposition :ALD)法や化学的気相成長(CVD)法等を用いる。また、酸化シリコンを形成する場合には熱酸化法を用いることもできる。さらに、各膜を積層にして用いることもできる。本実施例では、酸窒化シリコン膜を用いた。
次に、レジストパターンをマスクとしてドライエッチング法などにより、ハードマスク膜54をエッチングしてハードマスク45を形成する。
その後、レジストパターンを除去して、上記ハードマスク45をマスクとしてゲート電極膜53とゲート絶縁膜13をエッチングする。
なお、レジストパターンを除去せずに、ゲート電極膜53とゲート絶縁膜13をエッチングする場合もある。
このようにして、半導体基板11上にゲート絶縁膜13を介してゲート電極14を形成する。
上記ダミー側壁絶縁膜48は、例えば窒化シリコン膜や窒化シリコン膜、TEOS(Tetra Ethyl Ortho Silicate)膜、NSG膜、酸化シリコン(SiO2)膜で形成され、例えば1nm〜10nm程度の厚さに形成される。その成膜方法は、例えばCVD法による。
また、素子分離領域(図示せず)を形成している場合は、素子分離領域を構成する材料との選択比もできるだけ高くしておくことが望ましい。この時、半導体基板11に50nm〜100nm程度の溝49を形成する。
その後、上記溝49内へ選択的に第1応力導入層21を形成する。第1応力導入層21は、例えば、圧縮応力を導入する際にはシリコンゲルマニウム(SiGe)、引っ張り応力を導入する際には炭化シリコン(SiC)を選択エピタキシャル成長法にて形成する。そのエピタキシャル成長の堆積厚は、例えば50nm〜200nm程度とする。
また、この例では、ハードマスク45を除去する際にダミー側壁絶縁膜48も一緒に除去しているが、ダミー側壁絶縁膜48を残しておき、第1側壁絶縁膜15として使用する場合もある。
なお、本例では第1側壁絶縁膜15を用いているが、第1側壁絶縁膜15を形成しない場合もある。
また、トランジスタ形成時に、チャネル領域12に印加する応力の分布を事前に把握しておき、その応力分布のピークとソース側エクステンション領域16近傍に形成させる電位分布のピークの位置が重なるように、上記イオン注入により不純物を導入する。その際、前述した第1側壁絶縁膜15の膜厚を調整する場合もある。
例えば、本実施例では、n型不純物にはヒ素(As)等を用い、1keV〜2keVのエネルギーで7×1014cm-2〜2×1015cm-2程度のドーズ量で注入する。
また、p型不純物には、フッ化ボロン(BF2)等を用い、1keV〜3keVのエネルギーで8×1014cm-2〜3×1015cm-2程度のドーズ量で注入する。
その際、それぞれの不純物は半導体基板11に対して例えば0度の注入角度(半導体基板11表面に対して鉛直方向)で注入する。
上記第2側壁絶縁膜18となる絶縁膜は、例えば窒化シリコン膜、TEOS、NSG、SiO2等により形成され、例えば20nm〜50nm程度の厚さでけされるその成膜方法は、例えばCVD法による。上記第2側壁絶縁膜18は1層の絶縁膜で形成されているが、絶縁膜を複数層に積層して形成することもできる。
すなわち、チャネル領域12へ印加される応力分布のピークが、後に形成されるゲート電極の端部より内側で上記ソース側エクステンション領域16の近傍の電位分布のピークと重なるようにする。
本実施例では、ゲート電極14の最上層に多結晶シリコンを用いているため、ゲート電極14上部にもシリサイド層22が形成される。
しかし、ゲート電極14に金属膜や合金膜を使用する場合には、ゲート電極14上部にシリサイド層22を形成しない場合もある。
上記第2応力導入層23は、1.5GPa〜2.2GPa程度の引張応力や圧縮応力を持った膜で形成される。例えば30nm〜70nm程度の膜厚の窒化シリコンで形成される。
また、上記層間絶縁膜24は、例えばTEOSやNSG等で形成される。この層間絶縁膜24は、応力を強化するために、第2応力導入層23と同材料で形成する場合もある。
また、図示していないが、上記ゲート電極14と各シリサイド層22に配線層を接続し、この配線層から電位が供給できるようにする。
このようにすることで、チャネル領域12に印加される応力分布のピークは、ソース側エクステンション領域16のキャリア濃度分布のピークよりも内側に位置して、ゲート電極14のゲート長方向の端部から15nm程度入り込んだところで、ソース側エクステンション領域16近傍に発生するポテンシャル分布のピークと重なる。
上記のように、半導体装置3は形成される。
図10は、チャネル領域12に応力を印加した半導体装置1のキャリアに対する移動度向上率とキャリア速度向上率の関係を示している。
図11は、図10に示した各プロットの傾き値を示している。
参考文献1と参考文献2は、前記図13によって説明した従来技術を用いて作製した半導体装置の結果を表している。
上記参考文献1は、L.Washington et al., “pMOSFET with 200% Mobility enhancement Induced by Multiple stressors”, Electron Device Letters, vol. 27-6, pp.511 (2006年)である。
上記参考文献2:A. Khakifirooz et al., “Transistor Performance Scaling: The Role of Virtural Source Velocity and Its Mobility Dependence”, IEDM Tech. Dig., pp.667 (2006年)である。
これは、実施例1の半導体装置1の方がチャネルに印加された応力による移動度の向上率に対してキャリア速度の向上率が大きくなっていることを示している。チャネル領域12に印加される応力分布のピーク位置とソース側エクステンション領域16近傍の電位分布のピーク位置とが重なり合うことにより、キャリア速度が向上している。この効果により、飽和電流特性も向上させることができる。
図12は、半導体装置2および半導体装置3のそれぞれpFETとして形成して、第1応力導入層21と第2応力導入層23によりチャネル領域12へ印加された応力の分布を、シミュレーションにより求めた結果である。
第1応力導入層21および第2応力導入層23はぞれぞれに圧縮歪膜を使用しており、その結果、チャネル領域12に圧縮応力が印加されている。
この場合、応力導入層(第1応力導入層21、第2応力導入層23)よりチャネル領域12へ印加される応力分布のピークは、ゲート電極14の端部より100nm程度内側(ゲート電極14側)に位置している。
このため、実施例2の半導体装置2に示すように、第3側壁絶縁膜25の膜厚を調整することで、ゲート電極14のゲート長を短くしながら、ゲート電極14の端部下方より内側に応力分布のピークを偏在させることができる。
第1応力導入層21をゲート電極14の端部へ近づける構造を用いたことにより、ゲート電極14の端部より内側に応力分布のピークを発生させることができる。
Claims (4)
- 半導体基板に形成されたチャネル領域と、
前記チャネル領域の一方側に形成されたソース側エクステンション領域と、
前記チャネル領域の他方側に形成されたドレイン側エクステンション領域と、
前記ソース側エクステンション領域を介して前記チャネル領域の一方側に形成されたソース領域と、
前記ドレイン側エクステンション領域を介して前記チャネル領域の他方側に形成されたドレイン領域と、
前記チャネル領域上にゲート絶縁膜を介して形成されたゲート電極と、
前記半導体基板内で、前記ソース領域及び前記ドレイン領域の少なくともいずれか一方の下部から、前記ゲート電極の下方まで延在して形成されている応力導入層と、を有し、
前記ソース側エクステンション領域及び前記ドレイン側エクステンション領域が、前記ソース領域及び前記ドレイン領域の少なくともいずれか一方から、前記ゲート電極の下方まで延在して形成され、
前記チャネル領域と前記ソース領域とのpn接合境界と、前記チャネル領域と前記ドレイン領域とのpn接合境界の間に、前記ソース領域側の応力分布のピークと前記ドレイン領域側の応力分布のピークが位置し、
前記ソース領域側の応力分布のピークが、動作電圧の印加時の電位分布のピークと重なる
半導体装置。 - 前記ゲート電極の側面に形成された第1側壁絶縁膜と、前記第1側壁絶縁膜の外周に設けられた第2側壁絶縁膜と、前記第1側壁絶縁膜に形成された凹部と、を有し、前記凹部内に前記ゲート絶縁膜を介して前記ゲート電極が形成されている請求項1に記載の半導体装置。
- 前記第2側壁絶縁膜と前記ソース領域及び前記ドレイン領域とを覆って形成されている第2応力導入層を有する請求項2に記載の半導体装置。
- 前記半導体基板はシリコンからなり、前記応力導入層は、シリコンゲルマニウム又は炭化シリコンからなる請求項1から3のいずれかに記載の半導体装置。
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