JP5193583B2 - フィン型トランジスタ - Google Patents
フィン型トランジスタ Download PDFInfo
- Publication number
- JP5193583B2 JP5193583B2 JP2007324408A JP2007324408A JP5193583B2 JP 5193583 B2 JP5193583 B2 JP 5193583B2 JP 2007324408 A JP2007324408 A JP 2007324408A JP 2007324408 A JP2007324408 A JP 2007324408A JP 5193583 B2 JP5193583 B2 JP 5193583B2
- Authority
- JP
- Japan
- Prior art keywords
- gate electrode
- fin
- insulating layer
- finfet
- type transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000000463 material Substances 0.000 claims description 25
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 16
- 239000000758 substrate Substances 0.000 claims description 14
- 239000004065 semiconductor Substances 0.000 claims description 9
- 229920005591 polysilicon Polymers 0.000 claims description 7
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 6
- 239000002184 metal Substances 0.000 claims description 6
- 150000001875 compounds Chemical class 0.000 claims description 2
- 239000010410 layer Substances 0.000 description 46
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 16
- 229910052710 silicon Inorganic materials 0.000 description 16
- 239000010703 silicon Substances 0.000 description 16
- 238000000034 method Methods 0.000 description 9
- 230000000694 effects Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 239000012535 impurity Substances 0.000 description 4
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 3
- 229910010271 silicon carbide Inorganic materials 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000007790 scraping Methods 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 238000009751 slip forming Methods 0.000 description 1
- 239000002699 waste material Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
- H01L29/7845—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being a conductive material, e.g. silicided S/D or Gate
Description
本発明はフィン型トランジスタに関するものである。
プレーナ型ＦＥＴのチャネル領域に応力を付加し、反転層中のキャリア移動度を向上する試みがなされている。応力を付加する方法として、ドレイン・ソース領域の一部を削り取り、そこに格子定数の異なる半導体を埋める事によりチャネル領域に応力を付加する方法（特許文献１）などが用いられている。
しかし、フィン型のＭＯＳトランジスタ（以下ＦｉｎＦＥＴ）では、フィンの一部に格子定数の異なる材料を埋め込む事は可能であるが、効果的にチャネル部に応力を与える事は難しい。
よって、従来の技術では応力によってＦｉｎＦＥＴのチャネル内部のキャリア移動度を効果的に向上させる事は困難であった。
特開２００７−１２９２３５号公報
本発明は、フィン内部のチャネル部に垂直応力を与える事が可能なフィン型トランジスタを提供する事を目的とする。
本発明の一態様によるフィン型トランジスタは、基板と、前記基板上に形成される複数の半導体フィンと、前記半導体フィン内のチャネル領域を覆うゲート電極と、前記ゲート電極と少なくともその両側面が接し、その両側面の側に存在する前記半導体フィンに対し応力源となる導電性の埋め込み部材とを備える事を特徴とする。
本発明によれば、フィン内部のチャネル部に垂直応力を与える事が可能な、フィン型トランジスタを提供する事ができる。
[第１の実施の形態]
図１（ａ）は、第１の実施の形態に係るＦｉｎＦＥＴの構成図である。
図１（ａ）は、第１の実施の形態に係るＦｉｎＦＥＴの構成図である。
シリコンウェハ１０上に酸化膜（ＳｉＯ２）の絶縁層１１が形成され、その絶縁層１１の上面に、２つのフィン２０、２１がＸ方向が長手方向となるように形成される。フィン２０、２１は、例えばシリコンなどの半導体材料から形成される。第１の実施の形態に係るＦｉｎＦＥＴは、シリコンウェハ１０とフィン２０、２１が絶縁層１１を分断し結合されるバルク型の基板１２で構成される。
フィン２０、２１の上面には絶縁層２２、２３が形成され、絶縁層２２、２３は、例えばシリコン窒化膜（ＳｉＮ）から形成される。ゲート電極３０は、フィン２０の上面と両側面を覆うように形成された第１ゲート電極３０Ａと、フィン２１の上面と両側面を覆うように形成された第２ゲート電極３０Ｂとを連続的にＹ方向に延びるように形成してなる。ゲート電極３０は、例えばポリシリコン（以下ポリＳｉ）から形成される。第１の実施の形態では、２つのフィンを例としているが任意の複数でも構わない。ＦｉｎＦＥＴにおいては、少なくともフィンの側面、時にはフィンの上面までもチャネル領域として利用されるが、第１の実施の形態ではフィンの上面に２２、２３の絶縁層を形成している為、両側面のみをチャネル領域としている。以下、フィンの両側面のみをチャネル領域として利用する形態をダブルゲート型、両側面と上面をチャネル領域として利用する形態をトライゲート型と称する。なお、通常のＦｉｎＦＥＴと同様 にゲート電極３０とフィン２０、２１の接する面にはゲート酸化膜２６が形成されている。
次に、第１の実施の形態に係るＦｉｎＦＥＴの断面構造を、図１（ｂ）〜２（ｂ）に基づいて説明する。ゲート電極３０は、フィン２０、２１を覆うように形成されている。ゲート電極３０は、フィン２０、２１の側面側の領域３１を除去されている（以下、この領域３１を「除去領域３１」と称する）。この除去領域３１には、埋め込み部材３２が埋め込まれている。なお、この除去領域３１は、この図１（ｂ）では、その底面がゲート電極３０の上面と絶縁層１１の上面との中間付近に存在している。すなわち、底面が絶縁層１１の上面まで達せず、埋め込み部材３２の底面と絶縁層１１の表面との間にはゲート電極３０を構成するポリＳｉが存在する。埋め込み部材３２は、ゲート電極３０を構成するポリＳｉとは格子定数が異なる材料、例えばシリコンゲルマニウム（以下ＳｉＧｅ）から形成される。埋め込み部材３２は、例えばＣＶＤ法により形成され得る。埋め込み部材３２は、ゲート電極３０と同一導電型となるように形成される。そうする事により、ゲート電極３０と異なる導電型で形成されるよりも、フィン２０、２１の抵抗値が下がり、フィン２０、２１の底面まで電圧が印加されやすくなる。たとえば、ゲート電極３０がｎ型であれば、埋め込み部材３２もｎ型となるように形成する。ゲート電極３０と同一導電型を有する埋め込み部材３２は、例えばＣＶＤ法の実行中に、不純物をドーピングすることにより形成され得る。あるいは、埋め込み部材３２の形成後にイオン注入等によって不純物ドーピングを行ってもよい。
このように第１の実施の形態では、ゲート電極３０を形成しているポリＳｉより格子定数の大きいＳｉＧｅを埋め込み部材３２として除去領域３１に埋め込む事で、ゲート電極３０に圧縮応力を発生させている。これにより、フィン２０、２１内のチャネル領域２４、２５に対し圧縮応力を付加し、ＭＯＳＦＥＴのキャリア移動度を高めている。また、ゲート電極３０は、フィン２０、２１間に連続的に形成されているため、両フィン２０、２１の間の除去領域３１に埋め込んだ埋め込み部材３２の応力が無駄なく両サイドに配置されるフィン２０、２１内部のチャネル領域２４、２５が加わる。
また、埋め込み部材３２の材料は、ＳｉＧｅに限られず、チャネル領域２４、２５に圧縮応力を加えることができるものであればよい。また、ゲート電極３０の材料とは格子定数の異なる材料の代わりに、ゲート電極３０の材料よりも密度が高い材料を用いることによっても、チャネル領域２４、２５に圧縮応力を加えることができる。たとえば、除去領域３１にポリＳｉより密度の高いアモルファスシリコン（以下アモルファスＳｉ）を埋め込み部材３２として埋め込み、熱工程を加えアモルファスＳｉの体積を膨張させる事により、チャネル領域２４、２５に圧縮応力を付加することができる。
なお、チャネル領域２４、２５にかける応力は圧縮応力に限らず、引っ張り応力であってもよい。たとえば、シリコンに炭素をドーピングした炭化ケイ素（以下ＳｉＣ）のような、ポリＳｉよりも密度の低い材料を埋め込み部材３２の材料として採用することができる。このような埋め込み部材３２を除去領域３１に形成することにより、チャネル領域２４、２５に引っ張り応力を付加することができる。ＳｉＣの代わりに、ポリＳｉよりも低密度なアモルファスＳｉを埋め込み部材３２の材料として除去領域３１に埋め込み、熱工程を加え多結晶化する事によっても同様な効果を得る事ができる。
また、埋め込み部材３２の底面は、図１（ｂ）のようにゲート電極３０の上面と絶縁層１１の表面の中間付近にあってもよいが、図２（ａ）に示すように絶縁層１１の表面に達していても良いし、図２（ｂ）に示すように絶縁層１１の表面よりも下まで達していてもよい。ただし、絶縁層１１を貫通してシリコンウェハ１０に達しないようにすることが好ましい。いずれの場合でも、チャネル領域２４、２５に対し応力（圧縮応力または引っ張り応力）を与える事が可能である。
第１の実施の形態ではゲート電極３０の材料としてポリＳｉを用いた場合を例に説明したが、ゲート電極３０に金属または導電性を持つ化合物を用い、ゲート電極３０の材料と異なる線膨張係数の材料を埋め込む事でゲート電極３０に応力を発生させ、チャネル領域に応力を付加する方法でも同様の効果を得る事ができる。
[第２の実施の形態]
図３は、第２の実施の形態に係るＦｉｎＦＥＴの構成図であり、第１の実施の形態と同一部分には同一符号が付されている。第２の実施の形態は、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板構造のＦｉｎＦＥＴであり、基板の構造が第１の実施の形態と異なる。
図３は、第２の実施の形態に係るＦｉｎＦＥＴの構成図であり、第１の実施の形態と同一部分には同一符号が付されている。第２の実施の形態は、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板構造のＦｉｎＦＥＴであり、基板の構造が第１の実施の形態と異なる。
第２の実施の形態に係るＦｉｎＦＥＴは、シリコンウェハ１０上に酸化膜（ＳｉＯ２）の絶縁層１１が形成され、その絶縁層１１の上面に、単結晶シリコンからなる２つのフィン２０、２１がＸ方向を長手方向として延びるＳＯＩ型で構成される。ＳＯＩ基板１３は、酸化膜の絶縁層１１上に、シリコンから形成されるフィン２０、２１を形成する事により、バルク基板を用いたＦｉｎＦＥＴより、トランジスタ部分が持つ寄生容量を減らせるため、動作速度の向上及び低消費電力化が可能となる。
なお、ゲート電極３０、埋め込み部材３２等の部分は第１の実施の形態と同一であるため、フィン２０、２１内部のチャネル領域２４、２５に対して応力をかける事ができ、第１の実施の形態と同様の効果を得る事ができる。なお、埋め込み部材３２の底面は、図３に示すように、絶縁層１１の表面に達しないものであってもよいし、図２（ａ）に示すように絶縁層１１の表面に達するものでもよい。図２（ｂ）に示すように絶縁層１１の表面を通過して絶縁層１１の内部まで達してもよい。ただし、絶縁層１１を貫通してシリコンウェハ１０に達しないようにすることが好ましい。
[第３の実施の形態]
図４は、第３の実施の形態に係るＦｉｎＦＥＴの構成図であり、第１の実施の形態と同一部分には同一符号が付されている。第３の実施の形態は、フィン２０、２１の上面に絶縁層２２、２３が形成されず、フィン２０、２１の上面もチャネル領域２４、２５として利用されるトライゲート型のＦｉｎＦＥＴであり、その部分のみが第１の実施の形態と異なる。
図４は、第３の実施の形態に係るＦｉｎＦＥＴの構成図であり、第１の実施の形態と同一部分には同一符号が付されている。第３の実施の形態は、フィン２０、２１の上面に絶縁層２２、２３が形成されず、フィン２０、２１の上面もチャネル領域２４、２５として利用されるトライゲート型のＦｉｎＦＥＴであり、その部分のみが第１の実施の形態と異なる。
トライゲート型は３方向でチャネルの開閉の制御を行うため、２方向で制御するダブルゲート型よりもＦＥＴがＯＦＦ時のリーク電流を減らす事が可能となる。
なお、ゲート電極３０、埋め込み部材３２等の部分は第１の実施の形態と同一であるため、フィン２０、２１内部のチャネル領域２４、２５に対して応力をかける事ができ、第１の実施の形態と同様の効果を得る事ができる。
なお、埋め込み部材３２の底面は、図４に示すように、絶縁層１１の表面に達しないものであってもよいし、図２（ａ）に示すように絶縁層１１の表面に達するものでもよい。図２（ｂ）に示すように絶縁層１１の表面を通過して絶縁層１１の内部まで達してもよい。ただし、絶縁層１１を貫通してシリコンウェハ１０に達しないようにすることが好ましい。
[第４の実施の形態]
図５は、第４の実施の形態に係るＦｉｎＦＥＴの構成図であり、第１の実施の形態と同一部分には同一符号が付されている。第４の実施の形態は、基板がＳＯＩ型で、ゲートがトライゲート型であり、その部分のみが第１の実施の形態と異なる。よって、第４の実施の形態は、第１の実施の形態より、動作速度の向上及び低消費電力化と、ＦＥＴがＯＦＦ時のリーク電流を減らす事が可能となる。なお、ゲート電極３０、埋め込み部材３２等の部分は第１の実施の形態と同一であるため、フィン２０、２１内部のチャネル領域２４、２５に対して応力をかける事ができ、第１の実施の形態と同様の効果を得る事ができる。
図５は、第４の実施の形態に係るＦｉｎＦＥＴの構成図であり、第１の実施の形態と同一部分には同一符号が付されている。第４の実施の形態は、基板がＳＯＩ型で、ゲートがトライゲート型であり、その部分のみが第１の実施の形態と異なる。よって、第４の実施の形態は、第１の実施の形態より、動作速度の向上及び低消費電力化と、ＦＥＴがＯＦＦ時のリーク電流を減らす事が可能となる。なお、ゲート電極３０、埋め込み部材３２等の部分は第１の実施の形態と同一であるため、フィン２０、２１内部のチャネル領域２４、２５に対して応力をかける事ができ、第１の実施の形態と同様の効果を得る事ができる。
なお、埋め込み部材３２の底面は、図５に示すように、絶縁層１１の表面に達しないものであってもよいし、図２（ａ）に示すように絶縁層１１の表面に達するものでもよい。図２（ｂ）に示すように絶縁層１１の表面を通過して絶縁層１１の内部まで達してもよい。ただし、絶縁層１１を貫通してシリコンウェハ１０に達しないようにすることが好ましい。
[第５の実施の形態]
図８（ａ）は、第５の実施の形態に係るＦｉｎＦＥＴの構成図であり、第１の実施の形態と同一部分には同一符号が付されている。第５の実施の形態は、埋め込み部材３２がメタルであり、更に、図８（ａ）に示すように埋め込み部材３２がフィン２０、２１の側面に形成されるゲート酸化膜２６の表面まで形成されており、その部分のみが第１の実施の形態と異なる。
図８（ａ）は、第５の実施の形態に係るＦｉｎＦＥＴの構成図であり、第１の実施の形態と同一部分には同一符号が付されている。第５の実施の形態は、埋め込み部材３２がメタルであり、更に、図８（ａ）に示すように埋め込み部材３２がフィン２０、２１の側面に形成されるゲート酸化膜２６の表面まで形成されており、その部分のみが第１の実施の形態と異なる。
埋め込み部材３２にメタルを用い、ゲート電極３０の材料と異なる線膨張係数の材料を埋め込む事でゲート電極３０に応力を発生させ、チャネル領域に応力を付加する方法でも第１の実施の形態と同様の効果を得る事ができる。
なお、埋め込み部材３２の底面は、図８（ａ）に示すように絶縁層１１の表面に達するものでもよいし、図２（ｂ）に示すように絶縁層１１の表面を通過して絶縁層１１の内部まで達してもよい。ただし、絶縁層１１を貫通してシリコンウェハ１０に達しないようにすることが好ましい。
また、図８（ｂ）に示すように、ＳＯＩ基板を用いても良い。図８（ｂ）に示すＦｉｎＦＥＴは、図８（ａ）に示すＦｉｎＦＥＴより動作速度の向上及び低消費電力化が可能となる。
また、埋め込み部材３２にメタル等の金属を用い、ゲート電極３０の材料と異なる線膨張係数の材料を埋め込む事でゲート電極３０に応力を発生させ、チャネル領域に応力を付加する方法でも第１の実施の形態と同様の効果を得る事ができる。
なお、埋め込み部材３２の底面は、図８（ｂ）に示すように絶縁層１１の表面に達するものでもよいし、図２（ｂ）に示すように絶縁層１１の表面を通過して絶縁層１１の内部まで達してもよい。ただし、絶縁層１１を貫通してシリコンウェハ１０に達しないようにすることが好ましい。
[第６の実施の形態]
図９（ａ）は、第６の実施の形態に係るＦｉｎＦＥＴの構成図であり、第１の実施の形態と同一部分には同一符号が付されている。第６の実施の形態は、ゲートがトライゲート型であり、その部分のみが第５の実施の形態と異なる。
図９（ａ）は、第６の実施の形態に係るＦｉｎＦＥＴの構成図であり、第１の実施の形態と同一部分には同一符号が付されている。第６の実施の形態は、ゲートがトライゲート型であり、その部分のみが第５の実施の形態と異なる。
よって、第６の実施の形態は、第５の実施の形態よりＦＥＴがＯＦＦ時のリーク電流を減らす事が可能となる。更に、フィン２０、２１の上面にも埋め込み部材３２を形成する為、第５の実施の形態よりも多くフィン２０、２１内部のチャネル領域２４、２５に対して応力をかける事ができる。
なお、埋め込み部材３２の底面は、図９（ａ）に示すように絶縁層１１の表面に達するものでもよいし、図２（ｂ）に示すように絶縁層１１の表面を通過して絶縁層１１の内部まで達してもよい。ただし、絶縁層１１を貫通してシリコンウェハ１０に達しないようにすることが好ましい。
また、図９（ｂ）に示すように、ＳＯＩ基板を用いても良い。図９（ｂ）に示すＦｉｎＦＥＴは、図９（ａ）に示すＦｉｎＦＥＴより、動作速度の向上及び低消費電力化が可能となる。
なお、埋め込み部材３２の底面は、図９（ｂ）に示すように絶縁層１１の表面に達するものでもよいし、図２（ｂ）に示すように絶縁層１１の表面を通過して絶縁層１１の内部まで達してもよい。ただし、絶縁層１１を貫通してシリコンウェハ１０に達しないようにすることが好ましい。
次に、本発明の実施の形態に埋め込み部材３２を埋め込む方法について、図面に基づいて説明する。第１の実施の形態を例に説明する。
ゲート電極３０に形成される除去領域３１をパターニングするために、ＦｉｎＦＥＴをマスクする。図６（ａ）は、その状態のＦｉｎＦＥＴの上面図で、図６（ｂ）は、図６（ａ）のＢ−Ｂ断面図である。ゲート電極３０の周囲には層間絶縁膜３５が形成されている。
次に、ゲート電極３０を形成するポリＳｉにパターニングされた部分のエッチングを行い、除去領域３１を形成する。エッチングは、例えば反応性イオンエッチング（ＲＩＥ）で行われる。しかし、これに限らず、その他のドライエッチングや、ウェットエッチングでも可能である。そして、ＣＶＤ法により埋め込み部材３２を除去領域３１に埋め込み、その後ゲート電極３０の上面を平坦化する。埋め込み部材３２は、例えばＣＶＤ法の実行中に、不純物をドーピングすることにより形成され得る。あるいは、埋め込み部材３２の形成後にイオン注入等によって不純物ドーピングを行ってもよい。図７（ａ）は、平坦化後を示すＦｉｎＦＥＴの上面図で、図７（ｂ）は、図７（ａ）のＣ−Ｃ断面図である。
その後、ゲート電極３０の上面をシリサイド化することにより、フィン内部のチャネル部に垂直応力を与える事が可能なＦｉｎＦＥＴを製造することができる。
１０…シリコンウェハ、１１…絶縁膜（シリコン酸化膜）、１２…バルク基板、１３…ＳＯＩ基板、２０、２１…半導体フィン、２２、２３…絶縁膜（シリコン窒化膜）、２４、２５…チャネル領域、２６…ゲート酸化膜、３０、３０Ａ、３０Ｂ…ゲート電極、３１…ゲート電極除去領域、３２…埋め込み部材、３３…シリサイド化されたゲート電極、３４…マスク、３５…層間絶縁膜。
Claims (5)
- 基板と、
前記基板上に形成される複数の半導体フィンと、
前記半導体フィン内のチャネル領域を覆うゲート電極と、
前記ゲート電極と少なくともその両側面が接し、その両側面の側に存在する前記半導体フィンに対し応力源となる導電性の埋め込み部材と
を備える事を特徴とするフィン型トランジスタ。 - 前記ゲート電極は、金属または導電性を持つ化合物で、
前記埋め込み部材は、前記ゲート電極を構成する材料と線膨張係数の異なる材料で
構成される事を特徴とする請求項１記載のフィン型トランジスタ。 - 前記ゲート電極は、ポリシリコンで構成され、
前記埋め込み材料は、ポリシリコンとは格子定数の異なる材料で
構成される事を特徴とする請求項１記載のフィン型トランジスタ。 - 前記ゲート電極は、ポリシリコンで構成され、
前記埋め込み材料は、ポリシリコンよりも密度の高いアモルファスシリコンで
構成される事を特徴とする請求項１記載のフィン型トランジスタ。 - 前記ゲート電極は、ポリシリコンで構成され、
前記埋め込み材料は、ポリシリコンよりも密度の低いアモルファスシリコンで
構成される事を特徴とする請求項１記載のフィン型トランジスタ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007324408A JP5193583B2 (ja) | 2007-12-17 | 2007-12-17 | フィン型トランジスタ |
| US12/335,701 US7989856B2 (en) | 2007-12-17 | 2008-12-16 | Fin transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007324408A JP5193583B2 (ja) | 2007-12-17 | 2007-12-17 | フィン型トランジスタ |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2009147194A JP2009147194A (ja) | 2009-07-02 |
| JP2009147194A5 JP2009147194A5 (ja) | 2010-04-30 |
| JP5193583B2 true JP5193583B2 (ja) | 2013-05-08 |
Family
ID=40752058
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007324408A Active JP5193583B2 (ja) | 2007-12-17 | 2007-12-17 | フィン型トランジスタ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7989856B2 (ja) |
| JP (1) | JP5193583B2 (ja) |
Families Citing this family (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9112052B2 (en) | 2009-10-14 | 2015-08-18 | Taiwan Semiconductor Manufacturing Company, Ltd. | Voids in STI regions for forming bulk FinFETs |
| US8519481B2 (en) | 2009-10-14 | 2013-08-27 | Taiwan Semiconductor Manufacturing Company, Ltd. | Voids in STI regions for forming bulk FinFETs |
| JP5452211B2 (ja) * | 2009-12-21 | 2014-03-26 | ルネサスエレクトロニクス株式会社 | 半導体装置、および、半導体装置の製造方法 |
| JP2011258776A (ja) | 2010-06-09 | 2011-12-22 | Toshiba Corp | 不揮発性半導体メモリ |
| CN102315269B (zh) * | 2010-07-01 | 2013-12-25 | 中国科学院微电子研究所 | 一种半导体器件及其形成方法 |
| JP5569243B2 (ja) * | 2010-08-09 | 2014-08-13 | ソニー株式会社 | 半導体装置及びその製造方法 |
| JP5713837B2 (ja) | 2011-08-10 | 2015-05-07 | 株式会社東芝 | 半導体装置の製造方法 |
| US8643120B2 (en) * | 2012-01-06 | 2014-02-04 | International Business Machines Corporation | FinFET with fully silicided gate |
| US8759184B2 (en) * | 2012-01-09 | 2014-06-24 | Taiwan Semiconductor Manufacturing Company, Ltd. | FinFETs and the methods for forming the same |
| US20130200455A1 (en) | 2012-02-08 | 2013-08-08 | Taiwan Semiconductor Manufacturing Company, Ltd. | Dislocation smt for finfet device |
| JP5580355B2 (ja) | 2012-03-12 | 2014-08-27 | 株式会社東芝 | 半導体装置 |
| US8872284B2 (en) * | 2012-03-20 | 2014-10-28 | Taiwan Semiconductor Manufacturing Company, Ltd. | FinFET with metal gate stressor |
| US8921218B2 (en) * | 2012-05-18 | 2014-12-30 | Taiwan Semiconductor Manufacturing Company, Ltd. | Metal gate finFET device and method of fabricating thereof |
| US9397217B2 (en) * | 2012-12-28 | 2016-07-19 | Taiwan Semiconductor Manufacturing Company, Ltd. | Contact structure of non-planar semiconductor device |
| US9034716B2 (en) * | 2013-01-31 | 2015-05-19 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of making a FinFET device |
| US8828818B1 (en) | 2013-03-13 | 2014-09-09 | Samsung Electronics Co., Ltd. | Methods of fabricating integrated circuit device with fin transistors having different threshold voltages |
| US8796666B1 (en) * | 2013-04-26 | 2014-08-05 | Taiwan Semiconductor Manufacturing Company, Ltd. | MOS devices with strain buffer layer and methods of forming the same |
| KR102044468B1 (ko) * | 2013-05-13 | 2019-11-15 | 에스케이하이닉스 주식회사 | 반도체 소자 및 그 형성 방법 |
| US9246005B2 (en) | 2014-02-12 | 2016-01-26 | International Business Machines Corporation | Stressed channel bulk fin field effect transistor |
| US9590105B2 (en) * | 2014-04-07 | 2017-03-07 | National Chiao-Tung University | Semiconductor device with metal alloy over fin, conductive layer over channel region of fin, and semiconductive layer over conductive layer and formation thereof |
| US20160035891A1 (en) * | 2014-07-31 | 2016-02-04 | Qualcomm Incorporated | Stress in n-channel field effect transistors |
| KR20170095195A (ko) * | 2014-12-17 | 2017-08-22 | 인텔 코포레이션 | 높은 이동도 채널 디바이스들을 위한 캐리어 구속 |
| US9537007B2 (en) * | 2015-04-07 | 2017-01-03 | Qualcomm Incorporated | FinFET with cut gate stressor |
| US9577036B1 (en) * | 2015-11-12 | 2017-02-21 | Taiwan Semiconductor Manufacturing Co., Ltd. | FinFET isolation structure and method for fabricating the same |
| US10043888B2 (en) * | 2016-12-27 | 2018-08-07 | United Microelectronics Corp. | Method for forming a semiconductor structure |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6762448B1 (en) * | 2003-04-03 | 2004-07-13 | Advanced Micro Devices, Inc. | FinFET device with multiple fin structures |
| JP4290038B2 (ja) * | 2004-03-03 | 2009-07-01 | キヤノン株式会社 | 半導体装置及びトランジスタ並びに半導体装置の製造方法 |
| US7224033B2 (en) * | 2005-02-15 | 2007-05-29 | International Business Machines Corporation | Structure and method for manufacturing strained FINFET |
| JP2006351975A (ja) * | 2005-06-20 | 2006-12-28 | Renesas Technology Corp | 半導体装置およびその製造方法 |
| US7655511B2 (en) | 2005-11-03 | 2010-02-02 | International Business Machines Corporation | Gate electrode stress control for finFET performance enhancement |
| KR100763330B1 (ko) | 2005-12-14 | 2007-10-04 | 삼성전자주식회사 | 활성 핀들을 정의하는 소자분리 방법, 이를 이용하는반도체소자의 제조방법 및 이에 의해 제조된 반도체소자 |
| JP2007207837A (ja) * | 2006-01-31 | 2007-08-16 | Toshiba Corp | 半導体装置および半導体装置の製造方法 |
| JP2007258485A (ja) | 2006-03-23 | 2007-10-04 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP4960007B2 (ja) * | 2006-04-26 | 2012-06-27 | 株式会社東芝 | 半導体装置及び半導体装置の製造方法 |
-
2007
- 2007-12-17 JP JP2007324408A patent/JP5193583B2/ja active Active
-
2008
- 2008-12-16 US US12/335,701 patent/US7989856B2/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| JP2009147194A (ja) | 2009-07-02 |
| US7989856B2 (en) | 2011-08-02 |
| US20090152623A1 (en) | 2009-06-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5193583B2 (ja) | フィン型トランジスタ | |
| KR101835655B1 (ko) | 핀 전계 효과 트랜지스터 및 이의 제조 방법 | |
| US10998425B2 (en) | FinFET structure and method for fabricating the same | |
| US10868179B2 (en) | Fin-type field effect transistor structure and manufacturing method thereof | |
| KR100618852B1 (ko) | 높은 동작 전류를 갖는 반도체 소자 | |
| KR100585178B1 (ko) | 금속 게이트 전극을 가지는 ＦｉｎＦＥＴ을 포함하는반도체 소자 및 그 제조방법 | |
| US8778766B2 (en) | Field effect transistor, integrated circuit element, and method for manufacturing the same | |
| JP4960007B2 (ja) | 半導体装置及び半導体装置の製造方法 | |
| KR100748261B1 (ko) | 낮은 누설전류를 갖는 ｆｉｎ 전계효과트랜지스터 및 그제조 방법 | |
| JP5305969B2 (ja) | 半導体装置 | |
| TWI534909B (zh) | 與主體矽基板絕緣的半導體元件結構及其形成方法 | |
| CN101903992B (zh) | 用于平面独立栅或环栅晶体管的改进的制造方法 | |
| TWI724207B (zh) | 半導體裝置及其製程 | |
| US10141446B2 (en) | Formation of bottom junction in vertical FET devices | |
| US7402885B2 (en) | LOCOS on SOI and HOT semiconductor device and method for manufacturing | |
| KR100618827B1 (ko) | ＦｉｎＦＥＴ을 포함하는 반도체 소자 및 그 제조방법 | |
| JP2008028263A (ja) | 半導体装置 | |
| JP2006093717A (ja) | 変形されたチャンネル層を有する電界効果トランジスタ及びその製造方法 | |
| JP2007165780A (ja) | 半導体装置 | |
| KR20070095062A (ko) | 핀 전계 효과 트랜지스터 및 그 제조방법 | |
| US9362400B1 (en) | Semiconductor device including dielectrically isolated finFETs and buried stressor | |
| JP2005012087A (ja) | 半導体装置 | |
| KR102573408B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| JP2023131942A (ja) | 半導体装置、及び半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100312 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20100312 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20120627 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120918 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20121115 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20130108 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20130204 |
|
| R151 | Written notification of patent or utility model registration |
Ref document number: 5193583 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20160208 Year of fee payment: 3 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |