JP2006351975A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【課題】同一基板上に形成されたフィン型構造のｐチャネルおよびｎチャネル電界効果トランジスタにおいてそれぞれ適する電流駆動力を得る。
【解決手段】ｐＭＩＳ形成領域の半導体層に第１間隔を有して隣接する複数の第１フィン４ｐを形成し、ｎＭＩＳ形成領域の半導体層に第１間隔よりも狭い第２間隔を有して隣接する複数の第２フィン４ｎを形成し、第１フィン４ｐおよび第２フィン４ｎの表面にそれぞれゲート絶縁膜５を形成し、第１フィン４ｐおよび第２フィン４ｎの両側にそれぞれゲート電極６を形成する。また、ゲート電極６でｎＭＩＳ形成領域の隣接する第２フィン４ｎ間を完全に埋め込み、ゲート電極６およびその上層に形成される絶縁膜でｐＭＩＳ形成領域の隣接する第１フィン４ｐ間を埋め込む。
【選択図】図４
【解決手段】ｐＭＩＳ形成領域の半導体層に第１間隔を有して隣接する複数の第１フィン４ｐを形成し、ｎＭＩＳ形成領域の半導体層に第１間隔よりも狭い第２間隔を有して隣接する複数の第２フィン４ｎを形成し、第１フィン４ｐおよび第２フィン４ｎの表面にそれぞれゲート絶縁膜５を形成し、第１フィン４ｐおよび第２フィン４ｎの両側にそれぞれゲート電極６を形成する。また、ゲート電極６でｎＭＩＳ形成領域の隣接する第２フィン４ｎ間を完全に埋め込み、ゲート電極６およびその上層に形成される絶縁膜でｐＭＩＳ形成領域の隣接する第１フィン４ｐ間を埋め込む。
【選択図】図４
Description
本発明は、半導体装置およびその製造技術に関し、特に、チャネルにフィン（ｆｉｎ）構造を用いたフィン型電界効果トランジスタおよびその製造に適用して有効な技術に関するものである。
近年、プレーナ型電界効果トランジスタにおけるスケーリング（比例縮小）の物理限界が指摘されていることから、短チャネル効果が抑制でき、かつ電流駆動力の向上が期待できる三次元構造の電界効果トランジスタが研究、開発されている。例えば、シリコンをエッチングしてフィンを形成し、そのフィンの表面にゲート絶縁膜を形成した後、そのフィンを両側からゲート電極で挟んだダブルゲート構造の電界効果トランジスタが提案されている（例えば、非特許文献１参照）。
久本大、「平たん構造からの飛躍：Ｆｉｎ型チャネルＦＥＴ構造の必然性」、応用物理、２００３、第７２巻、第９号、ｐ．１１３６−１１４２
久本大、「平たん構造からの飛躍：Ｆｉｎ型チャネルＦＥＴ構造の必然性」、応用物理、２００３、第７２巻、第９号、ｐ．１１３６−１１４２
しかしながら、フィン型電界効果トランジスタについては、以下に説明する種々の技術的課題が存在する。
一般に、ｐチャネル電界効果トランジスタでは、チャネルに圧縮応力をかけるとキャリア移動度が高くなり電流駆動力が向上し、ｎチャネル電界効果トランジスタでは、チャネルに伸張応力をかけるとキャリア移動度が高くなり電流駆動力が向上する。ところで、フィン型電界効果トランジスタでは、フィンとフィンとの間に絶縁膜、例えば窒化シリコン膜または酸化シリコン膜等が埋め込まれるが、絶縁膜は収縮する方向に力が働くため、フィンに圧縮応力がかかることになる。このため、ｐチャネルおよびｎチャネル電界効果トランジスタのフィン、すなわちチャネルに圧縮応力がかかることになり、ｐチャネル電界効果トランジスタにおいてはキャリア移動度は増加するが、ｎチャネル電界効果トランジスタにおいてはキャリア移動度は増加せず、むしろキャリア移動度の低下がみられ、ｐチャネル電界効果トランジスタとｎチャネル電界効果トランジスタとの間で電流駆動力に差が生じてしまう。
本発明の目的は、同一基板上に形成されたフィン型構造のｐチャネルおよびｎチャネル電界効果トランジスタにおいてそれぞれ適する電流駆動力を得ることのできる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
本発明による半導体装置は、第１間隔を有して隣接するｎ型半導体からなる複数の第１フィンと、支持基板の面方向に沿って複数の第１フィンにそれぞれ形成されたソース、チャネルおよびドレインと、複数の第１フィンのそれぞれのチャネルを覆うゲート絶縁膜を介して形成された第１ゲート電極とを備えるｐチャネル電界効果トランジスタと、第１間隔よりも狭い第２間隔を有して隣接するｐ型半導体からなる複数の第２フィンと、支持基板の面方向に沿って複数の第２フィンにそれぞれ形成されたソース、チャネルおよびドレインと、複数の第２フィンのそれぞれのチャネルを覆うゲート絶縁膜を介して形成された第２ゲート電極とを備えるｎチャネル電界効果トランジスタとを含み、第１ゲート電極で覆われた隣接する第１フィンと第１フィンとの間に絶縁膜が埋め込まれ、第２ゲート電極で覆われた隣接する第２フィンと第２フィンとの間には上記絶縁膜が埋め込まれていない。
本発明による半導体装置の製造方法は、支持基板上に埋め込み絶縁層を介して半導体層が形成された基板にｐチャネル電界効果トランジスタおよびｎチャネル電界効果トランジスタを形成する際、第１間隔を有して隣接するｎ型半導体からなる複数の第１フィンを形成し、第１間隔よりも狭い第２間隔を有して隣接するｐ型半導体からなる複数の第２フィンを形成する工程と、第１および第２フィンの表面にゲート絶縁膜を形成する工程と、ゲート絶縁膜上にメタル膜を堆積し、隣接する第２フィンと第２フィンとの間をメタル膜で完全に埋め込み、隣接する第１フィンと第１フィンとの間をメタル膜で完全に埋め込まない工程と、メタル膜を加工して、第１および第２フィンの側面の中央部分にゲート電極を形成する工程と、ゲート電極の両側の第１フィンにｐ型不純物をイオン注入してソース、ドレインを形成し、ゲート電極の両側の第２フィンにｎ型不純物をイオン注入してソース、ドレインを形成する工程と、ゲート電極の上層に絶縁膜を堆積して、隣接する第１フィンと第１フィンとの間の隙間を絶縁膜で埋め込む工程とを有する。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
ｐチャネル電界効果トランジスタのチャネルに加わる応力と、ｎチャネル電界効果トランジスタのチャネルに加わる応力とが変わり、それぞれ好ましいキャリア移動度の設定が可能となるので、ｐチャネル電界効果トランジスタおよびｎチャネル電界効果トランジスタにおいてそれぞれ適する電流駆動力を得ることができる。
本実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
また、本実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、本実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、本実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
本実施の形態においては、電界効果トランジスタを代表するＭＩＳ・ＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）をＭＩＳと略し、ｐチャネルのＭＩＳ・ＦＥＴをｐＭＩＳと略し、ｎチャネルのＭＩＳ・ＦＥＴをｎＭＩＳと略す。
また、本実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
本発明の実施の形態によるフィン型電界効果トランジスタの製造方法を図１〜図６を用いて工程順に説明する。各図（ａ）は半導体基板の要部平面図を示し、各図（ｂ）はそれぞれ同図（ａ）のＡ−Ａ’線における要部断面図を示す。
まず、図１に示すように、ＳＯＩ（Silicon On Insulator）基板１を用意する。ＳＯＩ基板１は、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンからなる支持基板１ａと、単結晶シリコンからなる半導体層１ｃと、支持基板１ａと半導体層１ｃとの間に設けられた埋め込み絶縁層１ｂとから構成されている。半導体層１ｃの厚さは、例えば１００ｎｍ程度、埋め込み絶縁層１ｂの厚さは、例えば１００ｎｍ程度である。なお、ここでは、ＳＯＩ基板１は平面略円形状の薄板を主とするが、それのみではなく、集積回路をその上に形成するための絶縁膜基板等を指すものとする。その形も円形またはほぼ円形のみでなく、正方形、長方形等も含むものとする。
次に、図２に示すように、半導体層１ｃに素子分離２を形成し、素子分離２で囲まれた活性領域をｐＭＩＳ形成領域およびｎＭＩＳ形成領域の半導体層１ｃに形成する。この素子分離２は、以下のように形成する。フォトリソグラフィ法により形成されたレジストパターンをマスクとして半導体層１ｃをエッチングすることにより、埋め込み絶縁層１ｂに達する素子分離溝を形成する。続いて、レジストパターンを除去した後、ＳＯＩ基板１を、例えば１０００℃程度で熱酸化することにより、溝の内壁に、例えば厚さ１０ｎｍ程度の薄い酸化シリコン膜を形成する。この酸化シリコン膜は、溝の内壁に生じたエッチングによるダメージを回復すると共に、次の工程で溝の内部に埋め込まれる絶縁膜と埋め込み絶縁層１ｂとの界面に生じるストレスを緩和するために形成する。続いて、溝の内部を含む半導体層１ｃの上層にＣＶＤ（Chemical Vapor Deposition）法により、例えば厚さ２００〜３００ｎｍ程度の絶縁膜、例えば酸化シリコン膜を堆積し、ＣＭＰ（Chemical Mechanical Polishing）法により、溝の内部以外の絶縁膜を研磨して除去し、その表面を平坦化する。
次に、ｐＭＩＳ形成領域の半導体層１ｃにｎ型不純物、例えばリンをイオン注入し、さらにｎＭＩＳ形成領域の半導体層１ｃにｐ型不純物、例えばボロンをイオン注入する。その後、熱処理により上記ｎ型不純物およびｐ型不純物を拡散させて、ｐＭＩＳ形成領域の半導体層１ｃにｎ型半導体１ｎ、ｎＭＩＳ形成領域の半導体層１ｃにｐ型半導体１ｐを形成する。なお、ｐＭＩＳ形成領域の半導体層１ｃにｐＭＩＳのしきい値を制御するための不純物をイオン注入してもよく、同様に、ｎＭＩＳ形成領域の半導体層１ｃにｎＭＩＳのしきい値を制御するための不純物をイオン注入してもよい。
次に、図３に示すように、半導体層１ｃ（ｎ型半導体１ｎおよびｐ型半導体１ｐ）の上層にＣＶＤ法により、例えば厚さ２０ｎｍ程度の絶縁膜３、例えば酸化シリコン膜を堆積し、フォトリソグラフィ法により形成されたレジストパターンをマスクとしたエッチングにより、絶縁膜３を加工する。続いて、レジストパターンを除去した後、絶縁膜３をハードマスクとして半導体層１ｃをエッチングすることにより、ｐＭＩＳ形成領域およびｎＭＩＳ形成領域にそれぞれ第１フィン４ｐおよび第２フィン４ｎを形成する。第１および第２フィン４ｐ，４ｎの幅は、例えば２０ｎｍである。また、ｐＭＩＳ形成領域の隣接する第１フィン４ｐと第１フィン４ｐおよび隣接する第１フィン４ｐと素子分離２との第１間隔は、例えば４０ｎｍ、ｎＭＩＳ形成領域の隣接する第２フィン４ｎと第２フィン４ｎおよび隣接する第２フィン４ｎと素子分離２との第２間隔は、例えば２０ｎｍとし、ｐＭＩＳ形成領域の上記第１間隔をｎＭＩＳ形成領域の上記第２間隔よりも広くする。
次に、図４に示すように、ｐＭＩＳの第１フィン４ｐおよびｎＭＩＳの第２フィン４ｎのそれぞれの露出した表面に、例えば熱酸化法によりゲート絶縁膜５を形成する。ゲート絶縁膜５の厚さは、例えば１．５ｎｍ程度である。続いて、ゲート絶縁膜５上に、例えば厚さ１０ｎｍ程度のメタル膜をスパッタリング法またはＣＶＤ法により堆積する。メタル膜には、ｐＭＩＳの仕事関数とｎＭＩＳの仕事関数とをほぼ同じとすることのできる材料、例えばタンタル等が用いられる。続いて、フォトリソグラフィ法により形成されたレジストパターンをマスクとしてメタル膜をエッチングすることにより、第１フィン４ｐの配列方向に沿ってｐＭＩＳの第１フィン４ｐの中央部分にゲート電極（第１ゲート電極）６を形成し、同様に、第２フィン４ｎの配列方向に沿ってｎＭＩＳの第２フィン４ｎの中央部分にゲート電極（第２ゲート電極）６を形成する。
ここで、ｎＭＩＳ形成領域では、隣接する第２フィン４ｎと第２フィン４ｎおよび隣接する第２フィン４ｎと素子分離２との間のｎＭＩＳのチャネル上をゲート電極６により完全に埋め込むが、ｐＭＩＳ形成領域では、隣接する第１フィン４ｐと第１フィン４ｐおよび隣接する第１フィン４ｐと素子分離２との間のｐＭＩＳのチャネル上はゲート電極６により埋め込まず、例えば２０ｎｍ程度の隙間を空ける。
次に、ｐＭＩＳ形成領域のゲート電極６の両側の第１フィン４ｐにｐ型不純物、例えばボロンをイオン注入し、さらにｎＭＩＳ形成領域のゲート電極６の両側の第２フィン４ｎにｎ型不純物、例えばヒ素をイオン注入する。その後、熱処理により上記ｐ型不純物およびｎ型不純物を拡散させて、ｐＭＩＳのソース、ドレイン７およびｎＭＩＳのソース、ドレイン８を形成する。これにより、ｐＭＩＳ形成領域の第１フィン４ｐに支持基板１の面方向に沿ったソース、チャネルおよびドレインが形成され、同様に、ｎＭＩＳ形成領域の第２フィン４ｎに支持基板１の面方向に沿ったソース、チャネルおよびドレインが形成される。
次に、図５に示すように、ゲート電極６の上層に、例えば厚さ１０ｎｍ程度の絶縁膜９を熱ＣＶＤ法またはプラズマＣＶＤ法により堆積する。ここで、ｐＭＩＳ形成領域の隣接する第１フィン４ｐと第１フィン４ｐおよび隣接する第１フィン４ｐと素子分離２との隙間を絶縁膜９により埋め込む。絶縁膜９は収縮する方向に力が働くため、ｐＭＩＳ形成領域の隣接する第１フィン４ｐと第１フィン４ｐおよび隣接する第１フィン４ｐと素子分離２との間の隙間に埋め込まれた絶縁膜９によって、ｐＭＩＳ形成領域の第１フィン４ｐに圧縮応力がかかり、ｐＭＩＳにおいてはキャリア移動度が増加する。絶縁膜９としては、例えば窒化シリコン膜または酸化シリコン膜等を例示することができるが、ｐＭＩＳにおいてキャリア移動度の増加を図るには、収縮のより大きい絶縁膜、例えば窒化シリコン膜が好ましい。一方、ｎＭＩＳ形成領域のゲート電極６で覆われた隣接する第２フィン４ｎと第２フィン４ｎおよび隣接する第２フィン４ｎと素子分離２との間には絶縁膜９ではなく、絶縁膜９よりも収縮が小さいメタル膜が埋め込まれているので、ｎＭＩＳにおいては圧縮応力を起因とするキャリア移動度の低下が回避できて、ｎＭＩＳに適する電流駆動力を設定することが可能となる。
次に、図６に示すように、絶縁膜９上に層間絶縁膜１０、例えばＴＥＯＳ（Tetraethoxysilane：Ｓｉ（ＯＣ２Ｈ５）４）とオゾン（Ｏ３）とをソースガスに用いたプラズマＣＶＤ法により堆積されるＴＥＯＳ酸化膜を堆積した後、フォトリソグラフィ法により形成されたレジストパターンをマスクとして層間絶縁膜１０をエッチングし、接続孔（図示は省略）を形成する。続いて、接続孔の内部を含む層間絶縁膜１０の上層にメタル膜、例えばタングステン膜を堆積した後、接続孔の内部以外のメタル膜を、例えばＣＭＰ法により除去することによって、接続孔の内部にプラグ（図示は省略）を形成する。
次に、層間絶縁膜１０の上層にメタル膜、例えば窒化チタン膜、アルミニウム合金膜および窒化チタン膜からなる積層膜を堆積した後、フォトリソグラフィ法により形成されたレジストパターンをマスクとしてこの積層膜をエッチングし、配線１１を形成することにより、本実施の形態であるｐＭＩＳおよびｎＭＩＳが略完成する。
なお、本実施の形態では、ｎＭＩＳ形成領域のゲート電極６で覆われた隣接する第２フィン４ｎと第２フィン４ｎおよび隣接する第２フィン４ｎと素子分離２との間はゲート電極６により完全に埋め込んだが、これに限定されるものではない。例えば図７に示すように、ｎＭＩＳ形成領域のゲート電極６で覆われた隣接する第２フィン４ｎと第２フィン４ｎおよび隣接する第２フィン４ｎと素子分離２との間をゲート電極６により完全に埋め込まず、隙間を設けて、絶縁膜９を埋め込むこともできる。この場合は、ｐＭＩＳ形成領域に埋め込まれる絶縁膜９の量をｎＭＩＳ形成領域に埋め込まれる絶縁膜９の量よりも多くすることにより、ｐＭＩＳのチャネルに加わる圧縮応力をｎＭＩＳのチャネルに加わる圧縮応力よりも大きくする。
あるいは、図８に示すように、ｐＭＩＳ形成領域の隣接する第１フィン４ｐと第１フィン４ｐおよび隣接する第１フィン４ｐと素子分離２との間を圧縮応力が相対的に大きい窒化シリコン膜（第１絶縁膜）９ａで埋め込み、ｎＭＩＳ形成領域の隣接する第２フィン４ｎと第２フィン４ｎおよび隣接する第２フィン４ｎと素子分離２との間を圧縮応力が相対的に小さい酸化シリコン膜（第２絶縁膜）９ｂで埋め込んでもよく、これにより、ｐＭＩＳのチャネルに加わる圧縮応力とｎＭＩＳのチャネルに加わる圧縮応力とを変えることができる。
また、本実施の形態では、ゲート電極６をメタル膜により構成したが、例えば２〜３ｎｍ程度のメタル膜、例えばタンタル膜を堆積し、さらにその上に多結晶シリコン膜を堆積した積層膜によりゲート電極６を構成することもできる。
このように、本実施の形態によれば、ｐＭＩＳのチャネルに加わる応力と、ｎＭＩＳのチャネルに加わる応力とを変えることができるので、ｐＭＩＳおよびｎＭＩＳにそれぞれ好ましいキャリア移動度の設定が可能となり、ｐＭＩＳおよびｎＭＩＳにそれぞれ適した電流駆動力を得ることができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
例えば、前記実施の形態では、チャネルにフィン構造を用いたフィン型電界効果トランジスタに本発明を適用した場合について説明したが、これに限定されるものではなく、例えばチャネルを柱構造とした電界効果トランジスタ等にも適用することが可能である。
本発明は、それぞれに短チャネル効果の抑制と電流駆動力の増加とが要求されるｐチャネル電界効果トランジスタおよびｎチャネル電界効果トランジスタが同一基板上に形成された半導体装置に適用することができる。
１ ＳＯＩ基板
１ａ 支持基板
１ｂ 埋め込み絶縁層
１ｃ 半導体層
１ｎ ｎ型半導体
１ｐ ｐ型半導体
２ 素子分離
３ 絶縁膜
４ｐ 第１フィン
４ｎ 第２フィン
５ ゲート絶縁膜
６ ゲート電極
７，８ ソース、ドレイン
９ 絶縁膜
９ａ 窒化シリコン膜
９ｂ 酸化シリコン膜
１０ 層間絶縁膜
１１ 配線
１ａ 支持基板
１ｂ 埋め込み絶縁層
１ｃ 半導体層
１ｎ ｎ型半導体
１ｐ ｐ型半導体
２ 素子分離
３ 絶縁膜
４ｐ 第１フィン
４ｎ 第２フィン
５ ゲート絶縁膜
６ ゲート電極
７，８ ソース、ドレイン
９ 絶縁膜
９ａ 窒化シリコン膜
９ｂ 酸化シリコン膜
１０ 層間絶縁膜
１１ 配線
Claims (5)
- 支持基板上に埋め込み絶縁層を介して形成され、第１間隔を有して隣接するｎ型半導体からなる複数の第１フィンと、前記複数の第１フィンの周囲に形成された素子分離と、前記支持基板の面方向に沿って前記複数の第１フィンにそれぞれ形成されたソース、チャネルおよびドレインと、前記複数の第１フィンのそれぞれのチャネルを覆うゲート絶縁膜を介して形成された第１ゲート電極とを備えるｐチャネル電界効果トランジスタと、
前記支持基板上に前記埋め込み絶縁層を介して形成され、前記第１間隔よりも狭い第２間隔を有して隣接するｐ型半導体からなる複数の第２フィンと、前記複数の第２フィンの周囲に形成された素子分離と、前記支持基板の面方向に沿って前記複数の第２フィンにそれぞれ形成されたソース、チャネルおよびドレインと、前記複数の第２フィンのそれぞれのチャネルを覆うゲート絶縁膜を介して形成された第２ゲート電極とを備えるｎチャネル電界効果トランジスタとを含み、
前記第１ゲート電極で覆われた前記第１フィンと前記第１フィンとの間に絶縁膜が埋め込まれ、前記第２ゲート電極で覆われた前記第２フィンと前記第２フィンとの間に前記絶縁膜が埋め込まれていないことを特徴とする半導体装置。 - 支持基板上に埋め込み絶縁層を介して形成され、第１間隔を有して隣接するｎ型半導体からなる複数の第１フィンと、前記複数の第１フィンの周囲に形成された素子分離と、前記支持基板の面方向に沿って前記複数の第１フィンにそれぞれ形成されたソース、チャネルおよびドレインと、前記複数の第１フィンのそれぞれのチャネルを覆うゲート絶縁膜を介して形成された第１ゲート電極とを備えるｐチャネル電界効果トランジスタと、
前記支持基板上に前記埋め込み絶縁層を介して形成され、前記第１間隔よりも狭い第２間隔を有して隣接するｐ型半導体からなる複数の第２フィンと、前記複数の第２フィンの周囲に形成された素子分離と、前記支持基板の面方向に沿って前記複数の第２フィンにそれぞれ形成されたソース、チャネルおよびドレインと、前記複数の第２フィンのそれぞれのチャネルを覆うゲート絶縁膜を介して形成された第２ゲート電極とを備えるｎチャネル電界効果トランジスタとを含み、
前記第１ゲート電極で覆われた前記第１フィンと前記第１フィンとの間および前記第２ゲート電極で覆われた前記第２フィンと前記第２フィンとの間に絶縁膜が埋め込まれており、前記第１ゲート電極で覆われた前記第１フィンと前記第１フィンとの間に埋め込まれた前記絶縁膜の量が、前記第２ゲート電極で覆われた前記第２フィンと前記第２フィンとの間に埋め込まれた前記絶縁膜の量よりも多いことを特徴とする半導体装置。 - 支持基板上に埋め込み絶縁層を介して形成され、第１間隔を有して隣接するｎ型半導体からなる複数の第１フィンと、前記複数の第１フィンの周囲に形成された素子分離と、前記支持基板の面方向に沿って前記複数の第１フィンにそれぞれ形成されたソース、チャネルおよびドレインと、前記複数の第１フィンのそれぞれのチャネルを覆うゲート絶縁膜を介して形成された第１ゲート電極とを備えるｐチャネル電界効果トランジスタと、
前記支持基板上に前記埋め込み絶縁層を介して形成され、前記第１間隔よりも狭い第２間隔を有して隣接するｐ型半導体からなる複数の第２フィンと、前記複数の第２フィンの周囲に形成された素子分離と、前記支持基板の面方向に沿って前記複数の第２フィンにそれぞれ形成されたソース、チャネルおよびドレインと、前記複数の第２フィンのそれぞれのチャネルを覆うゲート絶縁膜を介して形成された第２ゲート電極とを備えるｎチャネル電界効果トランジスタとを含み、
前記第１ゲート電極で覆われた前記第１フィンと前記第１フィンとの間に第１絶縁膜が埋め込まれ、前記第２ゲート電極で覆われた前記第２フィンと前記第２フィンとの間に第２絶縁膜が埋め込まれ、前記第１絶縁膜の熱膨張係数が前記第２絶縁膜の熱膨張係数よりも大きいことを特徴とする半導体装置。 - 支持基板上に埋め込み絶縁層を介して半導体層が形成された基板にｐチャネル電界効果トランジスタおよびｎチャネル電界効果トランジスタを形成する半導体装置の製造方法であって、以下の工程を含むことを特徴とする半導体装置の製造方法；
（ａ）前記半導体層に素子分離で囲まれた第１活性領域および第２活性領域を形成し、前記第１活性領域にｎ型不純物をイオン注入してｎ型半導体を形成し、前記第２活性領域にｐ型不純物をイオン注入してｐ型半導体を形成する工程、
（ｂ）前記ｎ型半導体を加工して、第１間隔を有して隣接する複数の第１フィンを形成し、前記ｐ型半導体を加工して、前記第１間隔よりも狭い第２間隔を有して隣接する複数の第２フィンを形成する工程、
（ｃ）前記第１および第２フィンの表面にゲート絶縁膜を形成する工程、
（ｄ）前記ゲート絶縁膜上にメタル膜を堆積し、前記第２フィンと前記第２フィンとの間を前記メタル膜で完全に埋め込み、前記第１フィンと前記第１フィンとの間を前記メタル膜で完全に埋め込まない工程、
（ｅ）前記メタル膜を加工して、前記第１および第２フィンの配列方向に沿って前記第１および第２フィンの中央部分にゲート電極を形成する工程、
（ｆ）前記第１フィンにｐ型不純物をイオン注入して前記ゲート電極の両側の前記第１フィンに前記ｐチャネル電界効果トランジスタのソース、ドレインを形成し、前記第２フィンにｎ型不純物をイオン注入して前記ゲート電極の両側の前記第２フィンに前記ｎチャネル電界効果トランジスタのソース、ドレインを形成する工程、
（ｇ）前記ゲート電極の上層に絶縁膜を堆積して、前記第１フィンと前記第１フィンとの間の隙間を前記絶縁膜で埋め込む工程。 - 請求項４記載の半導体装置の製造方法において、前記絶縁膜は窒化シリコン膜であることを特徴とする半導体装置の製造方法。
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| JP2005178665A JP2006351975A (ja) | 2005-06-20 | 2005-06-20 | 半導体装置およびその製造方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009147194A (ja) * | 2007-12-17 | 2009-07-02 | Toshiba Corp | フィン型トランジスタ |
| WO2010150429A1 (ja) * | 2009-06-23 | 2010-12-29 | パナソニック株式会社 | 半導体装置及びその製造方法 |
| JP2011071235A (ja) * | 2009-09-24 | 2011-04-07 | Toshiba Corp | 半導体装置及びその製造方法 |
| US8102004B2 (en) | 2007-10-22 | 2012-01-24 | Kabushiki Kaisha Toshiba | Semiconductor device and manufacturing method thereof |
| JP2014017515A (ja) * | 2010-03-17 | 2014-01-30 | Taiwan Semiconductor Manufactuaring Co Ltd | フィン型電界効果トランジスタおよびその製造方法 |
| CN104576369A (zh) * | 2013-10-10 | 2015-04-29 | 中芯国际集成电路制造(上海)有限公司 | 一种制作半导体器件的方法 |
| CN106206298A (zh) * | 2014-12-01 | 2016-12-07 | 台湾积体电路制造股份有限公司 | 多阶鳍的形成方法及其结构 |
-
2005
- 2005-06-20 JP JP2005178665A patent/JP2006351975A/ja active Pending
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