JP2006253376A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】 スパイクや金属配線に含有される析出物による劣化のないゲート絶縁膜と、高い仕事関数を有するゲート電極とを含む半導体装置、及び、少ないレジストマスク形成行程を介して製造可能な該半導体装置の製造方法を提供することを目的とする。
【解決手段】 ゲート酸化膜１６上に、ポリシリコン膜１７を形成する。ゲート酸化膜１６とポリシリコン膜１７との積層体に、ソース・ドレインコンタクトを形成する。その後、該ポリシリコン膜１７上及びソース・ドレインコンタクト中に金属膜１８を形成して、該ポリシリコン膜１７と該金属膜１８とからなる積層体を形成する。その後、この積層体をパターニングして、各々が、ポリシリコン層と金属層との積層構造体からなるゲート電極と、ソース・ドレインコンタクト配線層とを同時に形成する。更に、フィールド酸化膜の形成に代え、チャネルストッパーを高濃度拡散領域と同時に形成する。
【選択図】 図８

Description

本発明は、半導体装置及びその製造方法に関し、特に、ＭＯＳトランジスタを含む半導体装置及びその製造方法に関する。
従来のＭＯＳトランジスタにおいて、ゲート電極配線層と、ソース・ドレインコンタクト配線層とを、同一材料で構成することが既に知られている。特許文献１は、ゲート電極配線層と、ソースコンタクト配線層と、ドレインコンタクト配線層とを、アルミニウム層で構成する従来例を開示する。ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ Ｏｆ Ｓｉｌｉｃｏｎ）行程を経て形成したフィールド酸化膜により画定されたシリコン活性領域に、ＭＯＳトランジスタが設けられている。このＭＯＳトランジスタは、ゲート絶縁膜上に設けられたアルミニウムの単層からなるゲート電極と、不純物拡散層からなるソース・ドレイン領域とのコンタクトをとるためのアルミニウムの単層からなるソース・ドレイン配線層とを含む。
特許第２５０４３０６号公報（第２頁左欄第４０乃至４８行目、第１図）
前述の従来のＭＯＳトランジスタは、以下の問題を有する。
第１の問題として、前述の従来のＭＯＳトランジスタは、金属の単層構造からなるゲート電極を有する。よって、金属の単層構造からなるゲート電極は、ポリシリコンの単層構造からなるゲート電極に比較して、仕事関数が低い。このことは、ＭＯＳトランジスタの性能の低下につながる。
第２の問題として、前述の従来のＭＯＳトランジスタは、ゲート電極と同じ金属の単層構造からなるソース・ドレインコンタクト配線層を有する。即ち、ソース・ドレインコンタクト配線層を構成する金属の単層が、不純物を含むシリコンからなるソース・ドレイン領域に直接接する。よって、スパイクや金属配線に含有される析出物によるゲート絶縁膜の劣化が生じる。
第３の問題として、従来の半導体装置の製造方法は、ＬＯＣＯＳ行程を経てフィールド酸化膜を形成するため、レジストパターンからなるマスクを形成する多くの行程を必要とする。
そこで、本発明の目的は、前述した問題のない半導体装置を提供することである。
更に、本発明の目的は、前述した問題のない半導体装置の製造方法を提供することである。
本発明は、半導体基板の上方に、第１の絶縁膜を形成する行程と、前記第１の絶縁膜上に、ポリシリコン膜と前記ポリシリコン膜を介し前記第１の絶縁膜から離間する金属膜とを含む積層体を形成する行程と、前記積層体をパターニングすることで、第１の配線層と、第１の電極とを同時に形成する行程と、を含む半導体装置の製造方法を提供する。
更に、本発明は、半導体基板と、前記半導体基板の上方に設けられた第１の絶縁膜と、前記第１の絶縁膜上に設けられ、第１のポリシリコン膜と前記第１のポリシリコン膜を介し前記第１の絶縁膜から離間する第１の金属膜とを含む第１の電極と、前記第１の絶縁膜上に設けられ、前記第１のポリシリコン膜と同一物質からなる第２のポリシリコン膜と、前記第２のポリシリコン膜を介し前記第１の絶縁膜から離間すると共に前記第１の金属膜と同一物質からなる第２の金属膜とを含む第１の配線層と、を含む半導体装置を提供する。
本発明によれば、半導体基板の上方に延在する絶縁膜上に、ポリシリコン膜を形成し、該ポリシリコン膜上に金属膜を形成して、前記ポリシリコン膜と前記金属膜とを含む積層体を形成する。その後、この積層体をパターニングすることで、電極と、配線層とを同時に形成する。このため、本発明は、以下の効果を奏する。
本発明に係る半導体装置は、ポリシリコン膜と、金属膜との２層構造からなる配線層と、前記配線層と同一の２層構造からなる電極とを含む。よって、ポリシリコン膜と、金属膜との２層構造からなる電極は、金属の単層構造からなる電極に比較して、仕事関数が高い。このことは、半導体装置が、所望の高い性能を有することを可能し、且つ所望の高い信頼性を維持することを可能にする。
配線層は、ポリシリコン膜と、金属膜との２層構造からなる。ここで、ポリシリコン膜が絶縁膜に直接接し、一方、金属膜は、絶縁膜からポリシリコン膜を介して離間している。このため、スパイクや金属配線に含有される析出物による絶縁膜の劣化は生じない。
本発明に係る半導体装置の形成方法は、配線層と、電極とを同一行程で形成する。このため、レジストパターンからなるマスクを形成する行程数は、配線層と、電極とを別の行程で形成する場合に比較して、少なくてすむ。
（１）第１実施形態
本実施形態によれば、ＮチャネルＭＯＳトランジスタ及びＰチャネルＭＯＳトランジスタを有する高耐圧半導体装置、及びその製造方法が提供される。
（高耐圧半導体装置の構造）
図９（ｃ）は、本発明の第１実施形態に係る高耐圧半導体装置の構造を示す部分縦断面図である。
本実施形態に係る高耐圧半導体装置は、以下の構造を有する。
Ｐ型単結晶シリコン基板１は、Ｎ型ウェル２を有する。Ｐ型単結晶シリコン基板１の上部領域に、Ｐ型活性領域を画定するＰ型チャネルストッパー１４が設けられる。Ｎ型ウェル２の上部領域に、Ｎ型活性領域を画定するＮ型チャネルストッパー１５が設けられる。Ｐ型活性領域に、ＮチャネルＭＯＳトランジスタが形成される。Ｎ型活性領域に、ＰチャネルＭＯＳトランジスタが形成される。
ＮチャネルＭＯＳトランジスタは、Ｎ型ソース領域と、Ｎ型ドレイン領域と、Ｎ型ソース領域とＮ型ドレイン領域との間に画定されるＮチャネル領域と、Ｎチャネル領域の上方であって且つゲート酸化膜１６上に形成された第１のゲート電極３１−１と、Ｎ型ソース領域に接触する第１のソースコンタクト配線層３２−１と、Ｎ型ドレイン領域に接触する第１のドレインコンタクト配線層３３−１とからなる。Ｎ型ソース領域は、第１のＮ−低濃度拡散領域１０−１及び第１のＮ＋高濃度拡散領域１１−１からなる。Ｎ型ドレイン領域は、第２のＮ−低濃度拡散領域１０−２及び第２のＮ＋高濃度拡散領域１１−２からなる。第１のソースコンタクト配線層３２−１は、第１のポリシリコン層１７−１と第１の金属層１８−１とからなる。第１のドレインコンタクト配線層３３−１は、第３のポリシリコン層１７−３と第３の金属層１８−３とからなる。第１のゲート電極３１−１は、第２のポリシリコン層１７−２と、第２の金属層１８−２との積層構造体からなる。
ＰチャネルＭＯＳトランジスタは、Ｐ型ソース領域と、Ｐ型ドレイン領域と、Ｐ型ソース領域とＰ型ドレイン領域との間に画定されるＰチャネル領域と、Ｐチャネル領域の上方であって且つゲート酸化膜１６上に形成された第２のゲート電極３１−２と、Ｐ型ソース領域に接触する第２のソースコンタクト配線層３２−２と、Ｐ型ドレイン領域に接触する第２のドレインコンタクト配線層３３−２とからなる。Ｐ型ソース領域は、第１のＰ−低濃度拡散領域１２−１及び第１のＰ＋高濃度拡散領域１３−１からなる。Ｐ型ドレイン領域は、第２のＰ−低濃度拡散領域１２−２及び第２のＰ＋高濃度拡散領域１３−２からなる。第２のソースコンタクト配線層３２−２は、第４のポリシリコン層１７−４と第４の金属層１８−４とからなる。第２のドレインコンタクト配線層３３−２は、第６のポリシリコン層１７−６と第６の金属層１８−６とからなる。第２のゲート電極３１−２は、第５のポリシリコン層１７−５と、第５の金属層１８−５との積層構造体からなる。
具体的には、第１のＮ＋高濃度拡散領域１１−１の上方に、第１のポリシリコン層１７−１と第１の金属層１８−１との第１の積層構造体からなる、第１のソースコンタクト配線層３２−１が設けられる。Ｎチャネル領域の上方に、第２のポリシリコン層１７−２と第２の金属層１８−２との第２の積層構造体からなる、第１のゲート電極３１−１が設けられる。第２のＮ＋高濃度拡散領域１１−２の上方に、第３のポリシリコン層１７−３と第３の金属層１８−３との第３の積層構造体からなる、第１のドレインコンタクト配線層３３−１が設けられる。更に、第１のＰ＋高濃度拡散領域１３−１の上方に、第４のポリシリコン層１７−４と第４の金属層１８−４との第４の積層構造体からなる、第２のソースコンタクト配線層３２−２が設けられる。第１のＰ−低濃度拡散領域１２−１と第２のＰ−低濃度拡散領域１２−２との間で画定されるＰチャネル領域の上方に、第５のポリシリコン層１７−５と第５の金属層１８−５との第５の積層構造体からなる、第２のゲート電極３１−２が設けられる。第２のＰ＋高濃度拡散領域１３−２の上方に、第６のポリシリコン層１７−６と第６の金属層１８−６との第６の積層構造体からなる、第２のドレインコンタクト配線層３３−２が設けられる。
第１のゲート電極３１−１は、第１及び第２のＮ−低濃度拡散領域１０−１、１０−２にオーバーラップするが、第１及び第２のＮ＋高濃度拡散領域１１−１、１１−２にはオーバーラップしない。第２のゲート電極３１−２は、第１及び第２のＮ−低濃度拡散領域１２−１，１２−２にオーバーラップするが、第１及び第２のＮ＋高濃度拡散領域１３−１、１３−２にはオーバーラップしない。このオーバーラップ構造は、電界緩和効果を奏する。
第１及び第２のゲート電極３１−１、３１−２、並びに、第１のソース・ドレインコンタクト配線層３２−１、３３−１及び第２のソース・ドレインコンタクト配線層３２−２、３３−２は、共通のポリシリコン膜１７と金属膜１８との積層体をパターニングすることで同時に形成される。よって、第１及び第２のゲート電極３１−１、３１−２、並びに、第１のソース・ドレインコンタクト配線層３２−１、３３−１及び第２のソース・ドレインコンタクト配線層３２−２、３３−２は、同一の積層構造を有する。ここで、第１乃至第６のポリシリコン層１７−１乃至１７−６は、実質同一の膜厚を有し、更に、第１乃至第６の金属層１８−１乃至１８−６は、実質同一の膜厚を有する。
以下、本実施形態に係る高耐圧半導体装置の製造方法につき、添付図面を参照して説明する。
（高耐圧ＭＯＳトランジスタの製造方法）
図１乃至図９は、本発明の第１実施形態に係る高耐圧半導体装置の製造行程を示す部分縦断面図である。以下、高耐圧半導体装置の製造行程につき説明する。
図１（ａ）に示すように、既知のフォトリソグラフィー技術により、Ｐ型単結晶シリコン基板１上に、レジストパターン２１を形成する。
図１（ｂ）に示すように、レジストパターン２１をマスクとして使用して、加速エネルギー１５０ｋｅＶ及びドーズ量３．０×１０１２ｃｍ−２乃至５．０×１０１２ｃｍ−２の条件下で、Ｎ型不純物であるリン（Ｐ）を、Ｐ型単結晶シリコン基板１に選択的に注入する。その後、１０７０℃で５００分間熱処理を行うことで、注入されたＮ型不純物の熱拡散を引き起こし、Ｐ型単結晶シリコン基板１中に、深さ６μｍ乃至７μｍのＮ型ウェル２を選択的に形成する。
図１（ｃ）に示すように、レジストパターン２１を既知の方法で除去する。
図２（ａ）に示すように、既知の熱酸化行程により、Ｐ型単結晶シリコン基板１の表面及びＮ型ウェル２の表面を熱酸化することで、Ｐ型単結晶シリコン基板１上及びＮ型ウェル２上に亘り延在すると共に膜厚５００Åを有するシリコン酸化膜３を形成する。
図２（ｂ）に示すように、既知のフォトリソグラフィー技術により、シリコン酸化膜３上に、レジストパターン２２を形成する。
図２（ｃ）に示すように、レジストパターン２２をマスクとして使用して、加速エネルギー６０ｋｅＶ及びドーズ量１．０×１０１３ｃｍ−２の条件下で、Ｎ型不純物であるリン（Ｐ）を、シリコン酸化膜３を介しＰ型単結晶シリコン基板１中に選択的に注入することで、Ｐ型単結晶シリコン基板１中に、第１のＮ−低濃度不純物注入領域４−１及び第２のＮ−低濃度不純物注入領域４−２を選択的に形成する。ここで、第１のＮ−低濃度不純物注入領域４−１及び第２のＮ−低濃度不純物注入領域４−２は、Ｐ型単結晶シリコン基板１の一部を介し互いに離間すると共に、Ｎ型ウェル２からも離間する。
図３（ａ）に示すように、レジストパターン２２を既知の方法で除去する。その後、既知のフォトリソグラフィー技術により、シリコン酸化膜３上に、レジストパターン２３を形成する。
図３（ｂ）に示すように、レジストパターン２３をマスクとして使用して、加速エネルギー７０ｋｅＶ及びドーズ量１．０×１０１３ｃｍ−２の条件下で、Ｐ型不純物であるボロン（Ｂ）又は二弗化ボロン（ＢＦ２）を、シリコン酸化膜３を介しＮ型ウェル２中に選択的に注入することで、Ｎ型ウェル２中に、第１のＰ−低濃度不純物注入領域５−１及び第２のＰ−低濃度不純物注入領域５−２を選択的に形成する。ここで、第１のＰ−低濃度不純物注入領域５−１及び第２のＰ−低濃度不純物注入領域５−２は、Ｎ型ウェル２の一部を介し互いに離間すると共に、Ｐ型単結晶シリコン基板１からも離間する。
図３（ｃ）に示すように、レジストパターン２３を既知の方法で除去する。
図４（ａ）に示すように、既知のフォトリソグラフィー技術により、シリコン酸化膜３上に、レジストパターン２４を形成する。
図４（ｂ）に示すように、レジストパターン２４をマスクとして使用して、加速エネルギー３０―５０ｋｅＶ乃至及びドーズ量１．０×１０１５ｃｍ−２の条件下で、Ｎ型不純物であるリン（Ｐ）を、シリコン酸化膜３を介し、第１のＮ−低濃度不純物注入領域４−１、第２のＮ−低濃度不純物注入領域４−２、及びＮ型ウェル２に選択的に注入することで、第１のＮ−低濃度不純物注入領域４−１及び第２のＮ−低濃度不純物注入領域４−２中に、それぞれ、第１のＮ＋高濃度不純物注入領域６−１及び第２のＮ＋高濃度不純物注入領域６−２を選択的に形成する一方で、Ｎ型ウェル２中に第３のＮ＋高濃度不純物注入領域７を選択的に形成する。ここで、第１のＮ＋高濃度不純物注入領域６−１及び第２のＮ＋高濃度不純物注入領域６−２は、それぞれ、第１のＮ−低濃度不純物注入領域４−１及び第２のＮ−低濃度不純物注入領域４−２を介して、Ｐ型単結晶シリコン基板１から離間される。Ｎ＋高濃度不純物注入領域７は、平面でみて、第１のＰ−低濃度不純物注入領域５−１及び第２のＰ−低濃度不純物注入領域５−２を囲むよう、矩形ループ状に延在している。Ｎ＋高濃度不純物注入領域７は、Ｎ型ウェル２を介して、第１のＰ−低濃度不純物注入領域５−１及び第２のＰ−低濃度不純物注入領域５−２並びにＰ型単結晶シリコン基板１から離間される。
図４（ｃ）に示すように、レジストパターン２４を既知の方法で除去する。
図５（ａ）に示すように、既知のフォトリソグラフィー技術により、シリコン酸化膜３上に、レジストパターン２５を形成する。
図５（ｂ）に示すように、レジストパターン２５をマスクとして使用して、加速エネルギー４０―５０ｋｅＶ乃至及びドーズ量１．０×１０１５ｃｍ−２の条件下で、Ｐ型不純物であるボロン（Ｂ）又は二弗化ボロン（ＢＦ２）を、シリコン酸化膜３を介し、第１のＰ−低濃度不純物注入領域５−１、第２のＰ−低濃度不純物注入領域５−２、及びＰ型単結晶シリコン基板１に選択的に注入することで、第１のＰ−低濃度不純物注入領域５−１及び第２のＰ−低濃度不純物注入領域５−２中に、それぞれ、第１のＰ＋高濃度不純物注入領域８−１及び第２のＰ＋高濃度不純物注入領域８−２を選択的に形成する一方で、Ｐ型単結晶シリコン基板１中に第３のＰ＋高濃度不純物注入領域９を選択的に形成する。ここで、第１のＰ＋高濃度不純物注入領域８−１及び第２のＰ＋高濃度不純物注入領域８−２は、それぞれ、第１のＰ−低濃度不純物注入領域５−１及び第２のＰ−低濃度不純物注入領域５−２を介して、Ｎ型ウェル２から離間される。第３のＰ＋高濃度不純物注入領域９は、平面でみて、第１のＮ−低濃度不純物注入領域４−１及び第２のＮ−低濃度不純物注入領域４−２を囲むよう、矩形ループ状に延在している。第３のＰ＋高濃度不純物注入領域９は、Ｐ型単結晶シリコン基板１を介して、第１のＮ−低濃度不純物注入領域４−１及び第２のＮ−低濃度不純物注入領域４−２並びにＮ型ウェル２から離間される。
図５（ｃ）に示すように、レジストパターン２５を既知の方法で除去する。
図６（ａ）に示すように、１０００℃で２００分間熱処理を行うことで、第１及び第２のＮ−低濃度不純物注入領域４−１、４−２中のＮ型不純物、第１及び第２のＮ＋高濃度不純物注入領域６−１、６−２中のＮ型不純物、及び第３のＮ＋高濃度不純物注入領域７中のＮ型不純物、並びに、第１及び第２のＰ−低濃度不純物注入領域５−１、５−２中のＰ型不純物、第１及び第２のＰ＋高濃度不純物注入領域８−１、８−２中のＰ型不純物、及び第３のＰ＋高濃度不純物注入領域９中のＰ型不純物の熱拡散を同時に行う。
この熱拡散行程により、第１のＮ−低濃度不純物注入領域４−１及び第１のＮ＋高濃度不純物注入領域６−１は、第１のＮ−低濃度拡散領域１０−１及び第１のＮ＋高濃度拡散領域１１−１になる。更に、第２のＮ−低濃度不純物注入領域４−２及び第２のＮ＋高濃度不純物注入領域６−２は、第２のＮ−低濃度拡散領域１０−２及び第２のＮ＋高濃度拡散領域１１−２になる。更に、第１のＰ−低濃度不純物注入領域５−１及び第１のＰ＋高濃度不純物注入領域８−１は、第１のＰ−低濃度拡散領域１２−１及び第１のＰ＋高濃度拡散領域１３−１になる。更に、第２のＰ−低濃度不純物注入領域５−２及び第２のＰ＋高濃度不純物注入領域８−２は、第２のＰ−低濃度拡散領域１２−２及び第２のＰ＋高濃度拡散領域１３−２になる。更に、第３のＰ＋高濃度不純物注入領域９は、Ｐ型チャネルストッパー１４になり、第３のＮ＋高濃度不純物注入領域７は、Ｎ型チャネルストッパー１５になる。
不純物の熱拡散深さは、熱拡散行程前の不純物注入領域の不純物濃度に依存する。よって、第１及び第２のＮ＋高濃度拡散領域１１−１、１１−２は、第１及び第２のＮ−低濃度拡散領域１０−１、１０−２より大きな深さを有する。第１及び第２のＰ＋高濃度拡散領域１３−１、１３−２は、第１及び第２のＰ−低濃度拡散領域１２−１、１２−２より大きな深さを有する。
ここで、Ｐ型チャネルストッパー１４は、Ｐ型単結晶シリコン基板１より不純物濃度が高いＰ＋高濃度拡散領域からなる。Ｎ型チャネルストッパー１５は、Ｎ型ウェル２より不純物濃度が高いＮ＋高濃度拡散領域からなる。第１のＮ−低濃度拡散領域１０−１及び第１のＮ＋高濃度拡散領域１１−１は、Ｎ型ソース領域を構成する。第２のＮ−低濃度拡散領域１０−２及び第２のＮ＋高濃度拡散領域１１−２は、Ｎ型ドレイン領域を構成する。第１のＰ−低濃度拡散領域１２−１及び第１のＰ＋高濃度拡散領域１３−１は、Ｐ型ソース領域を構成する。第２のＰ−低濃度拡散領域１２−２及び第２のＰ＋高濃度拡散領域１３−２は、Ｐ型ドレイン領域を構成する。即ち、Ｎ型ソース領域とＮ型ドレイン領域とが、Ｐ型単結晶シリコン基板１中に形成される。一方、Ｐ型ソース領域とＰ型ドレイン領域とが、Ｎ型ウェル２中に形成される。Ｎ型ソース領域とＮ型ドレイン領域との間の距離で、Ｎ型チャネルの長さが規定される。Ｐ型ソース領域とＰ型ドレイン領域との間の距離で、Ｐ型チャネルの長さが規定される。Ｐ型チャネルストッパー１４は、平面でみて、Ｎ型ソース領域とＮ型ドレイン領域とを囲むよう、Ｐ型単結晶シリコン基板１の上部領域に矩形ループ状に延在している。Ｎ型チャネルストッパー１５は、平面でみて、Ｎ型ウェル２の上部領域にＰ型ソース領域とＰ型ドレイン領域とを囲むよう、矩形ループ状に延在している。
図６（ｂ）に示すように、前述の既に複数回行われたイオン注入行程において、不純物が、シリコン酸化膜３を貫通したので、シリコン酸化膜３は、既にダメージを受けている。そこで、既知の方法により、シリコン酸化膜３を除去する。結果、Ｎ型ソース領域、Ｎ型ドレイン領域、Ｐ型ソース領域、Ｐ型ドレイン領域、Ｐ型チャネルストッパー１４及びＮ型チャネルストッパー１５の表面、並びに、Ｐ型単結晶シリコン基板１及びＮ型ウェル２の表面が露出する。
図６（ｃ）に示すように、既知の酸化技術により、膜厚１０００Åを有するゲート絶縁膜１６を、前述の露出表面上に形成する。ゲート絶縁膜１６は、シリコン酸化膜又はシリコン酸窒化膜で構成することができる。
図７（ａ）に示すように、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖｅｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、ゲート絶縁膜１６上に、膜厚２０００Åを有するポリシリコン膜１７を形成する。ゲート絶縁膜１６とポリシリコン膜１７とは、積層体を形成する。
図７（ｂ）に示すように、既知のフォトリソグラフィー技術により、ゲート絶縁膜１６上に、レジストパターン２６を形成する。
図７（ｃ）に示すように、レジストパターン２６をマスクとして使用して、既知の異方性エッチング技術により、ゲート絶縁膜１６とポリシリコン膜１７とからなる前述の積層体を選択的にエッチングして、積層体中にコンタクトホールを形成する。結果、第１及び第２のＮ＋高濃度拡散領域１１−１、１１−２及び第１のＰ＋高濃度拡散領域１３−１、１３−２の各々の表面の一部がコンタクトホールを介して露出する。各コンタクトホールの直径は、典型例として、０．７μｍであってもよい。前述の積層体の厚さは、３０００Åなので、前述の各コンタクトホールは、非常に小さいアスペクト比を有する。
図８（ａ）に示すように、既知の方法によりレジストパターン２６を除去する。
図８（ｂ）に示すように、既知のスパッタ技術により、ポリシリコン膜１７上及び前述の各コンタクトホール中に、金属膜１８を形成することで、ポリシリコン膜１７と金属膜１８とからなる積層体を形成する。前述したように、各コンタクトホールの非常に小さいアスペクト比は、ボイドを形成することなく、各コンタクトホールが金属膜１８により完全に埋め込まれることを可能にすると共に、金属膜１８が概ね平坦な表面を有することを可能にする。金属膜１８は、コンタクトホールを介して、第１及び第２のＮ＋高濃度拡散領域１１−１、１１−２及び第１のＰ＋高濃度拡散領域１３−１、１３−２の各々の表面の一部と接触する。この金属膜１８は、典型的には、アルミニウム膜で構成することが可能である。また、この金属膜１８は、銅膜で構成してもよい。
図８（ｃ）に示すように、既知のフォトリソグラフィー技術により、金属膜１８上に、レジストパターン２７を形成する。
図９（ａ）に示すように、レジストパターン２７をマスクとして使用して、既知の異方性エッチング技術により、ポリシリコン膜１７と金属膜１８とからなる積層構造体を、選択的にエッチングする。結果、第１のＮ＋高濃度拡散領域１１−１の上方に、第１のポリシリコン層１７−１と第１の金属層１８−１との第１の積層体が形成される。第１のＮ−低濃度拡散領域１０−１と第２のＮ−低濃度拡散領域１０−２との間で画定されるＮチャネル領域の上方に、第２のポリシリコン層１７−２と第２の金属層１８−２との第２の積層構造体が形成される。第２のＮ＋高濃度拡散領域１１−２の上方に、第３のポリシリコン層１７−３と第３の金属層１８−３との第３の積層構造体が形成される。更に、第１のＰ＋高濃度拡散領域１３−１の上方に、第４のポリシリコン層１７−４と第４の金属層１８−４との第４の積層構造体が形成される。第１のＰ−低濃度拡散領域１２−１と第２のＰ−低濃度拡散領域１２−２との間で画定されるＰチャネル領域の上方に、第５のポリシリコン層１７−５と第５の金属層１８−５との第５の積層構造体が形成される。第２のＰ＋高濃度拡散領域１３−２の上方に、第６のポリシリコン層１７−６と第６の金属層１８−６との第６の積層構造体が形成される。第２の積層構造体は、第１及び第２のＮ−低濃度拡散領域１０−１、１０−２にオーバーラップするが、第１及び第２のＮ＋高濃度拡散領域１１−１、１１−２にはオーバーラップしない。第５の積層構造体は、第１及び第２のＮ−低濃度拡散領域１２−１，１２−２にオーバーラップするが、第１及び第２のＮ＋高濃度拡散領域１３−１、１３−２にはオーバーラップしない。
図９（ｂ）に示すように、既知の方法によりレジストパターン１０４を除去する。結果、第１のＮ＋高濃度拡散領域１１−１の上方に、第１のポリシリコン層１７−１と第１の金属層１８−１との第１の積層構造体からなる、第１のソースコンタクト配線層３２−１が形成される。Ｎチャネル領域の上方に、第２のポリシリコン層１７−２と第２の金属層１８−２との第２の積層構造体からなる、第１のゲート電極３１−１が形成される。第２のＮ＋高濃度拡散領域１１−２の上方に、第３のポリシリコン層１７−３と第３の金属層１８−３との第３の積層構造体からなる、第１のドレインコンタクト配線層３３−１が形成される。更に、第１のＰ＋高濃度拡散領域１３−１の上方に、第４のポリシリコン層１７−４と第４の金属層１８−４との第４の積層構造体からなる、第２のソースコンタクト配線層３２−２が形成される。第１のＰ−低濃度拡散領域１２−１と第２のＰ−低濃度拡散領域１２−２との間で画定されるＰチャネル領域の上方に、第５のポリシリコン層１７−５と第５の金属層１８−５との第５の積層構造体からなる、第２のゲート電極３１−２が形成される。第２のＰ＋高濃度拡散領域１３−２の上方に、第６のポリシリコン層１７−６と第６の金属層１８−６との第６の積層構造体からなる、第２のドレインコンタクト配線層３３−２が形成される。第１のゲート電極３１−１は、第１及び第２のＮ−低濃度拡散領域１０−１、１０−２にオーバーラップするが、第１及び第２のＮ＋高濃度拡散領域１１−１、１１−２にはオーバーラップしない。第２のゲート電極３１−２は、第１及び第２のＮ−低濃度拡散領域１２−１，１２−２にオーバーラップするが、第１及び第２のＮ＋高濃度拡散領域１３−１、１３−２にはオーバーラップしない。このオーバーラップ構造は、電界緩和効果を奏する。
Ｐ型単結晶シリコン基板１の上部領域であって、Ｐ型チャネルストッパー１４で囲まれたＰ型活性領域に、ＮチャネルＭＯＳトランジスタが形成される。このＮチャネルＭＯＳトランジスタは、Ｎ型ソース領域と、Ｎ型ドレイン領域と、Ｎ型ソース領域とＮ型ドレイン領域との間に画定されるＮチャネル領域と、Ｎチャネル領域の上方であって且つゲート酸化膜１６上に形成された第１のゲート電極３１−１と、Ｎ型ソース領域に接触する第１のソースコンタクト配線層３２−１と、Ｎ型ドレイン領域に接触する第１のドレインコンタクト配線層３３−１とからなる。前述したようにＮ型ソース領域は、第１のＮ−低濃度拡散領域１０−１及び第１のＮ＋高濃度拡散領域１１−１からなる。Ｎ型ドレイン領域は、第２のＮ−低濃度拡散領域１０−２及び第２のＮ＋高濃度拡散領域１１−２からなる。第１のソースコンタクト配線層３２−１は、第１のポリシリコン層１７−１と第１の金属層１８−１とからなる。第１のドレインコンタクト配線層３３−１は、第３のポリシリコン層１７−３と第３の金属層１８−３とからなる。第１のゲート電極３１−１は、第２のポリシリコン層１７−２と、第２の金属層１８−２との積層構造体からなる。
Ｎ型ウェル２の上部領域であって、Ｎ型チャネルストッパー１５で囲まれたＮ型活性領域に、ＰチャネルＭＯＳトランジスタが形成される。このＰチャネルＭＯＳトランジスタは、Ｐ型ソース領域と、Ｐ型ドレイン領域と、Ｐ型ソース領域とＰ型ドレイン領域との間に画定されるＰチャネル領域と、Ｐチャネル領域の上方であって且つゲート酸化膜１６上に形成された第２のゲート電極３１−２と、Ｐ型ソース領域に接触する第２のソースコンタクト配線層３２−２と、Ｐ型ドレイン領域に接触する第２のドレインコンタクト配線層３３−２とからなる。前述したようにＰ型ソース領域は、第１のＰ−低濃度拡散領域１２−１及び第１のＰ＋高濃度拡散領域１３−１からなる。Ｐ型ドレイン領域は、第２のＰ−低濃度拡散領域１２−２及び第２のＰ＋高濃度拡散領域１３−２からなる。第２のソースコンタクト配線層３２−２は、第４のポリシリコン層１７−４と第４の金属層１８−４とからなる。第２のドレインコンタクト配線層３３−２は、第６のポリシリコン層１７−６と第６の金属層１８−６とからなる。第２のゲート電極３１−２は、第５のポリシリコン層１７−５と、第５の金属層１８−５との積層構造体からなる。
第１及び第２のゲート電極３１−１、３１−２、並びに、第１のソース・ドレインコンタクト配線層３２−１、３３−１及び第２のソース・ドレインコンタクト配線層３２−２、３３−２は、共通のポリシリコン膜１７と金属膜１８との積層体をパターニングすることで同時に形成される。よって、第１及び第２のゲート電極３１−１、３１−２、並びに、第１のソース・ドレインコンタクト配線層３２−１、３３−１及び第２のソース・ドレインコンタクト配線層３２−２、３３−２は、同一の積層構造を有する。ここで、第１乃至第６のポリシリコン層１７−１乃至１７−６は、実質同一の膜厚を有し、更に、第１乃至第６の金属層１８−１乃至１８−６は、実質同一の膜厚を有する。
図９（ｃ）に示すように、既知のプラズマＣＶＤにより、シリコン窒化膜からなる表面保護膜を、ゲート絶縁膜１６上に形成することで、前述のＮチャネルＭＯＳトランジスタ及びＰチャネルＭＯＳトランジスタを完全に埋め込むことで、半導体装置が完成する。
尚、上記イオン注入は、基板面に垂直方向にイオンを打ち込む行程である。
（効果）
前述したように、ゲート酸化膜１６上に、ポリシリコン膜１７を形成する。ゲート酸化膜１６とポリシリコン膜１７との積層体に、ソース・ドレインコンタクトを形成する。その後、該ポリシリコン膜１７上及びソース・ドレインコンタクト中に金属膜１８を形成して、該ポリシリコン膜１７と該金属膜１８とからなる積層体を形成する。その後、この積層体をパターニングして、各々が、ポリシリコン層と金属層との積層構造体からなるゲート電極と、ソース・ドレインコンタクト配線層とを同時に形成する。更に、フィールド酸化膜の形成に代え、チャネルストッパーを高濃度拡散領域と同時に形成する。このため、本実施形態は、以下の効果を奏する。
第１の効果として、本発明に係るＭＯＳトランジスタは、ポリシリコン層と、金属層との２層構造からなるソース・ドレインコンタクト配線層と、前記ソース・ドレインコンタクト配線層と同一の２層構造からなるゲート電極とを含む。よって、ポリシリコン層と、金属層との２層構造からなるゲート電極は、金属の単層構造からなるゲート電極に比較して、仕事関数は高い。このことは、ＭＯＳトランジスタが、所望の高い性能を有することを可能し、且つ所望の高い信頼性を維持することを可能にする。
第２の効果として、ソース・ドレインコンタクト配線層が、ポリシリコン層と、金属層との２層構造からなる。ここで、ポリシリコン層が不純物を含むシリコンからなるソース・ドレイン領域に直接接し、一方、金属層は、ソース・ドレイン領域からポリシリコン層を介して離間している。このため、スパイクや金属配線に含有される析出物によるゲート絶縁膜の劣化は生じない。
第３の効果として、本発明に係るＭＯＳトランジスタの形成方法は、ソース・ドレインコンタクト配線層と、ゲート電極とを同一行程で形成する。このため、レジストパターンからなるマスクを形成する行程数は、ソース・ドレインコンタクト配線層と、ゲート電極とを別の行程で形成する場合に比較して、少なくてすむ。
第４の効果として、本発明に係るＭＯＳトランジスタは、素子分離のため、チャネルストッパーを有する。即ち、本発明に係る半導体装置の製造方法は、ＬＯＣＯＳ行程を経てフィールド酸化膜を形成することがないため、レジストパターンからなるマスクを形成する行程数は、ＬＯＣＯＳ行程を経てフィールド酸化膜を形成する場合に比較して、少なくてすむ。
（変更例）
本実施形態では、第１及び第２のＮ−低濃度不純物注入領域４−１、４−２を形成した後に、第１及び第２のＰ−低濃度不純物注入領域５−１、５−２を形成した。本実施形態の変更例として、第１及び第２のＰ−低濃度不純物注入領域５−１、５−２を先に形成し、その後、第１及び第２のＮ−低濃度不純物注入領域４−１、４−２を形成してもよい。
本実施形態では、第１及び第２のＮ＋高濃度不純物注入領域６−１、６−２を形成した後、第１及び第２のＰ＋高濃度不純物注入領域８−１、８−２を形成した。本実施形態の変更例として、第１及び第２のＰ＋高濃度不純物注入領域８−１、８−２を先に形成し、その後、第１及び第２のＮ＋高濃度不純物注入領域６−１、６−２を形成してもよい。
更に、シリコン酸化膜３を除去する直前の行程で、閾値電圧の制御を目的として、前述のＮチャネル領域及びＰチャネル領域に、それぞれ、イオン注入を行うことも可能である。
本実施形態の変更例として、半導体装置が多層配線構造を有する構成とすることも可能である。この場合、前述の表面保護膜に代え、層間絶縁膜を形成する。
また、上記実施形態では、Ｐ型単結晶シリコン基板１にＮチャネルＭＯＳトランジスタを形成し、Ｎ型ウェル２にＰチャネルＭＯＳトランジスタを形成した。しかし、本実施形態の変更例として、Ｎ型単結晶シリコン基板にＰウェルを選択的に形成し、Ｎ型単結晶シリコン基板にＰチャネルＭＯＳトランジスタを形成し、Ｐ型ウェルにＮチャネルＭＯＳトランジスタを形成してもよい。本実施形態の更なる変更例として、シリコン基板に、Ｎ型ウェルと、Ｐ型ウェルとを形成し、Ｎ型ウェルにＰチャネルＭＯＳトランジスタを形成し、Ｐ型ウェルにＮチャネルＭＯＳトランジスタを形成してもよい。
上記実施形態では、ゲート絶縁膜上に設けられたゲート電極を有するＭＯＳトランジスタを含む半導体装置を製造した。しかし、本実施形態の変更例として、ゲート絶縁膜上に設けられたフローティングゲート電極を有するＭＯＳトランジスタを含む半導体装置を製造する場合にも、本発明を適用することができる。この場合、ポリシリコン膜１７と金属膜１８との積層構造体をパターニングすることで、フローティングゲート電極と、ソース・ドレインコンタクト配線層とを同時に形成することが可能となる。
前述した各層の厚さや各層の不純物濃度は、あくまで一例にすぎず、設計変更可能であることはいうまでもない。
本発明の第１実施形態に係る高耐圧半導体装置製造方法における一連の製造行程を示す部分縦断面図である。 本発明の第１実施形態に係る高耐圧半導体装置製造方法における一連の製造行程を示す部分縦断面図である。 本発明の第１実施形態に係る高耐圧半導体装置製造方法における一連の製造行程を示す部分縦断面図である。 本発明の第１実施形態に係る高耐圧半導体装置製造方法における一連の製造行程を示す部分縦断面図である。 本発明の第１実施形態に係る高耐圧半導体装置製造方法における一連の製造行程を示す部分縦断面図である。 本発明の第１実施形態に係る高耐圧半導体装置製造方法における一連の製造行程を示す部分縦断面図である。 本発明の第１実施形態に係る高耐圧半導体装置製造方法における一連の製造行程を示す部分縦断面図である。 本発明の第１実施形態に係る高耐圧半導体装置製造方法における一連の製造行程を示す部分縦断面図である。 本発明の第１実施形態に係る高耐圧半導体装置製造方法における一連の製造行程を示す部分縦断面図である。
符号の説明
１ Ｐ型単結晶シリコン基板
２ Ｎ型ウェル
３ シリコン酸化膜
４―１ 第１のＮ−低濃度不純物注入領域
４―２ 第２のＮ−低濃度不純物注入領域
５―１ 第１のＰ−低濃度不純物注入領域
５―２ 第２のＰ−低濃度不純物注入領域
６―１ 第１のＮ＋高濃度不純物注入領域
６―２ 第２のＮ＋高濃度不純物注入領域
７ 第３のＮ＋高濃度不純物注入領域
８―１ 第１のＰ＋高濃度不純物注入領域
８―２ 第２のＰ＋高濃度不純物注入領域
９ 第３のＰ＋高濃度不純物注入領域
１０―１ 第１のＮ−低濃度拡散領域
１０―２ 第２のＮ−低濃度拡散領域
１１―１ 第１のＮ＋高濃度拡散領域
１１―２ 第２のＮ＋高濃度拡散
１２―１ 第１のＰ−低濃度拡散領域
１２―２ 第２のＰ−低濃度拡散領域
１３―１ 第１のＰ＋高濃度拡散領域
１３―２ 第２のＰ＋高濃度拡散領域
１４ Ｐ型チャネルストッパー
１５ Ｎ型チャネルストッパー
１６ ゲート酸化膜
１７ ポリシリコン膜
１７−１ 第１のポリシリコン層
１７−２ 第２のポリシリコン層
１７−３ 第３のポリシリコン層
１７−４ 第４のポリシリコン層
１７−５ 第５のポリシリコン層
１７−６ 第６のポリシリコン層
１８ 金属膜
１８−１ 第１の金属層
１８−２ 第２の金属層
１８−３ 第３の金属層
１８−４ 第４の金属層
１８−５ 第５の金属層
１８−６ 第６の金属層
１９ パッシベーション膜
２１ レジストパターン
２２ レジストパターン
２３ レジストパターン
２４ レジストパターン
２５ レジストパターン
２６ レジストパターン
２７ レジストパターン
３１―１ 第１のゲート電極
３１―２ 第２のゲート電極
３２−１ 第１のソースコンタクト配線層
３２−２ 第２のソースコンタクト配線層
３３−１ 第１のドレインコンタクト配線層
３３−２ 第２のドレインコンタクト配線層

Claims (19)

  1. 半導体基板の上方に、第１の絶縁膜を形成する行程と、
    前記第１の絶縁膜上に、ポリシリコン膜と前記ポリシリコン膜を介し前記第１の絶縁膜から離間する金属膜とを含む積層体を形成する行程と、
    前記積層体をパターニングすることで、第１の配線層と、第１の電極とを同時に形成する行程と、
    を含む半導体装置の製造方法。
  2. 前記積層体を形成する行程は、
    前記第１の絶縁膜上に、前記ポリシリコン膜を形成する行程と、
    前記第１の絶縁膜と前記ポリシリコン膜とを貫通し、前記半導体基板の第１の領域に達するコンタクトホールを形成する行程と、
    前記ポリシリコン膜上及び前記コンタクトホール内に、前記金属膜を形成する行程と、
    を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記第１の絶縁膜を形成する行程の前に、
    前記半導体基板の上部領域に、前記第１の領域及びチャネルストッパーを形成する行程を更に含むことを特徴とする請求項２に記載の半導体装置の製造方法。
  4. 前記第１の領域及びチャネルストッパーを形成する行程は、
    前記上部領域に、選択的にイオン注入を行うことにより、前記上部領域に、第１の不純物濃度を有する第１の不純物注入領域を選択的に形成する行程と、
    前記上部領域に、選択的にイオン注入を行うことにより、前記上部領域に、前記第１の不純物濃度より高い第２の不純物濃度を有する第２の不純物注入領域を選択的に形成する行程と、
    熱拡散処理を行うことで、第３の不純物濃度を有する第１の不純物拡散領域と前記第３の不純物濃度より高い第４の不純物濃度を有する第２の不純物拡散領域とからなる前記第１の領域と、前記第３の不純物濃度より高い第５の不純物濃度を有する第３の不純物拡散領域からなる前記チャネルストッパーとを同時に形成することを特徴とする請求項３に記載の半導体装置の製造方法。
  5. 前記第１の領域及びチャネルストッパーを形成する行程の前に、前記半導体基板の表面を酸化することで、前記半導体基板の表面上に第１の酸化膜を形成する行程と、
    前記第１の領域及びチャネルストッパーを形成する行程の後、且つ前記第１の絶縁膜を形成する行程の前に、前記第１の酸化膜を除去する行程と、を更に含むことを特徴とする請求項４に記載の半導体装置の製造方法。
  6. 前記第１の絶縁膜は、ゲート絶縁膜であることを特徴とする請求項１乃至５のいずれかに記載の半導体装置の製造方法。
  7. 前記第１の電極は、ゲート電極であることを特徴とする請求項１乃至６のいずれかに記載の半導体装置の製造方法。
  8. 前記第１の電極は、フローティングゲート電極であることを特徴とする請求項１乃至６のいずれかに記載の半導体装置の製造方法。
  9. 前記第１の領域は、ソース領域及びドレイン領域の少なくとも１方からなることを特徴とする請求項１乃至８のいずれかに記載の半導体装置の製造方法。
  10. 前記半導体装置は、電界効果型トランジスタを含むことを特徴とする請求項１乃至９のいずれかに記載の半導体装置の製造方法。
  11. 半導体基板と、
    前記半導体基板の上方に設けられた第１の絶縁膜と、
    前記第１の絶縁膜上に設けられ、第１のポリシリコン膜と前記第１のポリシリコン膜を介し前記第１の絶縁膜から離間する第１の金属膜とを含む第１の電極と、
    前記第１の絶縁膜上に設けられ、前記第１のポリシリコン膜と同一物質からなる第２のポリシリコン膜と、前記第２のポリシリコン膜を介し前記第１の絶縁膜から離間すると共に前記第１の金属膜と同一物質からなる第２の金属膜とを含む第１の配線層と、
    を含む半導体装置。
  12. 前記第１のポリシリコン膜と前記第２のポリシリコン膜とは、実質的に同一の膜厚を有することを特徴とする請求項１１に記載の半導体装置。
  13. 前記半導体基板は、第１の領域を更に含み、
    前記第２の金属膜は、前記第２のポリシリコン膜と前記第１の絶縁膜とを貫通し、前記第１の領域に達するコンタクトホールを介して、前記第１の領域と電気的に接続することを特徴とする請求項１１又は１２に記載の半導体装置。
  14. 前記第１の領域は、ソース領域及びドレイン領域の少なくとも１方からなることを特徴とする請求項１３に記載の半導体装置。
  15. 前記半導体基板は、チャネルストッパーを更に含むことを特徴とする請求項１１乃至１４のいずれかに記載の半導体装置。
  16. 前記第１の絶縁膜は、ゲート絶縁膜であることを特徴とする請求項１１乃至１５のいずれかに記載の半導体装置。
  17. 前記第１の電極は、ゲート電極であることを特徴とする請求項１１乃至１６のいずれかに記載の半導体装置。
  18. 前記第１の電極は、フローティングゲート電極であることを特徴とする請求項１０乃至１６のいずれかに記載の半導体装置。
  19. 前記半導体装置は、電界効果型トランジスタを含むことを特徴とする請求項１１乃至１８のいずれかに記載の半導体装置。
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