KR20060082021A - 반도체 장치 및 그 제조방법 - Google Patents

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오끼 덴끼 고오교 가부시끼가이샤
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Abstract

(과제) 살리사이드 (SALICIDE) 기술을 용이하게 적용하는 것이 가능한 반도체 장치 및 그 제조방법을 제공한다.
(해결 수단) 반도체 장치 (1) 는, 반도체 기판 (11) 에 형성된 한쌍의 확산층 (21) 과, 한쌍의 확산층 (21) 사이에 끼인 영역 위에 형성된 게이트 전극 (23) 과, 게이트 전극 (23) 의 측면에 형성된 1 층 이상의 절연막 (25) 과, 절연막 (35) 을 사이에 끼우고 게이트 전극 (23) 측면에 형성된 사이드월 (26) 과, 확산층 (21) 의 상부로서 절연막 (25) 아래 및 사이드월 (26) 아래를 포함하지 않는 영역에 형성된 고농도 확산층 (24) 으로 구성된 고내압 MOSFET (20) 을 가진다. 절연막 (25) 은 예컨대 질화 실리콘으로 형성된다. 사이드월 (26) 은 예컨대 산화 실리콘으로 형성된다.
반도체 장치, 살리사이드

Description

반도체 장치 및 그 제조방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
도 1 은 본 발명의 실시예 1 에 의한 반도체 장치 (1) 의 구성을 나타낸 단면도.
도 2 는 본 발명의 실시예 1 에 의한 반도체 장치 (1) 의 제조방법을 나타낸 프로세스도 (1).
도 3 은 본 발명의 실시예 1 에 의한 반도체 장치 (1) 의 제조방법을 나타낸 프로세스도 (2).
도 4 는 본 발명의 실시예 1 에 의한 반도체 장치 (1) 의 제조방법을 나타낸 프로세스도 (3).
도 5 는 본 발명의 실시예 1 에 의한 반도체 장치 (1) 의 제조방법을 나타낸 프로세스도 (4).
도 6 은 본 발명의 실시예 2 에 의한 반도체 장치 (1) 의 제조방법을 나타낸 프로세스도.
도 7 은 본 발명에 의한 반도체 장치 (1) 의 다른 구성을 나타낸 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
1 반도체 장치
11 실리콘 기판
12 소자 분리 절연막
17 층간 절연막
18 컨택트내 배선
19 메탈 배선층
20 고내압 MOSFET
20A 고내압 MOSFET 영역
20B, 30B 전극간 오프셋 영역
21, 31 확산층
22, 22', 32 게이트 절연막
24B, 34B 레지스트
23, 33 게이트 전극
23a, 24a, 33a, 34a 살리사이드막
24, 34 고농도 확산층
24A, 34A 개구부
25, 55 절연막
25A, 26A 절연막
26, 26', 35, 46 사이드월
30 저내압 MOSFET
30A 저내압 MOSFET 영역
특허문헌 1 : 일본 공개특허공보 평 8-46183 호
본 발명은, 반도체 장치 및 그 제조방법에 관한 것으로, 특히 고내압용의 트랜지스터와 고속 동작용의 트랜지스터를 혼재시키는 것이 가능한 반도체 장치 및 그 제조방법에 관한 것이다.
종래, 고내압용의 전계 효과 트랜지스터 (Field Effect Transistor : 이하 FET 라 한다) 와 고속 동작용의 FET 와 같은, 특성이 다른 FET 를 단일 칩에 혼재시키는 반도체 장치가 존재한다. 이하의 설명에서는, 고내압용의 FET 를 고내압 FET 라 하고, 고속 동작용의 FET, 즉 고내압 설계가 이루어지지 않은 FET 를 저내압 FET 라 한다.
저내압 FET 은, 원하는 동작 특성을 얻기 위해, 일반적으로 고내압을 실현하기 위한 구성을 갖지 않는다. 즉, 고내압 FET 와 저내압 FET 은, 요구되는 특성을 각각 만족하기 위해 구성의 일부가 서로 다르다. 예를 들어 저내압용으로 설계된 M0S (Metal-0xide Semiconductor) FET (이하, 저내압 MOSFET 이라 한다) 는, 고내압용으로 설계된 MOSFET (이하, 고내압 MOSFET 이라 한다) 와 비교하여 게이트 길이가 짧고, 소스·드레인 영역에서의 불순물 확산 분포가 얕다. 한편, 고내압 MOSFET 은 게이트 길이가 비교적 길고, 또 소스·드레인 영역에서의 불순물 확산 분포가 비교적 깊은 것 외에, 게이트 전극과 소스 전극 사이의 거리 및 게이트 전극과 드레인 전극 사이의 거리가, 저전압 MOSFET 에서의 게이트 전극과 소스 전극 사이의 거리 및 게이트 전극과 드레인 전극 사이의 거리보다 길다. 즉, 고내압 MOSFET 에서의 소스 전극 또는 드레인 전극과 게이트 전극의 거리는, 저내압 MOSFET 에서의 소스 전극 또는 드레인 전극과 게이트 전극의 거리와 비교하여 길게 형성된다. 이하의 설명에서는, 소스 전극 또는 드레인 전극과 게이트 전극 사이의 영역을 전극간 오프셋 영역이라 하고, 소스 전극 또는 드레인 전극과 게이트 전극 사이의 거리, 즉 전극간 오프셋 영역의 폭을 전극간 오프셋 거리라 한다.
이와 같이, 고내압 MOSFET 은, 소스 전극 및 드레인 전극과 게이트 전극 사이에 비교적 폭넓은 전극간 오프셋 영역을 갖는다. 이에 의해, 게이트 전극에서 발생하는 비교적 강한 전계 (이하, 고전계라 한다) 를 전극간 오프셋 영역에서 크게 완화시킬 수 있다. 이 때문에, 고내압 MOSFET 은 저내압 MOSFET 보다 더 고전압에서의 구동이 가능해진다.
이러한 고내압 MOSFET 과 저내압 MOSFET 이 단일 칩에 혼재하는 반도체 장치의 제조방법은, 예를 들어, 이하에 나타내는 특허문헌 1 에 기재되어 있다. 이하에서는, 이러한 종래 기술에 의한 반도체 장치의 제조방법의 일례를 설명한다. 또, 이하의 설명에서는, P 형 기판을 사용한 경우를 예로 든다.
먼저, P 형 실리콘 기판 위의 필드 영역에, 예를 들어, LOCOS (Local Oxidation of Silicon) 법을 사용하여 소자간 분리용의 절연막 (이하, 소자 분리 절연막이라 한다) 을 형성한다. 또, 소자 분리 절연막이 형성되어 있지 않은 영역은, 고내압 MOSFET 및 저내압 MOSFET 용의 소자를 형성하기 위한 액티브 영역이 된다. 이하의 설명에서는, 고내압 MOSFET 용의 액티브 영역을 고내압 MOSFET 영역이라 하고, 저내압 MOSFET 용의 액티브 영역을 저내압 MOSFET 영역이라 한다.
이상과 같이 소자 분리 절연막을 형성하면, 다음으로 고내압 MOSFET 영역과 저내압 MOSFET 영역의 표면을 산화함으로써, 이들의 표면에 게이트 절연막을 형성한다. 다음으로, 예를 들어, 포토리소그래피 기술을 사용하여 고내압 MOSFET 영역을 레지스트로 마스크한 후, 저내압 MOSFET 영역에 형성된 게이트 절연막을, 예를 들어, 에칭 기술을 사용하여 제거한다. 그 후, 고내압 MOSFET 영역을 마스크하고 있던 레지스트를 제거한 후, 기판 상면을 산화함으로써, 저내압 MOSFET 영역 표면에 고내압 MOSFET 영역에서의 게이트 절연막보다 더 얇은 게이트 절연막을 형성한다.
이상과 같이 각 액티브 영역에 게이트 절연막을 형성하면, 다음으로 소자 분리 절연막 및 각 게이트 절연막 표면, 즉 이들이 형성된 기판 위에 예를 들어 CVD 법을 사용하여 폴리 실리콘막을 형성한 후, 형성된 폴리 실리콘막을 예를 들어 포토리소그래피 기술 및 에칭 기술을 사용하여 패터닝한다. 이에 의해, 각 게이트 절연막 위에 게이트 전극이 각각 형성된다.
다음으로, 예를 들어 포토리소그래피 기술을 사용하여 저내압 MOSFET 영역을 레지스트로 마스크한 후, 고내압 MOSFET 영역에 예를 들어 이온 주입 기술을 사용 하여 네거티브·이온 (예를 들어 인이온) 을 주입한다. 이 때, 소자 분리 절연막과 게이트 전극과 저내압 MOSFET 영역 위의 레지스트가 마스크가 되므로, 네거티브·이온은 자기정합적으로 고내압 MOSFET 영역에서의 소정의 영역 (확산 영역) 에 주입된다.
다음으로, 저내압 MOSFET 영역을 덮고 있던 레지스트를 제거한 후, 이번에는 고내압 MOSFET 영역을, 예를 들어, 포토리소그래피 기술을 사용하여 레지스트로 마스크한다. 이어서, 예를 들어 이온 주입 기술을 사용하여 저내압 MOSFET 영역에 네거티브·이온 (예를 들어 인) 을 주입한다. 이 때, 소자 분리 절연막과 게이트 전극과 고내압 MOSFET 영역 위의 레지스트가 마스크가 되므로, 네거티브·이온은 자기정합적으로 저내압 MOSFET 영역에서의 소정의 영역 (확산 영역) 에 주입된다. 또, 저내압 MOSFET 영역의 확산 영역에 이온 주입후, 고내압 MOSFET 영역을 덮고 있던 레지스트는 제거된다.
이상과 같이 각 액티브 영역의 확산 영역에 이온을 주입하면, 다음으로 게이트 전극, 게이트 절연막 및 소자 분리 절연막 표면, 즉 이들이 형성된 기판 위에 예를 들어 CVD (Chemical Vapor Deposition) 법을 사용하여 질화 실리콘막으로 이루어지는 절연물을 퇴적시킨 후, 형성된 절연막을 예를 들어 에칭 기술을 사용하여 이방성 에칭한다. 이에 의해, 각각의 액티브 영역에서의 게이트 전극의 측벽에 사이드월이 형성된다.
다음으로, 고내압 MOSFET 영역에서의 확산 영역의 일부로서 이것의 게이트 전극으로부터 소정 거리 (전극간 오프셋 거리) 이간한 영역 (이것을 제 1 영역으로 한다) 과, 저내압 MOSFET 영역에서의 확산 영역의 일부 (이것을 제 2 영역으로 한다) 에, 소스 전극 또는 드레인 전극으로서 기능하는 고농도 확산층을 형성한다. 이 공정에서는, 고내압 M0SFET 영역의 게이트 전극으로부터 제 1 영역까지의 영역 (전극간 오프셋 영역) 위에, 예를 들어, 포토리소그래피 기술을 사용하여 레지스트를 형성한 후, 예를 들어 이온 주입 기술을 사용하여 네거티브·이온을 주입한다. 이 때, 고내압 MOSFET 영역에 형성한 레지스트와 각 게이트 전극 및 사이드월과 소자 분리 절연막이 마스크가 되므로, 네거티브·이온은 자기정합적으로 각 영역 (제 1 및 제 2 영역) 에 주입된다. 또, 제 1 및 제 2 영역에 고농도 확산층을 형성한 후, 고내압 MOSFET 영역의 전극간 오프셋 영역을 덮고 있던 레지스트는 제거된다.
또한, 최근에는, 반도체 장치의 고속화를 목적으로 MOSFET 이 미세화되고 있지만, 미세화의 과정에서 드레인 전극 및 소스 전극의 기생 저항을 무시할 수 없게 되고 있다.
이러한 기생 저항을 저감하기 위한 기술로서, 예를 들면 살리사이드 (Self Aligned Silicide) 기술이 존재한다. 이 살리사이드 기술은, 드레인 전극, 소스 전극, 게이트 전극 위를 각각 자기정합적으로 실리사이드화하기 위한 기술이다.
구체적으로는, 예를 들어 상기한 바와 같이 게이트 전극, 드레인 전극 및 소스 전극 (고농도 확산층) 을 형성한 후, 이들이 형성된 기판 위 전면(全面)에 코발트 (Co) 나 티타늄 (Ti) 등과 같은 고융점 금속막을 형성하여 이것을 열처리한다. 이에 의해, 실리콘 및 폴리 실리콘과 고융점 금속이 열반응을 일으켜, 게이트 전극, 드레인 전극 및 소스 전극의 각 표면이 실리사이드화된다. 즉, 이들 표면에 살리사이드막이 형성된다. 또, 열반응을 일으키지 않았던 고융점 금속은 선택적으로 제거되지만, 이 방법은 공지이기 때문에 여기서는 설명을 생략한다.
그러나, 이상과 같은 살리사이드 기술을 사용하여 고내압 MOSFET 에서의 드레인 전극 및 소스 전극 표면을 실리사이드화한 경우, 사이드월로 덮여 있지 않은 전극간 오프셋 영역 위도 실리사이드화된다. 즉, 사이드월과 드레인 전극 사이 및 사이드월과 소스 전극 사이에 저저항인 살리사이드막이 각각 형성되어 버린다. 이 때문에, 고내압 MOSFET 에서의 전극간 오프셋 거리가, 사실상 저내압 MOSFET과 동일한 길이, 즉, 사이드월의 폭으로 규정되게 되어, 고내압 동작이 어려워지는 문제가 발생한다.
이와 같이, 고내압 MOSFET 등과 같은 고내압 FET 의 제조방법에는 살리사이드 기술의 적용이 어렵고, 그 결과 고내압 FET 을 혼재하는 반도체 장치의 미세화가 방해되었다.
따라서 본 발명은, 상기 문제를 감안하여 이루어진 것으로, 살리사이드 기술을 용이하게 적용하는 것이 가능한 반도체 장치 및 그 제조방법을 제공하는 것을 목적으로 한다.
과제를 해결하기 위한 수단
이러한 목적을 달성하기 위해, 본 발명에 의한 반도체 장치는, 반도체 기판 과, 반도체 기판에 형성된 한쌍의 확산층과, 한쌍의 확산층 사이에 끼인 영역 위에 형성된 게이트 전극과, 게이트 전극의 측면에 형성된 1 층 이상의 절연막과, 절연막을 사이에 끼우고 게이트 전극 측면에 형성된 사이드월과, 확산층의 상부로서 절연막 아래 및 사이드월 아래를 포함하지 않는 영역에 형성된 고농도 확산층으로 구성된다.
사이드월과 게이트 전극 사이에, 사이드월과는 별도의 절연막을 개재시킨 구성으로 함으로써, 사이드월만의 경우보다 게이트 전극과 드레인 전극 또는 소스 전극과의 사이의 거리, 즉 전극간 오프셋 거리를 길게 할 수 있음과 함께, 절연막의 막두께를 조정한다는 간단한 설정만으로, 전극간 오프셋 거리를 원하는 길이로 최적화하는 것이 가능해진다.
또한, 이 사이드월과 절연막은, 확산층에서의 전극간 오프셋 영역 위에 형성되어 있기 때문에, 확산층에 형성하는 고농도 확산층 (드레인 전극 및 소스 전극) 을 형성할 때나 고농도 확산층 위에 살리사이드막을 형성할 때에, 확산층을 보호하는 역할을 한다. 이 때문에, 예를 들어, 살리사이드 기술을 적용하여 고농도 확산층 위에 살리사이드막을 형성했다 하더라도, 전극간 오프셋 영역에 포함되는 확산층의 상면이 실리사이드화되지 않는다. 즉, 고내압 MOSFET 에서의 전극간 오프셋 거리가 짧아진다는 문제가 발생하지 않는다. 따라서, 본 발명에 의하면, 살리사이드 기술을 적용하여 고내압 동작이 가능한 고내압 MOSFET 을 포함하는 반도체 장치를 용이하게 제조하는 것이 가능해진다.
발명을 실시하기 위한 최선의 형태
이하, 본 발명을 실시하기 위한 최선의 형태를 도면과 함께 상세히 설명한다.
실시예 1
먼저, 본 발명에 의한 실시예 1 에 관해 도면을 이용하여 상세히 설명한다. 도 1 은, 본 실시예에 의한 반도체 장치 (1) 의 구성을 나타낸 단면도이다. 또, 도 1 에 나타낸 단면은, 반도체 장치 (1) 에서의 각 MOSFET 을 소스·드레인 영역을 따라 절단하였을 때의 단면이다. 또한, 도 2 내지 도 5 는, 반도체 장치 (1) 의 제조방법을 나타낸 프로세스도이다.
[구성]
도 1 에 나타낸 바와 같이, 반도체 장치 (1) 는, 고내압 MOSFET 영역 (20A) 과 저내압 MOSFET 영역 (30A) 을 갖는다. 고내압 MOSFET 영역 (20A) 은, 확산층 (21) 과 게이트 절연막 (22) 과 게이트 전극 (23) 과 고농도 확산층 (24) 과 살리사이드막 (23a, 24a) 과 절연막 (25) 과 사이드월 (46) 로 이루어지는 고내압 MOSFET (20) 이 실리콘 기판 (11) 위에 형성된 구성을 갖는다. 저내압 MOSFET 영역 (30A) 은, 확산층 (31) 과 게이트 절연막 (32) 과 게이트 전극 (33) 과 고농도 확산층 (34) 과 살리사이드막 (33a, 34a) 과 사이드월 (35) 로 이루어지는 저내압 MOSFET (30) 이 실리콘 기판 (11) 위에 형성된 구성을 갖는다.
고내압 MOSFET 영역 (20A) 및 저내압 MOSFET 영역 (30A) 에 형성된 각 소자 (고내압 MOSFET (20), 저내압 MOSFET (30) 을 포함한다) 는, 소자 분리 절연막 (12) 에 의해 수평 방향에 위치하는 다른 소자와 전기적으로 분리되어 있다. 또한, 고내압 MOSFET 영역 (20A) 및 저내압 MOSFET 영역 (30A) 에 형성된 각 소자 (고내압 MOSFET (20), 저내압 MOSFET (30) 을 포함한다) 위에는 층간 절연막 (17) 이 형성되어 있고, 이것에 의해, 다른 층에 형성된 다른 소자와 전기적으로 분리되어 있다. 단, 층간 절연막 (17) 은 개구된 컨택트 홀 내에 형성된 컨택트내 배선 (18) 을 갖는다. 따라서, 각 소자 (고내압 MOSFET (20), 저내압 MOSFET (30) 을 포함한다) 는, 다른 층 (예를 들어 층간 절연막 (17) 위) 에 형성된 메탈 배선층 (19) 과 컨택트내 배선 (18) 을 통해 전기적으로 접속된다.
이상의 구성에 있어서, 실리콘 기판 (11) 에는, 확산 영역 (드레인 영역, 소스영역, 채널 형성 영역 등) 의 임계값 조정을 목적으로, 예를 들어 P 형의 불순물이 도핑된 이른바 P 형 실리콘 기판을 사용한다. 단, 본 실시예에서는 N 형의 채널이 형성되는 MOSFET 을 기판 위에 형성하는 경우를 예로 들기 때문에 P 형 실리콘 기판을 사용하고 있지만, P 형의 채널이 형성되는 MOSFET 을 기판 위에 형성하는 경우, 실리콘 기판 (11) 에는, 예를 들어, N 형의 불순물이 도핑된 실리콘 기판을 사용하면 된다.
실리콘 기판 (11) 위에 형성된 소자 분리 절연막 (12) 은, 상술한 바와 같이, 실리콘 기판 (11) 에 형성하는 각 소자 (고내압 MOSFET (20), 저내압 MOSFET (30) 을 포함한다) 간을 전기적으로 분리하기 위한 절연층이다. 이하의 설명에서는, 실리콘 기판 (11) 에 있어서, 각 소자간을 분리하기 위한 영역을 소자 분리 영역 (필드 영역이라고도 한다) 이라 하고, 각 소자 (예를 들어 고내압 MOSFET (20), 저내압 MOSFET (30)) 이 형성되는 영역을 소자 형성 영역 (액티브 영역이라 고도 한다) 이라 한다. 소자 분리 절연막 (12) 은 실리콘 기판 (11) 에서의 필드 영역에 형성된다. 이 소자 분리 절연막 (12) 은, 예를 들어 막두께가 2000Å 정도의 절연체로 구성된다. 이 절연체에는, 예를 들어 산화 실리콘 (SiO2) 등을 적용할 수 있다.
층간 절연막 (17) 은, 상술한 바와 같이, 실리콘 기판 (11) 위에 형성된 소자 (고내압 MOSFET (20), 저내압 MOSFET (30) 을 포함한다) 와, 다른 층을 전기적으로 분리하기 위한 절연층이다. 층간 절연막 (17) 은, 실리콘 기판 (11) 위에 형성된 소자 (고내압 MOSFET (20), 저내압 MOSFET (30) 을 포함한다) 를 매몰시키는 정도로 형성된다. 이 층간 절연막 (17) 은, 예를 들어 소자 분리 절연막 (12) 상면으로부터의 막두께가 10000Å 정도의 절연체로 구성된다. 이 절연체에는, 예를 들어, 산화 실리콘 (SiO2) 등을 적용할 수 있다.
층간 절연막 (17) 위에는, 다른 구성에 전기적으로 접속된 메탈 배선층 (19) 이 형성된다. 메탈 배선층 (19) 은, 예를 들어 막두께가 5000Å 정도의 도전체로 구성된다. 이 도전체에는, 예를 들어, 알루미늄 (Al) 등의 금속 재료 또는 합금, 또는 텅스텐 (W) 등을 적용할 수 있다.
층간 절연막 (17) 위의 메탈 배선층 (19) 과, 고내압 MOSFET (20) 및 저내압 MOSFET (30) 에서의 살리사이드막 (23a, 33a, 24a 및 34a) 은, 각각 층간 절연막 (17) 에 개구된 컨택트 홀 내에 형성된 컨택트내 배선 (18) 을 통해 전기적으로 접속된다. 즉, 고내압 MOSFET (20) 및 저내압 MOSFET (30) 에서의 게이트 전극 (23, 33) 과, 드레인 전극 또는 소스 전극으로서 기능하는 고농도 확산층 (24, 34) 은, 각각 살리사이드막 (23a, 33a, 24a 및 34a) 을 통해 메탈 배선층 (19) 에 각각 전기적으로 접속된다. 이 컨택트내 배선 (18) 은, 예를 들어, 알루미늄 (Al) 등의 금속 재료 또는 합금, 또는 텅스텐 (W) 등의 도전체를 사용하여 형성된다.
·고내압 MOSFET (20)
고내압 MOSFET 영역 (20A) 에 형성된 고내압 MOSFET (20) 은, 상술한 바와 같이, 실리콘 기판 (11) 의 액티브 영역에, 확산층 (21) 과 게이트 절연막 (22) 과 게이트 전극 (23) 과 고농도 확산층 (24) 과 살리사이드막 (23a, 24a) 과 절연막 (25) 과 사이드월 (46) 이 형성된 구성을 갖는다.
확산층 (21) 은, 고내압 MOSFET (20) 에서의 소스 영역 및 드레인 영역이다. 따라서, 한쌍의 확산층 (21) 은, 후술하는 게이트 전극 (23) 아래의 채널 형성 영역을 사이에 끼우는 위치에 형성된다. 이 확산층 (21) 은, 예를 들어 도즈량이 6.0×1012/㎠ 정도가 되도록 네거티브·이온이 도핑된 영역이다. 네거티브·이온으로는, 예를 들어, 인이온 등을 적용할 수 있다.
실리콘 기판 (11) 에서의 채널 형성 영역 위, 즉 한쌍의 확산층 (21) 사이에 끼인 영역 위에는, 후술하는 전극간 오프셋 영역 (20B; 도 1 참조) 까지 연재(延在)되는 게이트 절연막 (22) 이 형성된다. 이 게이트 절연막 (22) 은, 후술는 게이트 절연막 (32; 도 1 에서의 저내압 MOSFET 영역 (30A) 참조) 보다 더 두꺼운 막두께, 예를 들어, 500Å 정도의 절연체로 구성된다. 이 절연체에는, 예를 들 어 산화 실리콘 (SiO2) 등을 적용할 수 있다. 본 실시예에서는, 게이트 절연막 (22) 의 형성 재료에 산화 실리콘 (SiO2) 을 적용한다.
게이트 절연막 (22) 위에는 게이트 전극 (23) 이 형성된다. 바꾸어 말하면, 한쌍의 확산층 (21) 사이에 끼인 영역 위에는, 게이트 절연막 (22) 을 통해 게이트 전극 (23) 이 형성된다. 이 게이트 전극 (23) 은, 예를 들어, 막두께가 3000Å 정도인 도전체로 구성된다. 이 도전체에는, 예를 들어, 불순물을 포함하는 폴리 실리콘을 적용할 수 있다. 또한, 게이트 전극 (23) 상면에는 살리사이드막 (23a) 이 형성된다. 즉, 게이트 전극 (23) 상면은 실리사이드화됨으로써 이 부분의 기생 저항이 저감되어 있다.
게이트 전극 (23) 의 측면에는, 절연막 (25) 을 통해 사이드월 (46) 이 형성된다. 바꾸어 말하면, 사이드월 (46) 은, 절연막 (25) 을 사이에 끼우고 게이트 전극 (23) 의 측면에 형성된다. 절연막 (25) 의 단면 형상은 L 자형을 이루고 있고, 그 수평부분이 확산층 (21) 위의 전극간 오프셋 영역 (20B; 도 1 참조) 까지 연재되어 있다. 또한, 절연막 (25) 의 수직부분은 게이트 전극 (23) 의 측면을 따라 형성되어 있다. 이 절연막 (25) 은, 예를 들어, 막두께가 1000Å 정도인 절연체로 구성된다. 이 절연체에는, 예를 들어, 질화 실리콘 (SiN) 이나 산화 실리콘 (SiO2) 등을 적용할 수 있다. 단, 본 실시예에 의한 제조방법 (상세한 것은 후술한다) 에서는, 절연막 (25) 의 형성 재료와 사이드월 (46) 의 형성 재료의 소정 조건하에서의 에칭레이트의 차이를 이용하여, 가공전의 절연막 (25; 후술에서의 절연막 (25A) 에 상당) 및 가공전의 사이드월 (46; 후술에서의 절연막 (26A) 에 상당) 을 각각 선택적으로 에칭한다. 이 때문에, 절연막 (25) 의 형성 재료에는, 소정 조건하에서의 에칭레이트가 사이드월 (46) 의 형성 재료와 다른 절연체를 적용하는 것이 바람직하다. 본 실시예에서는, 게이트 절연막 (22) 의 형성 재료를 산화 실리콘 (SiO2) 으로 했기 때문에, 절연막 (25) 의 형성 재료에는 질화 실리콘 (SiN) 을 적용한다.
한편, 사이드월 (46) 은, 절연막 (25) 의 수평부분 위에, 절연막 (25) 의 수직 부분을 따라 형성된다. 바꾸어 말하면, 사이드월 (46) 은, 절연막 (25) 의 수직 부분을 사이에 끼워 게이트 전극 (23) 의 측면에 형성된다. 이 사이드월 (46) 은, 예를 들어, 가장 두꺼운 막두께 (단, 수평 방향의 막두께) 가 4500Å 정도의 절연체로 구성된다. 단, 이 사이드월 (46) 은, 후술하는 게이트 절연막 (22) 을 에칭할 때, 게이트 절연막 (22) 의 막두께만큼 에칭된 것이다. 따라서, 게이트 절연막 (22) 을 에칭하기 전의 사이드월 (46; 구체적으로는 사이드월 (26)) 의 막두께 (단, 수평 방향의 막두께) 는 예를 들어 5000Å 정도이다. 또한, 사이드월 (46) 을 형성하는 절연체에는, 산화 실리콘 (SiO2) 이나 질화 실리콘 (SiN) 등을 적용할 수 있지만, 상술한 이유로, 소정 조건하에서의 에칭레이트가 절연막 (25) 의 형성 재료와 다른 절연체를 적용하는 것이 바람직하다. 본 실시예에서는, 절연막 (25) 의 형성 재료를 질화 실리콘 (SiN) 으로 했기 때문에, 사이드월 (46) 의 형성 재료에는 산화 실리콘 (SiO2) 을 적용한다.
또, 상술한 절연막 (25) 과 사이드월 (46) 은, 게이트 전극 (23) 과 후술하는 고농도 확산층 (24; 즉, 드레인 전극 또는 소스 전극) 사이의 영역, 즉 전극간 오프셋 영역 (20B) 을 규정하기 위한 구성으로서, 전극간 오프셋 영역 (20B) 에서의 확산층 (21) 을, 고농도 확산층 (24) 을 형성할 때에 주입되는 이온으로부터 보호하기 위한 구성이다. 따라서, 고농도 확산층 (24) 은, 전극간 오프셋 영역 (20B) 을 규정하는 절연막 (25) 및 사이드월 (46) 에 의해 자기정합적으로 확산층 (21) 에서의 소정의 영역에 형성된다. 단, 소정의 영역이란, 게이트 전극 (23) 으로부터 소정의 거리 (전극간 오프셋 거리) 만큼 떨어진 영역 (도 1 에서의 고농도 확산층 (24) 이 형성된 영역 참조) 이다.
이와 같이, 게이트 전극 (23) 과 고농도 확산층 (24; 드레인 전극, 소스 전극) 사이를, 예를 들어, 저내압 MOSFET (30) 에서의 게이트 전극 (33) 과 고농도 확산층 (34) 사이보다 더 이간(離間)하는, 즉 이들 사이에 비교적 긴 전극간 오프셋 거리를 갖는 전극간 오프셋 영역 (20B) 를 형성함으로써, 게이트 전극 (23) 에서 발생한 고전계를 전극간 오프셋 영역 (20B) 에서 크게 완화시킬 수 있다. 즉, 이러한 구성을 가짐으로써 고내압 MOSFET (20) 은 저내압 MOSFET (30) 보다 더 고전압에서의 구동이 가능해진다.
확산층 (21) 상부로서 절연막 (25) 아래 이외 및 사이드월 (46) 아래 이외의 영역, 즉 확산층 (21) 상부에서의 전극간 오프셋 영역 (20B) 이외의 영역에는, 상술한 바와 같이, 고농도 확산층 (24) 이 형성된다. 고농도 확산층 (24) 은, 동일하게 상술한 바와 같이, 드레인 전극 또는 소스 전극으로서 기능하는 층이다. 이 고농도 확산층 (24) 은, 예를 들어 도즈량이 2.0×1015/㎠ 정도가 되도록 네거티브·이온이 도핑된 영역이다. 네거티브·이온으로는, 예를 들어, 인이온 등을 적용할 수 있다.
고농도 확산층 (24) 상면에는 살리사이드막 (24a) 이 형성된다. 즉, 고농도 확산층 (24) 상면은 실리사이드화됨으로써, 이 부분의 기생 저항이 저감되어 있다.
·저내압 MOSFET (30)
저내압 MOSFET 영역 (30A) 에 형성된 저내압 MOSFET (30) 은, 상술한 바와 같이, 실리콘 기판 (11) 의 액티브 영역에, 확산층 (31) 과 게이트 절연막 (32) 과 게이트 전극 (33) 과 고농도 확산층 (34) 과 살리사이드막 (33a, 34a) 과 사이드월 (35) 이 형성된 구성을 갖는다.
확산층 (31) 은, 저내압 MOSFET (30) 에서의 소스 영역 및 드레인 영역이다. 따라서, 한쌍의 확산층 (31) 은, 후술하는 게이트 전극 (33) 아래의 채널 형성 영역을 사이에 끼우는 위치에 형성된다. 이 확산층 (31) 은, 고내압 MOSFET 영역 (20A) 에서의 확산층 (21) 의 불순물 농도보다 더 높은 농도, 예를 들어, 도즈량이 4.0×1013/㎠ 정도가 되도록 네거티브·이온이 도핑된 영역이다. 네거티브·이온으로는, 예를 들어, 인이온 등을 적용할 수 있다.
실리콘 기판 (11) 에서의 채널 형성 영역 위, 즉 한쌍의 확산층 (31) 에 의해 사이에 끼인 영역 위에는, 후술하는 전극간 오프셋 영역 (30B; 도 1 참조) 까지 연재되는 게이트 절연막 (32) 이 형성된다. 이 게이트 절연막 (32) 은, 상술한 게이트 절연막 (22; 도 1 에서의 고내압 MOSFET 영역 (20A) 참조) 보다 더 얇은 막두께, 예를 들어, 100Å 정도의 절연체로 구성된다. 이 절연체에는, 예를 들어, 산화 실리콘 (SiO2) 등을 적용할 수 있다. 본 실시예에서는 산화 실리콘 (SiO2) 을 적용한다.
게이트 절연막 (32) 위에는 게이트 전극 (33) 이 형성된다. 바꾸어 말하면, 한쌍의 확산층 (31) 사이에 끼인 영역 위에는, 게이트 절연막 (32) 을 통해 게이트 전극 (33) 이 형성된다. 이 게이트 전극 (33) 은, 고내압 MOSFET 영역 (20A) 에서의 게이트 전극 (23) 과 동일하게, 예를 들어, 막두께가 3000Å 정도인 도전체로 구성된다. 이 도전체에는, 예를 들어, 폴리 실리콘을 적용할 수 있다. 또한, 게이트 전극 (33) 상면에는, 살리사이드막 (33a) 이 형성된다. 즉, 게이트 전극 (33) 상면은 실리사이드화됨으로써, 이 부분의 기생 저항이 저감되어 있다.
게이트 전극 (33) 의 측면에는 사이드월 (35) 이 형성된다. 이 사이드월 (35) 은, 예를 들어, 가장 두꺼운 막두께 (단, 수평방향의 막두께) 가 1000Å 정도인 절연체로 구성된다. 이 절연체에는, 질화 실리콘 (SiN) 이나 산화 실리콘 (SiO2) 등을 적용할 수 있다. 단, 본 실시예에서는, 상술한 이유와 동일하게, 후술하는 제조 방법에 있어서, 사이드월 (35) 의 형성 재료와 사이드월 (46) 의 형성 재료의 소정 조건하에서의 에칭레이트의 차이를 이용하여, 가공전의 사이드월 (35; 후술에서의 절연막 (25A) 에 상당) 을 선택적으로 에칭한다. 이 때문에, 사이드월 (35) 의 형성 재료에는, 소정 조건하에서의 에칭레이트가 사이드월 (46) 의 형성 재료와 다른 절연체를 적용하는 것이 바람직하다. 본 실시예에서는, 상술한 절연막 (25) 과 동일한 재료인 질화 실리콘 (SiN) 을 적용한다.
또, 상술한 사이드월 (35) 은, 게이트 전극 (33) 과 후술하는 고농도 확산층 (34; 즉, 드레인 전극 또는 소스 전극) 사이의 영역, 즉 전극간 오프셋 영역 (30B) 를 규정하기 위한 구성으로서, 전극간 오프셋 영역 (30B) 에서의 확산층 (31) 을, 고농도 확산층 (34) 을 형성할 때에 주입되는 이온으로부터 보호하기 위한 구성이다. 따라서, 고농도 확산층 (34) 은, 전극간 오프셋 영역 (30B) 을 규정하는 사이드월 (35) 에 의해 자기정합적으로 소정의 영역에 형성된다. 단, 소정의 영역은, 게이트 전극 (33) 으로부터 소정의 거리 (전극간 오프셋 거리) 만큼 떨어진 영역 (도 1 에서의 고농도 확산층 (34) 이 형성된 영역 참조) 이다.
확산층 (31) 상부로서 사이드월 (35) 아래 이외의 영역, 즉 확산층 (31) 상부에서의 전극간 오프셋 영역 (30B) 이외의 영역에는, 상술한 바와 같이 고농도 확산층 (34) 이 형성된다. 고농도 확산층 (34) 은, 동일하게 상술한 바와 같이, 드레인 전극 또는 소스 전극으로서 기능하는 층이다. 이 고농도 확산층 (34) 은, 고내압 MOSFET (20) 에서의 고농도 확산층 (24) 과 동일하게, 예를 들어 도즈량이 2.0× 1015/㎠ 정도가 되도록 네거티브·이온이 도핑된 영역이다. 네거티브·이온으로는, 예를 들어, 인이온 등을 적용할 수 있다.
고농도 확산층 (34) 상면에는, 고내압 MOSFET (20) 에서의 고농도 확산층 (24) 과 동일하게 살리사이드막 (34a) 이 형성된다. 즉, 고농도 확산층 (34) 상면은 실리사이드화됨으로써, 이 부분의 기생 저항이 저감되어 있다.
[제조방법]
다음으로, 도 2 내지 도 5 를 사용하여, 반도체 장치 (1) 의 제조방법을 설명한다. 먼저, 도 2(a) 에 나타낸 바와 같이, 준비한 실리콘 기판 (11) 에서의 필드 영역에, 예를 들어, LOCOS (Local 0xidation of Silicon) 법을 사용하여, 예를 들어 막두께가 2000Å 정도의 산화 실리콘 (SiO2) 막으로 이루어지는 소자 분리 절연막 (12) 을 형성한다. 단, LOCOS (Local Oxidation of Silicon) 법 대신 STI (Shallow Trench Isolation) 법을 사용해도 된다.
다음으로, 도 2(b) 에 나타낸 바와 같이, 실리콘 기판 (11) 에서의 소자 분리 절연막 (12) 이 형성되는 면으로서 소자 분리 절연막 (12) 이 형성되어 있지 않은 영역, 즉 액티브 영역을 산화함으로써, 고내압 MOSFET 영역 (20A) 의 실리콘 기판 (11) 표면 및 저내압 MOSFET 영역 (30A) 의 실리콘 기판 (11) 표면에, 예를 들어, 막두께가 500Å 정도인 산화 실리콘 (SiO2) 막으로 이루어지는 게이트 절연막 (22 및 22') 을 각각 형성한다.
다음으로, 예를 들어, 포토리소그래피 기술을 사용하여 고내압 MOSFET 영역 (20A) 을 레지스트로 마스크한 후, 저내압 MOSFET 영역 (30A) 에 형성된 게이트 절연막 (22') 을, 예를 들어, 에칭 기술을 사용하여 제거한다. 이것에 의해, 저 내압 MOSFET 영역 (30A) 에서의 실리콘 기판 (11) 상면이 노출된다. 그 후, 고내압 MOSFET 영역 (20A) 을 마스크하고 있던 레지스트를 제거한 후, 도 2(c) 에 나타낸 바와 같이, 실리콘 기판 (11) 상면을 다시 산화함으로써, 이 액티브 영역 표면에, 고내압 MOSFET 영역 (20A) 에서의 게이트 절연막 (22) 보다 더 얇은 막두께, 예를 들어, 100Å 정도의 산화 실리콘 (SiO2) 막으로 이루어지는 게이트 절연막 (32) 을 형성한다.
이상과 같이 고내압 MOSFET 영역 (20A) 및 저내압 MOSFET 영역 (30A) 에서의 각 액티브 영역에 게이트 절연막 (22, 32) 을 형성하면, 다음으로, 도 2(d) 에 나타낸 바와 같이, 소자 분리 절연막 (12) 위 및 각 게이트 절연막 (22, 32) 위, 즉 이들이 형성된 기판 위에 예를 들어 CVD 법을 사용하여, 예를 들어, 막두께가 3000Å 정도인 폴리 실리콘막을 형성한다. 그 후, 폴리 실리콘막을 예를 들어, 포토리소그래피 기술 및 에칭 기술을 사용하여 패터닝한다. 이것에 의해, 각 게이트 절연막 (22, 32) 위에, 막두께가 3000Å 정도인 게이트 전극 (23, 33) 이 각각 형성된다.
다음으로, 도 3(a) 에 나타낸 바와 같이, 예를 들어, 포토리소그래피 기술을 사용하여 저내압 MOSFET 영역 (30A) 을 레지스트 (34B) 로 마스크한 후, 고내압 MOSFET 영역 (20A) 에 예를 들어 이온 주입 기술을 사용하고, 예를 들어, 도즈량이 6.O×1O12/㎠ 정도가 되도록 네거티브·이온 (예를 들어 인이온) 을 주입한다. 이 때, 네거티브·이온은, 예를 들어 70KeV (킬로일렉트론 볼트) 정도로 가속된다. 또, 이 공정에서는, 소자 분리 절연막 (12) 과 게이트 전극 (23) 과 저내압 MOSFET 영역 (30A) 위의 레지스트 (24B) 가 마스크가 되므로, 네거티브·이온은 자기정합적으로 고내압 MOSFET 영역 (20A) 에서의 소정의 영역 (도 1 에서의 확산층 (21) 참조) 에 주입된다.
다음으로, 저내압 MOSFET 영역 (30A) 을 덮고 있던 레지스트 (34B) 를 제거한 후, 도 3(b) 에 나타낸 바와 같이, 이번에는 고내압 MOSFET 영역 (20A) 을, 예를 들어, 포토리소그래피 기술을 사용하여 레지스트 (24B) 로 마스크한다. 이어서, 예를 들어 이온 주입 기술을 사용하여, 예를 들어, 도즈량이 4.0×1013/㎠ 정도가 되도록 네거티브·이온 (예를 들어 인이온) 을 주입한다. 이 때, 네거티브·이온은, 예를 들어 70KeV (킬로일렉트론 볼트) 정도로 가속된다. 또, 이 공정에서는, 소자 분리 절연막 (12) 과 게이트 전극 (33) 과 고내압 MOSFET 영역 (20A) 위의 레지스트 (24B) 가 마스크가 되므로, 네거티브·이온은 자기정합적으로 저내압 MOSFET 영역 (30A) 에서의 소정의 영역 (도 1 에서의 확산층 (31) 참조) 에 주입된다. 또한, 저내압 MOSFET 영역 (30A) 에 이온 주입후, 고내압 MOSFET 영역 (20A) 을 덮고 있던 레지스트 (24B) 는 제거된다.
이상과 같이 고내압 MOSFET 영역 (20A) 및 저내압 MOSFET 영역 (30A) 에 확산층 (21, 31) 을 각각 형성하면, 다음으로, 도 3(c) 에 나타낸 바와 같이, 게이트 전극 (23 및 33) 위, 게이트 절연막 (22 및 32) 위, 및 소자 분리 절연막 (12) 위, 즉 이들이 형성된 기판 위에 예를 들어 CVD (Chemical Vapor Deposition) 법을 사 용하여, 예를 들어, 막두께가 1000Å 정도가 되도록 질화 실리콘 (SiN) 을 퇴적시킨다. 이것에 의해, 기판 상면 전체에 막두께가 1000Å 정도인 절연막 (25A) 이 형성된다.
다음으로, 도 3(d) 에 나타낸 바와 같이, 절연막 (25A) 위에 예를 들어 CVD 법을 사용하여, 예를 들어, 막두께가 5000Å 정도가 되도록 산화 실리콘 (SiO2) 을 퇴적시킨다. 이것에 의해, 기판 상면 전체에 막두께가 5000Å 정도인 절연막 (26A) 이 형성된다.
이상과 같이, 게이트 전극 (23 및 33), 게이트 절연막 (22 및 32) 및 소자 분리 절연막 (12) 이 형성된 기판 위에, 질화 실리콘 (SiN) 으로 이루어지는 절연막 (25A) 과 산화 실리콘 (SiO2) 으로 이루어지는 절연막 (26A) 을 형성하면, 다음으로 도 4(a) 에 나타낸 바와 같이, 예를 들어 에칭 기술을 사용함으로써, 질화 실리콘 (SiN) 으로 이루어지는 절연막 (25A) 과의 선택비가 충분히 얻어지는 소정 조건하에서, 즉 질화 실리콘 (SiN) 에 대하여 산화 실리콘 (SiO2) 만을 선택적으로 에칭하는 것이 가능한 소정 조건하에서, 산화 실리콘 (SiO2) 으로 이루어지는 절연막 (26A) 을 이방성 에칭한다. 이것에 의해, 고내압 MOSFET 영역 (20A) 에서의 게이트 전극 (23) 측면 및 저내압 MOSFET 영역 (30A) 에서의 게이트 전극 (33) 측면에, 절연막 (25A) 을 통하여 가장 두꺼운 막두께 (단, 수평 방향의 막두께) 가 5000Å 정도인 사이드월 (26, 26') 이 각각 형성된다. 또, 이 때의 소정 조건 으로는, 예를 들어, 혼합비가 1:10 정도인 CF4/CHF3 의 혼합 가스를 에칭 가스로서 사용하는 등으로 할 수 있다.
이와 같이 절연막 (25A) 을 사이에 끼워 각 게이트 전극 (23 및 33) 의 측면에 사이드월 (26 및 26') 을 각각 형성하면, 다음으로, 도 4(b) 에 나타낸 바와 같이, 저내압 MOSFET 영역 (30A) 에 형성한 사이드월 (26') 을, 예를 들어, 포토리소그래피 기술 및 에칭 기술을 사용하여 에칭함으로써 제거한다.
다음으로, 도 4(c) 에 나타낸 바와 같이, 예를 들어, 에칭 기술을 사용함으로써, 산화 실리콘 (SiO2) 으로 이루어지는 사이드월 (26) 과의 선택비가 충분히 얻어지는 소정 조건하에서, 즉 산화 실리콘 (SiO2) 에 대하여 질화 실리콘 (SiN) 만을 선택적으로 에칭하는 것이 가능한 소정 조건하에서, 질화 실리콘 (SiN) 으로 이루어지는 노출된 절연막 (25A) 을 이방성 에칭한다. 이것에 의해, 고내압 MOSFET 영역 (20A) 에서는, 표면이 사이드월 (26) 로 덮여진 부분 이외의 절연막 (25A) 이 제거되어, 게이트 전극 (23) 과 사이드월 (26) 사이 및 확산층 (21) 과 사이드월 (26) 사이의 영역, 즉 전극간 오프셋 영역 (20B) 에 막두께가 1000Å 정도인 절연막 (25) 이 형성된다. 또한, 이와 동시에, 저내압 MOSFET 영역 (30A) 에서는, 게이트 전극 (33) 의 측면에 가장 두꺼운 막두께 (단, 수평 방향의 막두께) 가 1000Å 정도인 질화 실리콘 (SiN) 으로 이루어지는 사이드월 (35) 이 형성된다. 또, 이 때의 소정 조건으로는, 예를 들어, 혼합비가 50:100:1 정도의 CHF3/Ar/O2 의 혼합 가스를 에칭 가스로서 사용하는 등으로 할 수 있다.
다음으로, 도 4(d) 에 나타낸 바와 같이, 고내압 MOSFET 영역 (20A) 에서의 확산층 (21) 으로서 절연막 (25) 및 사이드월 (26) 로 덮여있지 않은 영역, 바꾸어 말하면, 전극간 오프셋 영역 (20B) 이외의 영역에 위치하는 확산층 (21) 상부와, 저내압 MOSFET 영역 (30A) 에서의 확산층 (31) 으로서 사이드월 (35) 로 덮여있지 않은 영역, 바꾸어 말하면, 전극간 오프셋 영역 (30B) 이외의 영역에 위치하는 확산층 (31) 상부에, 소스 전극 또는 드레인 전극으로서 기능하는 고농도 확산층 (24 및 34) 을 각각 형성한다. 이 공정에서는, 예를 들어 이온 주입 기술을 사용하여, 예를 들어, 도즈량이 2.0×1015/㎠ 정도가 되도록 네거티브·이온 (예를 들어 인이온) 을 주입한다. 이 때, 네거티브·이온은 예를 들어 40KeV 정도로 가속된다. 또, 소자 분리 절연막 (12) 과 게이트 전극 (23) 과 절연막 (25) 과 사이드월 (26 및 35) 이 마스크가 되므로, 네거티브·이온은 자기정합적으로 고내압 MOSFET 영역 (20A) 에서의 소정의 영역 (도 1 에서의 고농도 확산층 (24) 참조) 과 저내압 MOSFET 영역 (30A) 에서의 소정의 영역 (도 1 에서의 고농도 확산층 (34) 참조) 에 각각 동시에 주입된다. 이와 같이 본 실시예에서는, 고내압 MOSFET 영역 (20A) 에서의 고농도 확산층 (24) 과 저내압 MOSFET 영역 (30A) 에서의 고농도 확산층 (34) 을 동시에 형성할 수 있다.
이상과 같이, 확산층 (21) 에 고농도 확산층 (24) 을 형성하고, 또한 확산층 (31) 에 고농도 확산층 (34) 을 형성하면, 다음으로, 도 5(a) 에 나타낸 바와 같이, 예를 들어, 포토리소그래피 기술을 사용하여 저내압 MOSFET 영역 (30A) 을 레 지스트 (34C) 로 마스크한 후, 예를 들어 에칭 기술을 사용함으로써, 질화 실리콘 (SiN) 으로 이루어지는 절연막 (25) 과의 선택비가 충분히 얻어지는 소정 조건하에서, 즉 질화 실리콘 (SiN) 에 대하여 산화 실리콘 (SiO2) 만을 선택적으로 에칭하는 것이 가능한 소정 조건하에서, 산화 실리콘 (SiO2) 으로 이루어지는 게이트 절연막 (22) 의 노출 부분, 즉 게이트 전극 (23) 아래 이외 및 전극간 오프셋 영역 (20B) 이외의 영역에 위치하는 게이트 절연막 (22) 을 에칭하여, 확산층 (21) 까지 관통한 개구부 (24A) 를 형성한다. 이 때, 게이트 절연막 (22) 과 동일한 재료 (산화 실리콘 (SiO2)) 으로 형성된 사이드월 (26) 도 에칭되므로, 사이드월 (26) 이 변화하여 막두께 (단, 수평 방향의 막두께) 가 게이트 절연막 (22) 의 막두께, 예를 들어, 500Å 정도 얇아진 사이드월 (46; 막두께가 4500Å 정도) 이 형성된다. 또, 이 때의 소정 조건으로는, 예를 들어, 혼합비가 1:10 정도의 CF4/CHF3 의 혼합 가스를 에칭 가스로서 사용하는 등으로 할 수 있다.
다음으로, 저내압 MOSFET 영역 (30A) 을 덮고 있는 레지스트 (34C) 를 제거한 후, 도 5(b) 에 나타낸 바와 같이, 이번에는 고내압 MOSFET 영역 (20A) 을, 예를 들어, 포토리소그래피 기술을 사용하여 레지스트 (24C) 로 마스크한다. 이어서, 예를 들어 에칭 기술을 사용함으로써, 질화 실리콘 (SiN) 으로 이루어지는 사이드월 (35) 과의 선택비가 충분히 얻어지는 소정 조건하에서, 즉 질화 실리콘 (SiN) 에 대하여 산화 실리콘 (SiO2) 만을 선택적으로 에칭하는 것이 가능한 소정 조건하에서, 산화 실리콘 (SiO2) 으로 이루어지는 게이트 절연막 (32) 의 노출 부분, 즉 게이트 전극 (33) 아래 이외 및 전극간 오프셋 영역 (30B) 이외의 영역에 위치하는 게이트 절연막 (32) 을 에칭하여, 확산층 (31) 까지 관통한 개구부 (34A) 를 형성한다. 또, 이 때의 소정 조건으로는, 예를 들어, 혼합비가 1:10 정도인 CF4/CHF3 의 혼합 가스를 에칭 가스로서 사용하는 등으로 할 수 있다. 또한, 개구부 (34A) 를 형성한 후, 고내압 MOSFET 영역 (20A) 을 덮고 있던 레지스트 (24C) 는 제거된다.
단, 상기한 개구부 (24A 및 34A; 도 5(a) 및 (b) 참조) 는, 동시에 형성하는 것도 가능하다. 이 경우, 고내압 MOSFET 영역 (20A) 및 저내압 MOSFET 영역 (30A) 을 각각 레지스트 (24C 및 34C) 로 마스크하지 않고, 동시에 상기한 소정 조건하에서 게이트 산화막 (22 및 32) 을 에칭한다. 이 때의 에칭량은 게이트 산화막 (22) 에 합쳐서 설정한다. 상기한 소정 조건하에서는, 실리콘 (Si) 에 대한 산화 실리콘 (SiO2) 의 에칭 선택비도 충분히 얻어지기 때문에, 두꺼운 쪽 (게이트 산화막 (22)) 의 막두께에 에칭량을 합침으로써, 각각의 게이트 산화막 (22, 32) 을 확산층 (21, 31) 까지 정확히 에칭하는 것이 가능하다.
이상과 같이 고농도 확산층 (24 및 34) 상면을 노출시키면, 다음으로, 코발트 (Co) 나 티타늄 (Ti) 등과 같은 고융점 금속을, 상기한 바와 같이 하여 고내압 MOSFET (20) 및 저내압 MOSFET (30) 이 형성된 기판 위에 막을 형성하여 열처리한다. 이에 의해, 도 5(c) 에 나타낸 바와 같이, 게이트 전극 (23 및 33) 상면과 고농도 확산층 (24 및 34) 상면이 열반응하여, 이들에 살리사이드막 (23a, 33a, 24a 및 34a) 이 각각 형성된다. 또, 열반응하지 않은 고융점 금속은 제거된다.
그 후, 도 1 에 나타낸 바와 같이, 고내압 MOSFET (20) 및 저내압 MOSFET (30) 이 형성된 기판 위에 예를 들어 CVD 법을 사용하여, 예를 들어, 막두께가 10000Å 정도인 산화 실리콘 (SiO2) 으로 이루어지는 층간 절연막 (17) 을 형성하고, 여기에, 예를 들어, 포토리소그래피 기술과 에칭 기술을 사용하여 살리사이드막 (23a, 33a, 24a 및 34a) 까지의 컨택트홀을 각각 개구한다. 그 후, 이들 컨택트홀에, 예를 들어, CVD 법이나 스퍼터법을 사용하여 텅스텐 (W) 등의 도전체를 각각 퇴적시킴으로써, 살리사이드막 (23a, 33a, 24a 및 34a) 과 전기적으로 접속된 컨택트내 배선 (18) 을 각각 형성한다. 다음으로, 층간 절연막 (17) 위에 컨택트내 배선 (18) 과 위치정합된 메탈 배선층 (19) 을 형성한다. 이에 의해, 고내압 MOSFET (20) 과 저내압 MOSFET (30) 의 전기적인 접속 부분이 층간 절연막 (17) 위까지 인출된다. 이상의 공정에 의해, 도 1 에 나타낸 반도체 장치 (1) 가 제작된다.
[작용 효과]
이상과 같이, 본 실시예는, 재료가 다른 2 종류의 절연막 (25A, 26A) 을 형성한 후, 이들의 에칭레이트의 차이를 이용하여, 각 절연막 (25A, 26A) 을 에칭함으로써, 고내압 MOSFET (20) 에서의 전극간 오프셋 영역 (20B) 을 규정하는 구성 (사이드월 (46) 및 절연막 (25)) 과, 저내압 MOSFET (30) 에서의 전극간 오프셋 영 역 (30B) 을 규정하는 구성 (사이드월 (35)) 을 각각 형성하도록 구성되어 있다. 이 때문에, 본 실시예에서는, 고내압 MOSFET (20) 과 저내압 MOSFET (30) 에서 상이한 전극간 오프셋 거리를 용이하게 설정하는 것이 가능하다.
또한, 전극간 오프셋 거리 각각을 규정하는 사이드월 (46) 및 절연막 (25) 및 사이드월 (35) 은, 각 전극간 오프셋 영역 (20B, 30B) 에 포함되는 확산층 (21, 31) 을 고농도 확산층 (24, 34) 을 형성할 때에 주입되는 이온으로부터 보호하는 구성으로서 기능한다. 따라서, 본 실시예에 따르면, 살리사이드 기술을 적용했다 하더라도, 전극간 오프셋 영역 (20B, 30B) 에 포함되는 확산층 (21, 31) 의 상면이 실리사이드화되는 것을 방지할 수 있다. 즉, 고내압 MOSFET (20) 에서의 전극간 오프셋 거리가 저내압 MOSFET (30) 에서의 전극간 오프셋 거리와 동일한 정도로 짧아지는 문제의 발생을 회피할 수 있다. 이와 같이, 본 실시예에 의한 구성으로 함으로써, 살리사이드 기술을 적용하여, 고내압 동작이 가능한 고내압 MOSFET (20) 을 포함하는 반도체 장치 (1) 를 용이하게 제조하는 것이 가능해진다.
또한, 본 실시예에서는, 게이트 전극 (23) 의 막두께 (높이) 및 사이드월 (26) 로 가공하기 전의 절연막 (26A) 의 막두께를 변경함으로써, 고내압 MOSFET (20) 에서의 전극간 오프셋 거리를 용이하게 변경하는 것이 가능하다. 즉, 고내압 MOSFET (20) 의 사양에 따라 전극간 오프셋 영역 (20B) 의 전극간 오프셋 거리를 용이하게 최적화하는 것이 가능해진다.
또한, 본 실시예에 의한 제조방법은, 종래 사용되고 있던 반도체 장치의 제조방법과 거의 동일한 구성, 구체적으로는, 종래의 제조방법에서의 사이드월의 형 성 공정을 사이드월 (46) 및 절연막 (25) 을 형성하는 공정으로 변경한 구성이기 때문에, 용이하고 저렴하게 이 제조방법을 실현하는 것이 가능하다.
그 외에, 본 실시예에 의한 제조방법에서는, 고내압 MOSFET 영역 (20A) 에서의 고농도 확산층 (24) 과 저내압 MOSFET 영역 (30A) 에서의 고농도 확산층 (34) 을 단일 공정으로 형성할 수 있기 때문에, 반도체 장치의 제조방법을 간략화하는 것이 가능해진다.
실시예 2
다음으로, 본 발명의 실시예 2 에 관해, 도면을 이용하여 상세히 설명한다. 이하의 설명에 있어서, 실시예 1 과 동일한 구성에 관해서는 동일한 부호를 붙여 그 상세한 설명을 생략한다. 또한, 특별히 기재하지 않은 구성에 관해서는 실시예 1 과 동일하다.
본 실시예는, 실시예 1 에 의한 반도체 장치 (1) 의 다른 제조방법을 예시하는 것이다. 따라서, 본 실시예에 의한 반도체 장치는, 실시예 1 에 있어서 도 1 을 사용하여 설명한 반도체 장치 (1) 와 동일한 구성을 갖는다. 이 때문에, 여기서는 도 1 에 나타낸 반도체 장치 (1) 를 인용하여, 그 상세한 설명을 생략한다.
[제조방법]
다음으로, 본 실시예에 의한 반도체 장치 (1) 의 제조방법을 도면과 함께 설명한다. 본 실시예에 있어서, 반도체 장치 (1) 는, 실시예 1 에서의 도 2(a) 내지 도 4(c) 에 나타낸 프로세스와 동일한 프로세스를 사용하여, 도 6(a) 에 나타 낸 구성을 작성한다. 또, 도 6(a) 에 나타낸 구성은, 도 4(c) 에 나타낸 구성과 동일하다.
다음으로, 예를 들어, 에칭 기술을 사용함으로써, 질화 실리콘으로 이루어지는 절연막 (25) 및 사이드월 (35) 의 선택비가 충분히 얻어지는 소정 조건하에서, 즉 질화 실리콘 (SiN) 에 대하여 산화 실리콘 (SiO2) 만을 선택적으로 에칭하는 것이 가능한 소정 조건하에서, 산화 실리콘 (SiO2) 으로 이루어지는 게이트 산화막 (22 및 32) 의 노출 부분, 즉 고내압 MOSFET 영역 (20A) 에서의 게이트 전극 (23) 아래 이외 및 전극간 오프셋 영역 (20B) 이외의 영역에 위치하는 게이트 산화막 (22) 과, 저내압 MOSFET 영역 (30A) 에서의 게이트 전극 (33) 아래 이외 및 전극간 오프셋 영역 (30B) 이외의 영역에 위치하는 게이트 산화막 (32) 을 에칭함으로써, 도 6(b) 에 나타낸 바와 같이, 고내압 MOSFET 영역 (20A) 에 확산층 (21) 까지 관통한 개구부 (24A) 를 형성함과 함께, 저내압 MOSFET 영역 (30A) 에 확산층 (31) 까지 관통한 개구부 (34A) 를 형성한다. 또, 이 때의 소정 조건으로는, 예를 들어, 혼합비가 1:10 정도인 CF4/CHF3 의 혼합 가스를 에칭 가스로서 사용하는 등으로 할 수 있다. 이 소정 조건하에서는, 실리콘 (Si) 에 대한 산화 실리콘 (SiO2) 의 에칭 선택비도 충분히 얻어지기 때문에, 에칭량을 두꺼운 쪽 (게이트 산화막 (22)) 의 막두께에 합칠 수 있다. 이에 의해, 각각의 게이트 산화막 (22, 32) 을 확산층 (21, 31) 까지 정확히 에칭할 수 있다.
이와 같이 전극간 오프셋 영역 (20B 및 30B) 이외의 영역에서의 확산층 (21 및 31) 을 노출시키면, 다음으로, 도 6(c) 에 나타낸 바와 같이, 고내압 MOSFET 영역 (20A) 에서의 노출된 확산층 (21), 바꾸어 말하면, 전극간 오프셋 영역 (20B) 이외의 확산층 (21) 과, 저내압 MOSFET 영역 (30A) 에서의 노출된 확산층 (31), 바꾸어 말하면, 전극간 오프셋 영역 (30B) 이외의 확산층 (31) 과, 소스 전극 또는 드레인 전극으로서 기능하는 고농도 확산층 (24 및 34) 을 각각 형성한다. 이 공정에서는, 예를 들어 이온 주입 기술을 사용하여, 예를 들어, 도즈량이 2.O×1O15/㎠ 정도가 되도록 네거티브·이온 (예를 들어 인이온) 을 주입한다. 단, 본 실시예에서는, 확산층 (21 및 31) 에서의 이온 주입 영역이 개구부 (24A 및 34A) 에 의해 노출되어 있기 때문에, 실시예 1 에 있어서 고농도 확산층 (24 및 34) 을 형성할 때에 사용한 가속도보다 더 낮은 가속도, 예를 들어, 20KeV 정도로 네거티브·이온을 주입할 수 있다. 또한, 소자 분리 절연막 (12) 과 게이트 전극 (23) 과 절연막 (25) 과 사이드월 (46 및 35) 이 마스크가 되므로, 네거티브·이온은 자기정합적으로 고내압 MOSFET 영역 (20A) 에서의 소정의 영역 (도 6 에서의 고농도 확산층 (24) 참조) 과 저내압 MOSFET 영역 (30A) 에서의 소정의 영역 (도 6 에서의 고농도 확산층 (34) 참조) 에 각각 동시에 주입된다. 이와 같이 본 실시예에서는, 고내압 MOSFET 영역 (20A) 에서의 고농도 확산층 (24) 과 저내압 MOSFET 영역 (30A) 에서의 고농도 확산층 (34) 을 동시에 형성할 수 있고, 또한 이들을 보다 저에너지로 형성할 수 있다.
이와 같이 고농도 확산층 (24 및 34) 을 형성하면, 다음으로, 코발트 (Co) 나 티타늄 (Ti) 등과 같은 고융점 금속을, 상기한 바와 같이 하여 고내압 MOSFET (20) 및 저내압 MOSFET (30) 이 형성된 기판 위에 막형성하여 열처리한다. 이에 의해, 도 6(d) 에 나타낸 바와 같이, 게이트 전극 (23 및 33) 상면과 고농도 확산층 (24 및 34) 상면이 열반응하여, 이들에 살리사이드막 (23a, 33a, 24a 및 34a) 이 각각 형성된다. 또, 열반응하지 않은 고융점 금속은 제거된다.
그 후, 도 1 에 나타낸 바와 같이, 고내압 MOSFET (20) 및 저내압 MOSFET (30) 이 형성된 기판 위에 예를 들어 CVD 법을 사용하여, 예를 들어, 막두께가 10000Å 정도인 산화 실리콘 (SiO2) 으로 이루어지는 층간 절연막 (17) 을 형성하고, 여기에, 예를 들어, 포토리소그래피 기술과 에칭 기술을 사용하여 살리사이드막 (23a, 33a, 24a 및 34a) 까지의 컨택트홀을 각각 개구한다. 그 후, 이들 컨택트홀에, 예를 들어, CVD 법이나 스퍼터법을 사용하여 텅스텐 (W) 등의 도전체를 각각 퇴적시킴으로써, 살리사이드막 (23a, 33a, 24a 및 34a) 과 전기적으로 접속된 컨택트내 배선 (18) 을 형성한다. 다음으로, 층간 절연막 (17) 위에 컨택트내 배선 (18) 과 위치정합된 메탈 배선층 (19) 을 형성한다. 이에 의해, 고내압 MOSFET (20) 과 저내압 MOSFET (30) 의 전기적인 접속 부분이 층간 절연막 (17) 위까지 인출된다. 이상의 공정에 의해, 도 1 에 나타낸 반도체 장치 (1) 가 제작된다.
[작용 효과]
이상에서 설명한 바와 같이, 본 실시예는, 실시예 1 과 동일하게, 재료가 상 이한 2 종류의 절연막 (25A, 26A) 을 형성한 후, 이들의 에칭레이트의 차이를 이용하여, 각 절연막 (25A, 26A) 을 에칭함으로써, 고내압 MOSFET (20) 에서의 전극간 오프셋 영역 (20B) 을 규정하는 구성 (사이드월 (46) 및 절연막 (25)) 과, 저내압 MOSFET 영역 (30B) 을 규정하는 구성 (사이드월 (35)) 을 각각 형성하도록 구성되어 있다. 이 때문에, 본 실시예에서는, 실시예 1 과 동일하게, 고내압 MOSFET (20) 과 저내압 MOSFET (30) 에서 상이한 전극간 오프셋 거리를 용이하게 설정하는 것이 가능하다.
또한, 각 전극간 오프셋 거리를 규정하는 사이드월 (46) 및 절연막 (25) 및 사이드월 (35) 은, 실시예 1 과 동일하게, 각 전극간 오프셋 영역 (20B, 30B) 에 포함되는 확산층 (21, 31) 을, 고농도 확산층 (24, 34) 을 형성할 때에 주입되는 이온으로부터 보호하는 구성으로서도 기능한다. 따라서, 본 실시예에 의하면, 실시예 1 과 동일하게, 살리사이드 기술을 적용했다 하더라도, 전극간 오프셋 영역 (20B, 30B) 에 포함되는 확산층 (21, 31) 의 상면이 실리사이드화되지 않는다. 즉, 고내압 MOSFET (20) 에서의 전극간 오프셋 거리가 저내압 MOSFET (30) 에서의 전극간 오프셋 거리와 동일한 정도로 짧아지는 문제가 발생하지 않는다. 이와 같이, 본 실시예에 의한 구성으로 함으로써, 실시예 1 과 동일하게, 살리사이드 기술을 적용하여, 고내압 동작이 가능한 고내압 MOSFET (20) 을 포함하는 반도체 장치 (1) 를 용이하게 제조하는 것이 가능해진다.
또한, 본 실시예에서는, 실시예 1 과 동일하게, 게이트 전극 (23) 의 막두께 (높이) 및 사이드월 (26) 로 가공하기 전의 절연막 (26A) 의 막두께를 변경함으로 써, 고내압 MOSFET (20) 에서의 전극간 오프셋 거리를 용이하게 변경하는 것이 가능하다. 즉, 고내압 MOSFET (20) 의 사양에 따라 전극간 오프셋 영역 (20B) 의 전극간 오프셋 거리를 용이하게 최적화하는 것이 가능해진다.
또한, 본 실시예에 의한 제조방법은, 실시예 1 과 동일하게, 종래 사용되고 있던 반도체 장치의 제조방법과 거의 동일한 구성, 구체적으로는, 종래의 제조방법에서의 사이드월의 형성 공정을 사이드월 (46) 및 절연막 (25) 을 형성하는 공정으로 변경한 구성이기 때문에, 용이하고 저렴하게 이 제조방법을 실현하는 것이 가능하다.
그 외에, 본 실시예에 의한 제조방법에서는, 고내압 MOSFET 영역 (20A) 에서의 고농도 확산층 (24) 과 저내압 MOSFET 영역 (30A) 에서의 고농도 확산층 (34) 을 단일 공정으로 형성할 수 있기 때문에, 반도체 장치의 제조방법을 간략화하는 것이 가능해질 뿐만 아니라, 고농도 확산층 (24 및 34) 을 형성하는 영역을 먼저 노출시키기 때문에, 보다 저에너지로 고농도 확산층 (24 및 34) 을 형성하는 것이 가능해진다.
또한, 본 실시예에 의한 제조방법에 의하면, 절연막 (25A) 을 에칭한 후에, 연속하여 게이트 절연막 (22 및 32) 을 에칭하는 공정으로 하였기 때문에, 이들 공정 사이에서 웨이퍼를 다른 장치로 옮길 필요가 없어진다. 즉, 제조 과정에서의 수고를 줄이는 것이 가능해진다.
또, 상기한 실시예 1 또는 2 에서는, N 형의 고내압 MOSFET 및 N 형의 저내압 MOSFET 을 예로 들어 설명하였지만, 본 발명은 이에 한정되지 않고, 예를 들어, 사용하는 불순물 (이온) 을 교체함으로써, P 형의 고내압 MOSFET 및 P 형의 저내압 MOSFET 에도 본 발명을 적용하는 것이 가능하다.
또한, 상기한 실시예 1 또는 2 에서는, 각각 막두께가 상이한 2 종류의 게이트 절연막 (22 및 32) 을 사용하였지만, 본 발명은 이에 한정되지 않고, 예를 들어, 각각 막두께가 상이한 3 종류 이상의 게이트 절연막을 사용한 경우, 또는 1 종류의 게이트 절연막만을 사용한 경우라도 동일하게 본 발명을 적용하는 것이 가능하다.
또한, 상기한 실시예 1 또는 2 에서는, 고내압 MOSFET 영역에서의 전극간 오프셋 영역을 규정하는 사이드월 및 절연막을 형성하기 위해 2 종류의 절연막 (25A, 26A) 을 사용하여 절연막 (25) 및 사이드월 (46) 을 형성하였지만, 본 발명은 이에 한정되지 않고, 예를 들어, 도 7 에 나타낸 바와 같이, 3 종류 이상의 절연막 (절연막 (25), 절연막 (55) 및 사이드월 (26) 에 가공하기 전의 각각의 절연막 등) 을 사용하여 고내압 MOSFET 영역에서의 전극간 오프셋 영역을 규정하는 사이드월 (26) 및 1 개 이상의 절연막 (25, 55) 을 형성하는 것도 가능하다.
또한, 본 발명에서는 2 종류의 절연막의 적어도 1 개를 복수회 사용하여, 고내압 MOSFET 영역에서의 전극간 오프셋 영역을 규정하는 사이드월 및 1 개 이상의 절연막을 형성하는 것도 가능하다. 예를 들어, 도 7 에서의 절연막 (55) 을, 절연막 (25) 의 형성 재료로 이루어지는 층과 사이드월 (46) 의 형성 재료로 이루어지는 층의 적층체로 하는 것도 가능하다.
이와 같이, 본 발명에서는 고내압 MOSFET (30) 의 게이트 전극 (23) 측면에 1 층 또는 3 층 이상으로 이루어지는 사이드월 (절연막을 포함한다) 을 형성해도 된다. 도 7 에서의 절연막 (55) 의 형성 재료는, 절연막 (25) 및 사이드월 (46) 의 적어도 일방과 소정 조건하에서의 에칭레이트가 상이한 절연체, 즉 소정 조건에 따라 절연막 (25) 및 사이드월 (46) 의 적어도 일방에 대하여 선택적으로 에칭할 수 있는 절연체에 의해 형성되는 것이 바람직하다.
그 외에, 상기 실시예 1 또는 실시예 2 는 본 발명을 실시하기 위한 예에 불과하며, 본 발명은 이들에 한정되는 것이 아니라, 이들 실시예를 여러 가지로 변형하는 것은 본 발명의 범위내이고, 또한 본 발명의 범위내에서 다른 다양한 실시예가 가능한 것은 상기 기재로부터 자명하다.
본 발명에 의하면, 살리사이드 기술을 용이하게 적용하는 것이 가능한 반도체 장치 및 그 제조방법을 실현할 수 있다.

Claims (31)

  1. 반도체 기판,
    상기 반도체 기판에 형성되는 한쌍의 확산층,
    상기 한쌍의 확산층 사이에 끼인 영역 위에 형성되는 게이트 전극,
    상기 게이트 전극의 측면에 형성되는 1 층 이상의 절연막,
    상기 절연막을 사이에 끼우고 상기 게이트 전극 측면에 형성되는 사이드월, 및
    상기 확산층의 상부로서 상기 절연막 아래 및 상기 사이드월 아래를 포함하지 않는 영역에 형성되는 고농도 확산층을 갖는 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 고농도 확산층 표면에 형성되는 살리사이드막을 더 갖는 것을 특징으로 하는 반도체 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 절연막의 적어도 1 층과 상기 사이드월은, 각각 소정 조건하에서의 에칭레이트가 상이한 절연체 재료로 형성되어 있는 것을 특징으로 하는 반도체 장치.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 절연막의 적어도 1 층은 질화 실리콘막이며,
    상기 사이드월은 산화 실리콘막인 것을 특징으로 하는 반도체 장치.
  5. 소정의 반도체 기판에서의 제 1 소정 영역에 형성되는 한쌍의 제 1 확산층과, 상기 한쌍의 제 1 확산층 사이에 끼인 영역 위에 형성되는 제 1 게이트 전극과, 상기 제 1 게이트 전극의 측면에 형성되는 1 층 이상의 제 1 절연막과, 상기 제 1 절연막을 사이에 끼우고 상기 제 1 게이트 전극 측면에 형성되는 제 1 사이드월과, 상기 제 1 확산층의 상부로서 상기 제 1 절연막 아래 및 상기 제 1 사이드월 아래를 포함하지 않는 영역에 형성되는 제 1 고농도 확산층을 갖는 제 1 트랜지스터, 및
    상기 소정의 반도체 기판에서의 제 2 소정 영역 위에 형성되는 한쌍의 제 2 확산층과, 상기 한쌍의 제 2 확산층 사이에 끼인 영역 위에 형성되는 제 2 게이트 전극과, 상기 제 2 게이트 전극의 측면에 형성되는 제 2 사이드월과, 상기 제 2 확산층 상부로서 상기 제 2 사이드월 아래를 포함하지 않는 영역에 형성되는 제 2 고농도 확산층을 갖는 제 2 트랜지스터를 갖는 것을 특징으로 하는 반도체 장치.
  6. 제 5 항에 있어서,
    상기 제 1 또는 제 2 고농도 확산층 표면에 형성되는 살리사이드막을 더 갖는 것을 특징으로 하는 반도체 장치.
  7. 제 5 항 또는 제 6 항에 있어서,
    상기 제 1 절연막의 적어도 1 층과 상기 제 1 사이드월은, 각각 소정 조건하에서의 에칭레이트가 상이한 절연체 재료로 형성되어 있는 것을 특징으로 하는 반도체 장치.
  8. 제 5 항 또는 제 6 항에 있어서,
    상기 제 1 절연막의 적어도 1 층과 상기 제 2 사이드월은, 동일한 절연체 재료로 형성되어 있는 것을 특징으로 하는 반도체 장치.
  9. 제 5 항 또는 제 6 항에 있어서,
    상기 제 1 절연막의 적어도 1 층과 상기 제 1 사이드월은, 각각 소정 조건하에서의 에칭레이트가 상이한 절연체 재료로 형성되어 있으며,
    상기 제 1 절연막의 적어도 1 층과 상기 제 2 사이드월은, 동일한 절연체 재료로 형성되어 있는 것을 특징으로 하는 반도체 장치.
  10. 제 5 항 또는 제 6 항에 있어서,
    상기 제 1 절연막의 적어도 1 층은 질화 실리콘막이며,
    상기 제 1 사이드월은 산화 실리콘막인 것을 특징으로 하는 반도체 장치.
  11. 제 5 항 또는 제 6 항에 있어서,
    상기 제 1 절연막의 적어도 1 층과 상기 제 2 사이드월은 질화 실리콘막이며,
    상기 제 1 사이드월은 산화 실리콘막인 것을 특징으로 하는 반도체 장치.
  12. 반도체 기판을 준비하는 제 1 공정,
    상기 반도체 기판 위에 게이트 절연막을 형성하는 제 2 공정,
    상기 게이트 절연막 위에 게이트 전극을 형성하는 제 3 공정,
    상기 게이트 전극을 마스크로 하여 액티브 영역에 이온 주입함으로써 상기 액티브 영역에 한쌍의 확산층을 형성하는 제 4 공정,
    상기 게이트 절연막 및 상기 게이트 전극 위에 제 1 절연막을 형성하는 제 5 공정,
    상기 제 1 절연막을 사이에 끼우고 상기 게이트 전극 측면에 사이드월을 형성하는 제 6 공정,
    상기 제 1 절연막을 에칭함으로써, 상기 게이트 전극 상면과, 상기 사이드월 아래 이외 및 상기 게이트 전극 아래 이외의 영역에 위치하는 상기 게이트 절연막 상면을 노출시키는 제 7 공정, 및
    상기 확산층에 상기 게이트 절연막을 통하여 이온 주입함으로써, 상기 사이드월 아래 이외 및 상기 게이트 전극 아래 이외의 영역에 위치하는 상기 확산층 상부에 고농도 확산층을 형성하는 제 8 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조방법.
  13. 제 12 항에 있어서,
    상기 제 7 공정에 의해 노출된 상기 게이트 절연막을 에칭함으로써, 상기 고농도 확산층을 노출시키는 제 9 공정, 및
    상기 제 7 공정에 의해 노출된 상기 게이트 전극 표면과, 상기 제 9 공정에 의해 노출된 상기 고농도 확산층 표면에 살리사이드막을 형성하는 제 10 공정을 더 갖는 것을 특징으로 하는 반도체 장치의 제조방법.
  14. 제 12 항 또는 제 13 항에 있어서,
    상기 제 6 공정은, 제 1 소정 조건하에서의 에칭레이트가 상기 제 1 절연막의 적어도 1 층보다 큰 제 2 절연막을 상기 제 1 절연막 위에 형성한 후, 상기 제 2 절연막을 상기 제 1 소정 조건하에서 이방성 에칭함으로써 상기 사이드월을 형성하며,
    상기 제 7 공정은, 상기 제 1 절연막에서의 적어도 1 층의 에칭레이트가 상기 사이드월보다 커지는 제 2 소정 조건하에서 상기 제 1 절연막을 에칭함으로써 상기 게이트 전극 상면 및 상기 게이트 절연막 상면을 노출시키는 것을 특징으로 하는 반도체 장치의 제조방법.
  15. 제 12 항 또는 제 13 항에 있어서,
    상기 제 1 절연막의 적어도 1 층은 질화 실리콘막이고,
    상기 사이드월은 산화 실리콘막이고,
    상기 제 6 공정은, 산화 실리콘으로 이루어지는 제 2 절연막을 상기 제 1 절연막 위에 형성한 후, 상기 제 2 절연막의 에칭레이트가 상기 제 1 절연막에서의 상기 질화 실리콘막보다 커지는 제 1 소정 조건하에서 상기 제 2 절연막을 이방성 에칭함으로써 상기 사이드월을 형성하며,
    상기 제 7 공정은, 상기 제 1 절연막에서의 적어도 1 층의 에칭레이트가 상기 사이드월보다 커지는 제 2 소정 조건하에서 상기 제 1 절연막을 에칭함으로써 상기 게이트 전극 상면 및 상기 게이트 절연막 상면을 노출시키는 것을 특징으로 하는 반도체 장치의 제조방법.
  16. 제 12 항 또는 제 13 항에 있어서,
    상기 제 1 절연막의 적어도 1 층은 질화 실리콘막이고,
    상기 사이드월은 산화 실리콘막이고,
    상기 제 6 공정은, 산화 실리콘으로 이루어지는 제 2 절연막을 상기 제 1 절연막 위에 형성한 후, 혼합비가 1:10 이 되도록 CF4 가스와 CHF3 가스가 혼합된 에칭 가스를 사용하여 상기 제 2 절연막을 이방성 에칭함으로써 상기 사이드월을 형성하며,
    상기 제 7 공정은, 혼합비가 50:100:1 이 되도록 CHF3 가스와 Ar 가스와 O2 가스가 혼합된 에칭 가스를 사용하여 상기 제 1 절연막을 에칭함으로써 상기 게이 트 전극 상면 및 상기 게이트 절연막 상면을 노출시키는 것을 특징으로 하는 반도체 장치의 제조방법.
  17. 반도체 기판을 준비하는 제 1 공정,
    상기 반도체 기판에서의 제 1 및 제 2 액티브 영역 표면을 산화함으로써, 상기 제 1 및 제 2 액티브 영역에 각각 제 1 게이트 절연막을 형성하는 제 2 공정,
    상기 제 2 액티브 영역에 형성된 상기 제 1 게이트 절연막을 제거하는 제 3 공정,
    상기 제 1 게이트 산화막이 제거된 상기 제 2 액티브 영역 표면을 산화함으로써 상기 제 2 액티브 영역 표면에 제 2 게이트 절연막을 형성하는 제 4 공정,
    상기 제 1 게이트 산화막 위에 제 1 게이트 전극을 형성하고, 또 상기 제 2 게이트 절연막 위에 제 2 게이트 전극을 형성하는 제 5 공정,
    상기 제 1 및 제 2 게이트 전극을 마스크로 하여 상기 제 1 및 제 2 액티브 영역에 이온 주입함으로써, 상기 제 1 액티브 영역에 한쌍의 제 1 확산층을 형성하고, 또 상기 제 2 액티브 영역에 한쌍의 제 2 확산층을 형성하는 제 6 공정,
    상기 제 1 및 제 2 게이트 절연막 위 그리고 상기 제 1 및 제 2 게이트 전극 위에 1 층 이상의 제 1 절연막을 형성하는 제 7 공정,
    상기 제 1 절연막을 사이에 끼우고 상기 제 1 게이트 전극 측면에 제 1 사이드월을 형성하는 제 8 공정,
    상기 제 1 절연막을 에칭함으로써, 상기 제 1 및 제 2 게이트 전극 상면과, 상기 제 1 사이드월 아래 이외 및 상기 제 1 게이트 전극 아래 이외의 영역에 위치하는 상기 제 1 게이트 절연막 상면을 노출시킴과 함께 상기 제 2 게이트 전극 측면에 제 2 사이드월을 형성하고, 또 상기 제 2 게이트 전극 아래 이외 및 상기 제 2 사이드월 아래 이외의 영역에 위치하는 상기 제 2 게이트 절연막 상면을 노출시키는 제 9 공정, 및
    상기 제 1 확산층에 상기 제 1 게이트 산화막을 통하여 이온 주입하고, 또 상기 제 2 확산층에 상기 제 2 게이트 절연막을 통하여 이온 주입함으로써, 상기 제 1 절연막 아래 이외, 상기 제 1 사이드월 아래 이외 및 상기 제 1 게이트 전극 아래 이외의 영역에 위치하는 상기 제 1 확산층 상부에 제 1 고농도 확산층을 형성함과 함께, 상기 제 2 사이드월 아래 이외 및 상기 제 2 게이트 전극 아래 이외의 영역에 위치하는 상기 제 2 확산층 상부에 제 2 고농도 확산층을 형성하는 제 10 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조방법.
  18. 제 17 항에 있어서,
    상기 제 9 공정에 의해 노출된 상기 제 1 및 제 2 게이트 절연막을 에칭함으로써, 상기 제 1 및 제 2 고농도 확산층을 노출시키는 제 11 공정, 및
    상기 제 9 공정에 의해 노출된 상기 게이트 전극 표면과, 상기 제 11 공정에 의해 노출된 상기 제 1 및 제 2 고농도 확산층 표면에 각각 살리사이드막을 형성하는 제 12 공정을 더 갖는 것을 특징으로 하는 반도체 장치의 제조방법.
  19. 제 17 항 또는 제 18 항에 있어서,
    상기 제 8 공정은, 제 1 소정 조건하에서의 에칭레이트가 상기 제 1 절연막의 적어도 1 층보다 큰 제 2 절연막을 상기 제 1 절연막 위에 형성한 후, 상기 제 2 절연막을 상기 제 1 소정 조건하에서 이방성 에칭함으로써 상기 제 1 사이드월을 형성하며,
    상기 제 9 공정은, 상기 제 1 절연막에서의 적어도 1 층의 에칭레이트가 상기 제 1 사이드월보다 커지는 제 2 소정 조건하에서 상기 제 1 절연막을 이방성 에칭함으로써, 상기 제 1 및 제 2 게이트 전극 상면 그리고 상기 제 1 및 제 2 게이트 절연막 상면을 노출시킴과 함께 상기 제 2 게이트 전극 측면에 상기 제 1 절연막으로 이루어지는 상기 제 2 사이드월을 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
  20. 제 17 항 또는 제 18 항에 있어서,
    상기 제 1 절연막의 적어도 1 층은 질화 실리콘막이고,
    상기 제 1 사이드월은 산화 실리콘막이고,
    상기 제 8 공정은, 산화 실리콘으로 이루어지는 제 2 절연막을 상기 제 1 절연막 위에 형성한 후, 상기 제 2 절연막의 에칭레이트가 상기 제 1 절연막에서의 상기 질화 실리콘막보다 커지는 제 1 소정 조건하에서 상기 제 2 절연막을 이방성 에칭함으로써 상기 제 1 사이드월을 형성하며,
    상기 제 9 공정은, 상기 제 1 절연막에서의 적어도 1 층의 에칭레이트가 상 기 제 1 사이드월보다 커지는 제 2 소정 조건하에서 상기 제 1 절연막을 이방성 에칭함으로써, 상기 제 1 및 제 2 게이트 전극 상면 그리고 상기 제 1 및 제 2 게이트 절연막 상면을 노출시킴과 함께 상기 제 2 게이트 전극 측면에 상기 제 1 절연막으로 이루어지는 상기 제 2 사이드월을 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
  21. 제 17 항 또는 제 18 항에 있어서,
    상기 제 1 절연막의 적어도 1 층은 질화 실리콘막이고,
    상기 제 1 사이드월은 산화 실리콘막이고,
    상기 제 8 공정은, 산화 실리콘으로 이루어지는 제 2 절연막을 상기 제 1 절연막 위에 형성한 후, 혼합비가 1:10 이 되도록 CF4 가스와 CHF3 가스가 혼합된 에칭 가스를 사용하여 상기 제 2 절연막을 이방성 에칭함으로써 상기 제 1 사이드월을 형성하며,
    상기 제 9 공정은, 혼합비가 50:100:1 이 되도록 CHF3 가스와 Ar 가스와 O2 가스가 혼합된 에칭 가스를 사용하여 상기 제 1 절연막을 이방성 에칭함으로써, 상기 제 1 및 제 2 게이트 전극 상면 그리고 상기 제 1 및 제 2 게이트 절연막 상면을 노출시킴과 함께 상기 제 2 게이트 전극 측면에 상기 제 1 절연막으로 이루어지는 상기 제 2 사이드월을 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
  22. 반도체 기판을 준비하는 제 1 공정,
    상기 반도체 기판에서의 액티브 영역 표면을 산화함으로써 게이트 절연막을 형성하는 제 2 공정,
    상기 게이트 절연막 위에 게이트 전극을 형성하는 제 3 공정,
    상기 게이트 전극을 마스크로 하여 상기 액티브 영역에 이온 주입함으로써 상기 액티브 영역에 한쌍의 확산층을 형성하는 제 4 공정,
    상기 게이트 절연막 및 상기 게이트 전극 위에 1 층 이상의 제 1 절연막을 형성하는 제 5 공정,
    상기 제 1 절연막을 사이에 끼우고 상기 게이트 전극 측면에 사이드월을 형성하는 제 6 공정,
    상기 제 1 절연막을 에칭함으로써, 상기 게이트 전극 상면과, 상기 사이드월 아래 이외 및 상기 게이트 전극 아래 이외의 영역에 위치하는 상기 게이트 절연막 상면을 노출시키는 제 7 공정,
    상기 제 7 공정에서 노출된 상기 게이트 절연막을 에칭함으로써, 상기 사이드월 아래 이외 및 상기 게이트 전극 아래 이외의 영역에 위치하는 상기 확산층 상면을 노출시키는 제 8 공정, 및
    상기 제 8 공정에서 노출된 상기 확산층에 이온 주입함으로써, 상기 사이드월 아래 이외 및 상기 게이트 전극 아래 이외의 영역에 위치하는 상기 확산층 상부에 고농도 확산층을 형성하는 제 9 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조방법.
  23. 제 22 항에 있어서,
    상기 제 7 공정에 의해 노출된 상기 게이트 전극 표면과, 상기 제 9 공정에 의해 형성된 상기 고농도 확산층 표면에 살리사이드막을 형성하는 제 10 공정을 더 갖는 것을 특징으로 하는 반도체 장치의 제조방법.
  24. 제 22 항 또는 제 23 항에 있어서,
    상기 제 6 공정은, 제 1 소정 조건하에서의 에칭레이트가 상기 제 1 절연막의 적어도 1 층보다 큰 제 2 절연막을 상기 제 1 절연막 위에 형성한 후, 상기 제 2 절연막을 상기 제 1 소정 조건하에서 이방성 에칭함으로써 상기 사이드월을 형성하며,
    상기 제 7 공정은, 상기 제 1 절연막에서의 적어도 1 층의 에칭레이트가 상기 사이드월보다 커지는 제 2 소정 조건하에서 상기 제 1 절연막을 에칭함으로써 상기 게이트 전극 상면 및 상기 게이트 산화막 상면을 노출시키는 것을 특징으로 하는 반도체 장치의 제조방법.
  25. 제 22 항 또는 제 23 항에 있어서,
    상기 제 1 절연막의 적어도 1 층은 질화 실리콘막이고,
    상기 사이드월은 산화 실리콘막이고,
    상기 제 6 공정은, 산화 실리콘으로 이루어지는 제 2 절연막을 상기 제 1 절 연막 위에 형성한 후, 상기 제 2 절연막의 에칭레이트가 상기 제 1 절연막에서의 상기 질화 실리콘막보다 커지는 제 1 소정 조건하에서 상기 제 2 절연막을 이방성 에칭함으로써 상기 사이드월을 형성하며,
    상기 제 7 공정은, 상기 제 1 절연막에서의 적어도 1 층의 에칭레이트가 상기 사이드월보다 커지는 제 2 소정 조건하에서 상기 제 1 절연막을 에칭함으로써 상기 게이트 전극 상면 및 상기 게이트 절연막 상면을 노출시키는 것을 특징으로 하는 반도체 장치의 제조방법.
  26. 제 22 항 또는 제 23 항에 있어서,
    상기 제 1 절연막의 적어도 1 층은 질화 실리콘막이고,
    상기 사이드월은 산화 실리콘막이고,
    상기 제 6 공정은, 산화 실리콘으로 이루어지는 제 2 절연막을 상기 제 1 절연막 위에 형성한 후, 혼합비가 1:10 이 되도록 CF4 가스와 CHF3 가스가 혼합된 에칭 가스를 사용하여 상기 제 2 절연막을 이방성 에칭함으로써 상기 사이드월을 형성하며,
    상기 제 7 공정은, 혼합비가 50:100:1 이 되도록 CHF3 가스와 Ar 가스와 O2 가스가 혼합된 에칭 가스를 사용하여 상기 제 1 절연막을 에칭함으로써 상기 게이트 전극 상면 및 상기 게이트 절연막 상면을 노출시키는 것을 특징으로 하는 반도체 장치의 제조방법.
  27. 반도체 기판을 준비하는 제 1 공정,
    상기 반도체 기판에서의 제 1 및 제 2 액티브 영역 표면을 산화함으로써, 상기 제 1 및 제 2 액티브 영역에 각각 제 1 게이트 절연막을 형성하는 제 2 공정,
    상기 제 2 액티브 영역에 형성된 상기 제 1 게이트 절연막을 제거하는 제 3 공정,
    상기 제 1 게이트 절연막이 제거된 상기 제 2 액티브 영역 표면을 산화함으로써 상기 제 2 액티브 영역 표면에 제 2 게이트 절연막을 형성하는 제 4 공정,
    상기 제 1 게이트 산화막 위에 제 1 게이트 전극을 형성하고, 또 상기 제 2 게이트 산화막 위에 제 2 게이트 전극을 형성하는 제 5 공정,
    상기 제 1 및 제 2 게이트 전극을 마스크로 하여 상기 제 1 및 제 2 액티브 영역에 이온 주입함으로써, 상기 제 1 액티브 영역에 한쌍의 제 1 확산층을 형성하고, 또 상기 제 2 액티브 영역에 한쌍의 제 2 확산층을 형성하는 제 6 공정,
    상기 제 1 및 제 2 게이트 절연막 위 그리고 상기 제 1 및 제 2 게이트 전극 위에 1 층 이상의 제 1 절연막을 형성하는 제 7 공정,
    상기 제 1 절연막을 사이에 끼우고 상기 제 1 게이트 전극 측면에 제 1 사이드월을 형성하는 제 8 공정,
    상기 제 1 절연막을 에칭함으로써, 상기 제 1 및 제 2 게이트 전극 상면과, 상기 제 1 사이드월 아래 이외 및 상기 제 1 게이트 전극 아래 이외의 영역에 위치하는 상기 제 1 게이트 절연막 상면을 노출시킴과 함께 상기 제 2 게이트 전극 측 면에 제 2 사이드월을 형성하고, 또 상기 제 2 게이트 전극 아래 이외 및 상기 제 2 사이드월 아래 이외의 영역에 위치하는 상기 제 2 게이트 산화막 상면을 노출시키는 제 9 공정,
    상기 제 9 공정에서 노출된 상기 제 1 및 제 2 게이트 절연막을 에칭함으로써, 상기 제 1 사이드월 아래 이외, 상기 제 1 절연막 아래 이외 및 상기 제 1 게이트 전극 아래 이외의 영역에 위치하는 상기 제 1 확산층 상면과, 상기 제 2 사이드월 아래 이외 및 상기 제 2 게이트 전극 아래 이외의 영역에 위치하는 상기 제 2 확산층 상면을 노출시키는 제 10 공정, 및
    상기 제 10 공정에서 노출된 상기 제 1 및 제 2 확산층에 이온 주입함으로써, 상기 제 1 절연막 아래 이외, 상기 제 1 사이드월 아래 이외 및 상기 제 1 게이트 전극 아래 이외의 영역에 위치하는 상기 제 1 확산층 상부에 제 1 고농도 확산층을 형성함과 함께, 상기 제 2 사이드월 아래 이외 및 상기 제 2 게이트 전극 아래 이외의 영역에 위치하는 상기 제 2 확산층 상부에 제 2 고농도 확산층을 형성하는 제 11 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조방법.
  28. 제 27 항에 있어서,
    상기 제 9 공정에 의해 노출된 상기 제 1 및 제 2 게이트 전극 표면과, 상기 제 11 공정에 의해 형성된 상기 제 1 및 제 2 고농도 확산층 표면에 각각 살리사이드막을 형성하는 제 12 공정을 더 갖는 것을 특징으로 하는 반도체 장치의 제조방법.
  29. 제 27 항 또는 제 28 항에 있어서,
    상기 제 8 공정은, 제 1 소정 조건하에서의 에칭레이트가 상기 제 1 절연막의 적어도 1 층보다 큰 제 2 절연막을 상기 제 1 절연막 위에 형성한 후, 상기 제 2 절연막을 상기 제 1 소정 조건하에서 이방성 에칭함으로써 상기 제 1 사이드월을 형성하며,
    상기 제 9 공정은, 상기 제 1 절연막에서의 적어도 1 층의 에칭레이트가 상기 제 1 사이드월보다 커지는 제 2 소정 조건하에서 상기 제 1 절연막을 이방성 에칭함으로써, 상기 제 1 및 제 2 게이트 전극 상면 그리고 상기 제 1 및 제 2 게이트 절연막 상면을 노출시킴과 함께 상기 제 2 게이트 전극 측면에 상기 제 1 절연막으로 이루어지는 상기 제 2 사이드월을 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
  30. 제 27 항 또는 제 28 항에 있어서,
    상기 제 1 절연막의 적어도 1 층은 질화 실리콘막이고,
    상기 제 1 사이드월은 산화 실리콘막이고,
    상기 제 8 공정은, 산화 실리콘으로 이루어지는 제 2 절연막을 상기 제 1 절연막 위에 형성한 후, 상기 제 2 절연막의 에칭레이트가 상기 제 1 절연막에서의 상기 질화 실리콘막보다 커지는 제 1 소정 조건하에서 상기 제 2 절연막을 이방성 에칭함으로써 상기 제 1 사이드월을 형성하며,
    상기 제 10 공정은, 상기 제 1 절연막에서의 적어도 1 층의 에칭레이트가 상기 제 1 사이드월보다 커지는 제 2 소정 조건하에서 상기 제 1 절연막을 이방성 에칭함으로써, 상기 제 1 및 제 2 게이트 전극 상면 그리고 상기 제 1 및 제 2 게이트 절연막 상면을 노출시킴과 함께 상기 제 2 게이트 전극 측면에 상기 제 1 절연막으로 이루어지는 상기 제 2 사이드월을 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
  31. 제 27 항 또는 제 28 항에 있어서,
    상기 제 1 절연막의 적어도 1 층은 질화 실리콘막이고,
    상기 제 1 사이드월은 산화 실리콘막이고,
    상기 제 8 공정은, 산화 실리콘으로 이루어지는 제 2 절연막을 상기 제 1 절연막 위에 형성한 후, 혼합비가 1:10 이 되도록 CF4 가스와 CHF3 가스가 혼합된 에칭 가스를 사용하여 상기 제 2 절연막을 이방성 에칭함으로써 상기 제 1 사이드월을 형성하며,
    상기 제 10 공정은, 혼합비가 50:100:1 이 되도록 CHF3 가스와 Ar 가스와 O2 가스가 혼합된 에칭 가스를 사용하여 상기 제 1 절연막을 이방성 에칭함으로써, 상기 제 1 및 제 2 게이트 전극 상면 그리고 상기 제 1 및 제 2 게이트 절연막을 노출시킴과 함께 상기 제 2 게이트 전극 측면에 상기 제 1 절연막으로 이루어지는 상기 제 2 사이드월을 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
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